CN111785739A - 互补薄膜晶体管及其制作方法、显示面板 - Google Patents
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Abstract
本发明实施例公开了一种互补薄膜晶体管及其制作方法、显示面板。该互补薄膜晶体管包括：半导体层，所述半导体层包括沟道区、两个P型掺杂区和两个N型掺杂区；其中，所述两个P型掺杂区作为P型晶体管的掺杂区，所述两个N型掺杂区作为N型晶体管的掺杂区；所述两个P型掺杂区分别与所述沟道区连接，且所述两个N型掺杂区分别与所述沟道区连接，以使所述P型晶体管和所述N型晶体管共用至少部分所述沟道区；栅极，所述栅极在所述半导体层上的垂直投影与所述沟道区交叠；所述栅极作为所述P型晶体管的栅极以及所述N型晶体管的栅极。与现有技术相比，本发明实施例简化了电路版图，减小了电路版图占用的空间。
Description
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种互补薄膜晶体管及其制作方法、显示面板。
背景技术
随着显示技术的不断发展，显示面板的应用范围越来越广泛，人们对显示面板的要求也越来越高。尤其是对显示面板的全面屏和轻薄化要求，始终是消费者和面板生产厂商对显示面板的不断追求的目标之一。然而，现有的显示面板由于电路版图较为庞杂、占用了显示面板较多的空间等原因，阻碍了显示面板的全面屏和轻薄化的发展。
发明内容
本发明实施例提供一种互补薄膜晶体管及其制作方法、显示面板，以简化电路版图，减小电路版图占用的空间。
为实现上述技术目的，本发明实施例提供了如下技术方案：
一种互补薄膜晶体管，包括：
半导体层，所述半导体层包括沟道区、两个P型掺杂区和两个N型掺杂区；其中，所述两个P型掺杂区作为P型晶体管的掺杂区，所述两个N型掺杂区作为N型晶体管的掺杂区；所述两个P型掺杂区分别与所述沟道区连接，且所述两个N型掺杂区分别与所述沟道区连接，以使所述P型晶体管和所述N型晶体管共用至少部分所述沟道区；
栅极绝缘层，位于所述半导体层的一侧；
栅极，位于所述栅极绝缘层远离所述半导体层的一侧，所述栅极在所述半导体层上的垂直投影与所述沟道区交叠；所述栅极作为所述P型晶体管的栅极以及所述N型晶体管的栅极。
进一步地，所述栅极包括相对设置的第一端部和第二端部，相对设置的第三端部和第四端部；其中，所述栅极的第一端部、第三端部、第二端部和第四端部依次连接，围合形成所述栅极；
所述两个P型掺杂区位于所述栅极的第一端部远离所述栅极的一侧；所述两个N型掺杂区位于所述栅极的第二端部远离所述栅极的一侧。
进一步地，所述沟道区的形状呈“工”字形或“＞—＜”形；所述沟道区包括：共用沟道区、第一独立沟道区、第二独立沟道区、第三独立沟道区和第四独立沟道区；
其中，所述共用沟道区位于所述沟道区的中部，所述共用沟道区包括第一端部和第二端部；所述第一独立沟道区和所述第三独立沟道区均与所述第一端部连接；所述第二独立沟道区和所述第四独立沟道区均与所述第二端部连接。
进一步地，沿所述共用沟道区的第一端部和第二端部的连线的一侧，设置所述第一独立沟道区和所述第二独立沟道区；沿所述共用沟道区的第一端部和第二端部的连线的另一侧，设置所述第三独立沟道区和所述第四独立沟道区；
或者，沿所述第一端部和所述第二端部的连线的一侧，设置所述第一独立沟道区和所述第四独立沟道区；沿所述第一端部和所述第二端部的连线的另一侧，设置所述第二独立沟道区和所述第三独立沟道区。
进一步地，所述半导体层的形状呈轴对称，且所述半导体层的形状呈中心对称。
进一步地，所述共用沟道区的面积与所述沟道区的面积的比值区间为[0.3,1]。
进一步地，所述两个P型掺杂区分别为第一P型掺杂区和第二P型掺杂区，所述两个N型掺杂区分别为第一N型掺杂区和第二N型掺杂区；
所述互补薄膜晶体管还包括：
第一源漏层，贯穿所述栅极绝缘层；且所述第一源漏层的第一端部与所述第一P型掺杂区连接，所述第一源漏层的第二端部与第一电源线连接；
第二源漏层，贯穿所述栅极绝缘层；且所述第二源漏层的第一端部与所述第二P型掺杂区连接，所述第二源漏层的第二端部与输出信号线连接；
第三源漏层，贯穿所述栅极绝缘层；且所述第三源漏层的第一端部与所述第一N型掺杂区连接，所述第三源漏层的第二端部与第二电源线连接；
第四源漏层，贯穿所述栅极绝缘层；且所述第四源漏层的第一端部与所述第二N型掺杂区连接，所述第四源漏层的第二端部与所述输出信号线连接。
相应地，本发明还提供了一种显示面板，包括：本发明任意实施例所述的互补薄膜晶体管。
相应地，本发明还提供了一种互补薄膜晶体管的制作方法，可适用于本发明任意实施例所述的互补薄膜晶体管。该互补薄膜晶体管的制作方法包括以下步骤：
提供基板，在所述基板上形成图案化的半导体层；所述半导体层包括沟道区、两个P型待掺杂区和两个N型待掺杂区；
在所述半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成图案化的栅极；其中，所述栅极在所述半导体层上的垂直投影与所述沟道区交叠；所述栅极作为P型晶体管的栅极以及N型晶体管的栅极；
对所述半导体层的所述两个P型待掺杂区进行离子注入，形成两个P型掺杂区；所述两个P型掺杂区作为所述P型晶体管的掺杂区，所述两个P型掺杂区分别与所述沟道区连接；
对所述半导体层的所述两个N型待掺杂区进行离子注入，形成两个N型掺杂区；所述两个N型掺杂区作为所述N型晶体管的掺杂区，所述两个N型掺杂区分别与所述沟道区连接；以使所述P型晶体管和所述N型晶体管共用至少部分所述沟道区。
进一步地，所述栅极包括相对设置的第一端部和第二端部，相对设置的第三端部和第四端部；其中，所述栅极的第一端部、第三端部、第二端部和第四端部依次连接，围合形成所述栅极；
所述两个P型掺杂区位于所述栅极的第一端部远离所述栅极的一侧；所述两个N型掺杂区位于所述栅极的第二端部远离所述栅极的一侧；
所述制作方法包括：
对所述半导体层的两个P型待掺杂区注入的P型离子束呈第一预设角度倾斜，且所述P型离子束倾斜注入的方向为沿所述栅极的第一端部指向所述栅极的第二端部；
对所述半导体层的两个N型待掺杂区注入的N型离子束呈第二预设角度倾斜，且所述N型离子束倾斜注入的方向为沿所述栅极的第二端部指向所述栅极的第一端部。
本发明实施例结合互补薄膜晶体管的分时工作的特性，设置P型晶体管和N型晶体管分时利用共用的沟道区，虽然P型晶体管和N型晶体管共用了至少部分沟道区，但不会影响互补薄膜晶体管的正常工作。因此，本发明实施例在维持P型晶体管和N型晶体管仍然能够正常工作的基础上，使得其电路版图的结构紧凑，简化了电路版图，减小了电路版图所占用的空间。
附图说明
图1为现有的一种互补薄膜晶体管的电路结构示意图；
图2为现有的一种互补薄膜晶体管的电路版图；
图3为沿图2中Z-Z'的剖面结构示意图；
图4为本发明实施例提供的一种互补薄膜晶体管的电路版图；
图5为沿图4中A-A'的剖面结构示意图；
图6为沿图4中B-B'的剖面结构示意图；
图7为本发明实施例提供的一种互补薄膜晶体管的等效电路图；
图8为本发明实施例提供的一种半导体层的结构示意图；
图9为本发明实施例提供的另一种半导体层的结构示意图；
图10为本发明实施例提供的又一种半导体层的结构示意图；
图11为本发明实施例提供的又一种半导体层的结构示意图；
图12为本发明实施例提供的另一种互补薄膜晶体管的电路版图；
图13为图12中的半导体层的结构示意图；
图14为图4中C-C'的剖面结构示意图；
图15为图4中D-D'的剖面结构示意图；
图16为本发明实施例提供的一种补薄膜晶体管的制作方法在S110-S130形成的结构示意图；
图17为本发明实施例提供的一种补薄膜晶体管的制作方法在S140-S150形成的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
正如背景技术所述，现有的显示面板存在电路版图较为庞杂、占用较多空间的问题。经发明人研究发现，显示面板的电路中存在仅1/2时钟工作而另外1/2时钟闲置的薄膜晶体管及薄膜晶体管组合，其中以互补薄膜晶体管组成的CMOS互补电路应用最为广泛。图1为现有的一种互补薄膜晶体管的电路结构示意图。参见图1，该互补薄膜晶体管包括一个P型晶体管10和一个N型晶体管20，两个薄膜晶体管的栅极短接，通过输入信号线A接入相同的时钟信号，一组源漏极串联，另一组源漏极分别接恒电平从而实现静态功耗为零的逻辑结构。两个薄膜晶体管在相同的时钟信号的控制下，分时打开和关闭，并通过输出信号线Q输出高低电平切换的输出信号。
图2为现有的一种互补薄膜晶体管的电路版图，图3为沿图2中Z-Z'的剖面结构示意图。参见图2和图3，P型晶体管10包括沟道区11、第一P型掺杂区12、第二P型掺杂区13、栅极14、源极15和漏极16。N型晶体管20包括沟道区21、第一N型掺杂区22、第二N型掺杂区23、栅极24、源极25和漏极26。由此可见，P型晶体管10和N型晶体管20分开设置，占用了较多的显示面板的空间。
鉴于互补薄膜晶体管中的两个不同类型的薄膜晶体管分时工作，仅1/2时钟工作而另外1/2时钟闲置，发明人提出了将P型晶体管10和N型晶体管20的沟道区共用的发明构思，以简化电路版图，减小电路版图占用的空间。
图4为本发明实施例提供的一种互补薄膜晶体管的电路版图，图5为沿图4中A-A'的剖面结构示意图，图6为沿图4中B-B'的剖面结构示意图。参见图4-图6，该互补薄膜晶体管包括：半导体层30、栅极绝缘层320和栅极330。半导体层30包括沟道区310、两个P型掺杂区(分别为第一P型掺杂区110和第二P型掺杂区120)和两个N型掺杂区(分别为第一N型掺杂区210和第二N型掺杂区220)。其中，两个P型掺杂区作为P型晶体管100的掺杂区，两个N型掺杂区作为N型晶体管200的掺杂区；两个P型掺杂区分别与沟道区310连接，且两个N型掺杂区分别与沟道区310连接，以使P型晶体管100和N型晶体管200共用至少部分沟道区310。
栅极绝缘层320位于栅极330和半导体层30之间。栅极330位于栅极绝缘层320远离半导体层30的一侧，栅极330在半导体层30上的垂直投影与沟道区310交叠；栅极330作为P型晶体管100的栅极330以及N型晶体管200的栅极330。
其中，P型晶体管100包括：共用的沟道区310、第一P型掺杂区110、第二P型掺杂区120、共用的栅极绝缘层320和共用的栅极330。N型晶体管200包括：共用的沟道区310、第一N型掺杂区210、第二N型掺杂区220、共用的栅极绝缘层320和共用的栅极330。由于P型晶体管100和N型晶体管200共用至少部分沟道区310和共用栅极330，使得该互补薄膜晶体管的版图结构紧凑、占用空间较小。
图7为本发明实施例提供的一种互补薄膜晶体管的等效电路图。参见图7，示例性地，该互补薄膜晶体管的工作过程为，P型晶体管100和N型晶体管200在相同的时钟信号的控制下，分时打开和关闭。当P型晶体管100打开时，将第一电源线VDD上的第一电源信号输出，电流流经第一P型掺杂区110、沟道区310和第二P型掺杂区120；当N型晶体管200打开时，将第二电源线VSS上的第二电源信号输出，电流流经第二N型掺杂区220、沟道区310和第一N型掺杂区210。
由此可见，本发明实施例结合互补薄膜晶体管的分时工作的特性，设置P型晶体管100和N型晶体管200分时利用共用的沟道区310，虽然P型晶体管100和N型晶体管200共用了至少部分沟道区310，但不会影响互补薄膜晶体管的正常工作。因此，本发明实施例在维持P型晶体管100和N型晶体管200仍然能够正常工作的基础上，使得其电路版图的结构紧凑，简化了电路版图，减小了电路版图所占用的空间。
继续参见图4-图6，在上述各实施例的基础上，可选地，互补薄膜晶体管还包括：第一源漏层130、第二源漏层140、第三源漏层230和第四源漏层240。第一源漏层130贯穿栅极绝缘层320；且第一源漏层130的第一端部131与第一P型掺杂区110连接，第一源漏层130的第二端部132与第一电源线VDD连接。第二源漏层140贯穿栅极绝缘层320；且第二源漏层140的第一端部141与第二P型掺杂区120连接，第二源漏层140的第二端部142与输出信号线Q连接。第三源漏层230贯穿栅极绝缘层320；且第三源漏层230的第一端部231与第一N型掺杂区210连接，第三源漏层230的第二端部232与第二电源线VSS连接。第四源漏层240贯穿栅极绝缘层320；且第四源漏层240的第一端部241与第二N型掺杂区220连接，第四源漏层240的第二端部242与输出信号线Q连接。本发明实施例这样设置，实现了互补薄膜晶体管与第一电源线VDD、第二电源线VSS和输出信号线Q的连接。
在上述实施例中，示例性地示出了第一电源线VDD、第二电源线VSS和输出信号线Q位于同一膜层，相应地，第一源漏层130、第二源漏层140、第三源漏层230和第四源漏层240贯穿的膜层结构相同，均贯穿栅极绝缘层320和第一绝缘层350。
在其他实施例中，还可以设置第一电源线VDD和第二电源线VSS位于同一膜层，输出信号线Q与第一电源线VDD位于不同膜层。相应地，第一源漏层130和第三源漏层230贯穿的膜层结构相同，第二源漏层140和第四源漏层240贯穿的膜层结构相同，且第二源漏层140和第一源漏层130贯穿的膜层结构不相同。本发明实施例这样设置的原因在于，各信号线之间的需要预留绝缘空间，尤其对于紧凑型的电路结构，当各信号线位于同一膜层时，由于信号线之间的距离较小，较小的颗粒落在两信号线之间，可能引起信号线之间的短路故障。因此，本发明实施例设置输出信号线Q和电源信号线(包括第一电源线VDD和第二电源线VSS)位于不同膜层，有利于避免信号线之间的短路故障，提升了显示面板的良率。
继续参见图4，在上述各实施例的基础上，可选地，栅极330包括相对设置的第一端部331和第二端部332，相对设置的第三端部333和第四端部334；其中，栅极330的第一端部331、第三端部333、第二端部332和第四端部334依次连接，围合形成栅极330。两个P型掺杂区位于栅极330的第一端部331远离栅极330的一侧；两个N型掺杂区位于栅极330的第二端部332远离栅极330的一侧。
这样，栅极330介于两个P型掺杂区和两个N型掺杂区之间，在互补薄膜晶体管的制作工艺中，可以利用栅极330作为光罩，通过以栅极330作为遮蔽的倾斜注入工艺依次形成两个P型掺杂区和两个N型掺杂区。与现有技术中采用两次独立掩膜的源漏注入工艺相比，本发明实施例简化了工艺流程、减少了光罩张数。因此，本发明实施例不仅实现了紧凑的电路版图结构，减小了电路版图所占用的空间；而且实现了工艺流程的简化和光罩张数的减少。
在上述各实施例的基础上，下面对半导体层30的形状进行进一步地说明，但不作为对本发明的限定。
图8为本发明实施例提供的一种半导体层的结构示意图，图9为本发明实施例提供的另一种半导体层的结构示意图。参见图8和图9，在本发明的一种实施方式中，可选地，沟道区310的形状呈“工”字形(如图8所示)或“＞—＜”形(如图9所示)。沟道区310包括：共用沟道区315、第一独立沟道区311、第二独立沟道区312、第三独立沟道区313和第四独立沟道区314。
其中，共用沟道区315位于沟道区310的中部，共用沟道区315为P型晶体管100和N型晶体管200的共用部分。共用沟道区315包括第一端部315A和第二端部315B；第一独立沟道区311和第三独立沟道区313均与第一端部315A连接；第二独立沟道区312和第四独立沟道区314均与第二端部315B连接。第一独立沟道区311位于共用沟道区315和第一P型掺杂区110之间；第二独立沟道区312位于共用沟道区315和第二P型掺杂区120之间；第三独立沟道区313位于共用沟道区315和第一N型掺杂区210之间；第四独立沟道区314位于共用沟道区315和第二N型掺杂区220之间。
本发明实施例通过在P型掺杂区(包括第一P型掺杂区110和第二P型掺杂区120)和共用沟道区315之间、N型掺杂区(包括第一N型掺杂区210和第二N型掺杂区220)和共用沟道区315之间分别设置四个独立沟道区(包括第一独立沟道区311、第二独立沟道区312、第三独立沟道区313和第四独立沟道区314)，增大了P型掺杂区和N型掺杂区之间的间距，有利于P型掺杂区和N型掺杂区的离子注入，降低了工艺难度和制作成本。
继续参见图8和图9，在一种实施方式中，可选地，沿共用沟道区315的第一端部315A和第二端部315B的连线E-E'的一侧(例如，在连线E-E'的左侧)，设置第一独立沟道区311和第二独立沟道区312。沿共用沟道区315的第一端部315A和第二端部315B的连线E-E'的另一侧(例如，在连线E-E'的右侧)，设置第三独立沟道区313和第四独立沟道区314。
其中，由于第一独立沟道区311与第一P型掺杂区110连接，第二独立沟道区312与第二P型掺杂区120连接，那么，P型晶体管100的第一P型掺杂区110和第二P型掺杂区120也位于连线E-E'的一侧(例如，在连线E-E'的左侧)。因此，P型晶体管100在导通时的电流方向如图8和图9中G-G'所示，依次流过第一P型掺杂区110、第一独立沟道区311、共用沟道区315、第二独立沟道区312和第二P型掺杂区120。
类似地，由于第三独立沟道区313与第一N型掺杂区210连接，第四独立沟道区314与第二N型掺杂区220连接，那么，N型晶体管200的第一N型掺杂区210和第二N型掺杂区220也位于连线E-E'的另一侧(例如，在连线E-E'的右侧)。因此，N型晶体管200在导通时的电流方向如图8和图9中H-H'所示，依次流过第二N型掺杂区220、第四独立沟道区314、共用沟道区315、第三独立沟道区313和第一N型掺杂区210。
这样设置可以使得栅极330介于两个P型掺杂区和两个N型掺杂区之间，在互补薄膜晶体管的制作工艺中，可以利用栅极330作为光罩，通过以栅极330作为遮蔽的倾斜注入工艺依次形成两个P型掺杂区和两个N型掺杂区。与现有技术中采用两次独立掩膜的源漏注入工艺相比，本发明实施例简化了工艺流程、减少了光罩张数。因此，本发明实施例不仅实现了紧凑的电路版图结构，减小了电路版图所占用的空间；而且实现了工艺流程的简化和光罩张数的减少。
图10为本发明实施例提供的又一种半导体层的结构示意图，图11为本发明实施例提供的又一种半导体层的结构示意图。参见图10和图11，在本发明的一种实施方式中，可选地，沿共用沟道区315的第一端部315A和第二端部315B的连线的一侧(例如，在连线E-E'的左侧)，设置第一独立沟道区311和第四独立沟道区314；沿第一端部315A和第二端部315B的连线的另一侧(例如，在连线E-E'的右侧)，设置第二独立沟道区312和第三独立沟道区313。
其中，隶属于P型晶体管100的第一独立沟道区311和第二独立沟道区312分别位于连线E-E'的两侧，隶属于N型晶体管200的第三独立沟道区313和第四独立沟道区314分别位于连线E-E'的两侧。
由于第一独立沟道区311与第一P型掺杂区110连接，第二独立沟道区312与第二P型掺杂区120连接，第三独立沟道区313与第一N型掺杂区210连接，第四独立沟道区314与第二N型掺杂区220连接。那么，P型晶体管100的第一P型掺杂区110和第二P型掺杂区120也分别位于连线E-E'的两侧；N型晶体管200的第一N型掺杂区210和第二N型掺杂区220也分别位于连线E-E'的两侧。因此，P型晶体管100在导通时的电流方向如图10和图11中I-I'所示，依次流过第一P型掺杂区110、第一独立沟道区311、共用沟道区315、第二独立沟道区312和第二P型掺杂区120；N型晶体管200在导通时的电流方向如图10和图11中J-J'所示，依次流过第二N型掺杂区220、第四独立沟道区314、共用沟道区315、第三独立沟道区313和第一N型掺杂区210。
本发明实施例这样设置，丰富了互补薄膜晶体管的设置方式，在实际应用中可以根据需要进行选择，从而提升了互补薄膜晶体管的应用范围。
图12为本发明实施例提供的另一种互补薄膜晶体管的电路版图，图13为图12中的半导体层的结构示意图。参见图12和图13，在本发明的一种实施方式中，可选地，半导体层30的形状呈轴对称，且半导体层30的形状呈中心对称。其中，半导体层30关于连线E-E'对称，关于共用沟道区315的中心O呈中心对称。本发明实施例这样设置，实现了P型晶体管100自身的对称性、N型晶体管200自身的对称性，以及是实现了P型晶体管100和N型晶体管200对称性，有利于互补薄膜晶体管的在电学性质上的对称性。
在上述各实施例的基础上，可选地，共用沟道区315的面积与沟道区310的面积的比值Ra的区间为[0.3,1]之间。示例性地，比值Ra的取值为0.3、0.4、0.5、0.6、0.7、0.8、0.9或1。其中，共用沟道区315的面积比值越大，互补薄膜晶体管的结构越紧凑，对工艺难度要求越高。理想状态下，共用沟道区315的面积与沟道区310的面积比值为1，即P型晶体管100和N型晶体管200的沟道区310完全共用。
本发明实施例还提供了一种显示面板，该显示面板可以是有机发光二极管显示面板(Organic Light-Emitting Diode，OLED)、液晶显示面板(Liquid Crystal Display，LCD)、微发光二极管显示面板(Micro Light Emitting Diode，Micro LED)或电泳显示面板(Electrophoresis Display，EPD)中的至少一种。该显示面板包括本发明任意实施例所提供的互补薄膜晶体管，其技术原理和产生的效果类似，不再赘述。
本发明实施例还提供了一种互补薄膜晶体管的制作方法。该制作方法适用于本发明任意实施例所提供的互补薄膜晶体管。图14为图4中C-C'的剖面结构示意图，图15为图4中D-D'的剖面结构示意图。下面以图14和图15中所示的剖面结构来说明本发明实施例提供的互补薄膜晶体管的制作方法。
图16为本发明实施例提供的一种补薄膜晶体管的制作方法在S110-S130形成的结构示意图，图17为本发明实施例提供的一种补薄膜晶体管的制作方法在S140-S150形成的结构示意图。参见图16和图17，该互补薄膜晶体管的制作方法包括以下步骤：
S110、提供基板340，在基板340上形成图案化的半导体层30；半导体层30包括沟道区310、两个P型待掺杂区(包括第一P型待掺杂区310A和第二P型待掺杂区310B)和两个N型待掺杂区(包括第一N型待掺杂区310C和第二N型待掺杂区310D)。
其中，基板340的材料例如可以是玻璃。在形成半导体层30之前，还可以在基板340上依次形成缓冲层、氧化硅层和氮化硅层，以防止玻璃中的金属离子扩散至半导体层30，来降低缺陷态的形成和漏电的产生。然后，形成非晶硅，并对非晶硅进行去氢和晶化，形成低温多晶硅(p-Si)的半导体层30，然后采用光刻胶+蚀刻工艺图形化半导体层30。
S120、在半导体层30上形成栅极绝缘层320。
其中，栅极绝缘层320的材料包括氧化硅(SiOx)和氮化硅(SiNx)中的至少一种。示例性地，可以采用沉积工艺在半导体层30上制作栅极绝缘层320。
S130、在栅极绝缘层320上形成图案化的栅极330；其中，栅极330在半导体层30上的垂直投影与沟道区310交叠；栅极330作为P型晶体管100的栅极330以及N型晶体管200的栅极330。
其中，栅极330的材料可以包括铝(Al)、铝合金、银(Ag)、银合金、铜(Cu)、铜合金、钼(Mo)、钼合金、铬(Cr)、钽(Ta)、钕(Nd)或钛(Ti)中至少一种。示例性地，可以采用沉积工艺将栅电极材料层制作在栅极绝缘层320上，然后采用光刻胶+蚀刻工艺对栅电极材料层进行图形化，形成图案化的栅极330。
S140、对半导体层30的两个P型待掺杂区进行离子注入，形成两个P型掺杂区(包括第一P型掺杂区110和第二P型掺杂区120)；两个P型掺杂区作为P型晶体管100的掺杂区，两个P型掺杂区分别与沟道区310连接。
其中，对半导体层30的两个P型待掺杂区进行离子注入的实现形式有多种，可选地，利用光罩对两个P型待掺杂区进行离子注入。另外，根据互补薄膜晶体管的结构特点，还可以采用其他方式进行离子注入的工艺。参见图17，可选地，栅极330介于P型待掺杂区和N型待掺杂区之间，可以利用栅极330作为光罩，对半导体层30的两个P型待掺杂区注入的P型离子束L1呈第一预设角度α倾斜，且P型离子束L1倾斜注入的方向为沿栅极330的第一端部331指向栅极330的第二端部332。这样可以以栅极330作为遮蔽的倾斜注入工艺形成两个P型掺杂区(包括第一P型掺杂区110和第二P型掺杂区120)，从而无需使用光罩，简化了工艺流程、减少了光罩张数。
S150、对半导体层30的两个N型待掺杂区进行离子注入，形成两个N型掺杂区(包括第一N型掺杂区210和第二N型掺杂区220)；两个N型掺杂区作为N型晶体管200的掺杂区，两个N型掺杂区分别与沟道区310连接；以使P型晶体管100和N型晶体管200共用至少部分沟道区310。
其中，对半导体层30的两个N型待掺杂区进行离子注入的实现形式有多种，可选地，利用光罩对两个N型待掺杂区进行离子注入。另外，根据互补薄膜晶体管的结构特点，还可以采用其他方式进行离子注入的工艺。参见图17，可选地，栅极330介于P型掺杂区和N型掺杂区之间，可以利用栅极330作为光罩，对半导体层30的两个N型待掺杂区注入的N型离子束L2呈第二预设角度β倾斜，且N型离子束L2倾斜注入的方向为沿栅极330的第二端部332指向栅极330的第一端部331。
在S150之后，还包括第一绝缘层的形成步骤、源漏层的形成步骤等，其制作方法可以采用现有的制作工艺，这里不再赘述。
本发明实施例提供的互补薄膜晶体管的制作方法，结合互补薄膜晶体管的分时工作的特性，形成的P型晶体管100和N型晶体管200共用沟道区310，在维持P型晶体管100和N型晶体管200仍然能够正常工作的基础上，使得电路版图的结构紧凑，简化了电路版图，减小了电路版图所占用的空间。以及，栅极330介于P型掺杂区和N型掺杂区之间，可以利用栅极330作为光罩，通过以栅极330作为遮蔽的倾斜注入工艺依次形成两个P型掺杂区和两个N型掺杂区。与现有技术中采用两次独立掩膜的源漏注入工艺相比，本发明实施例简化了工艺流程、减少了光罩张数。
综上所述，本发明实施例不仅实现了紧凑的电路版图结构，减小了电路版图所占用的空间；而且实现了工艺流程的简化和光罩张数的减少。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种互补薄膜晶体管，其特征在于，包括：
半导体层，所述半导体层包括沟道区、两个P型掺杂区和两个N型掺杂区；其中，所述两个P型掺杂区作为P型晶体管的掺杂区，所述两个N型掺杂区作为N型晶体管的掺杂区；所述两个P型掺杂区分别与所述沟道区连接，且所述两个N型掺杂区分别与所述沟道区连接，以使所述P型晶体管和所述N型晶体管共用至少部分所述沟道区；
栅极绝缘层，位于所述半导体层的一侧；
栅极，位于所述栅极绝缘层远离所述半导体层的一侧，所述栅极在所述半导体层上的垂直投影与所述沟道区交叠；所述栅极作为所述P型晶体管的栅极以及所述N型晶体管的栅极。
2.根据权利要求1所述的互补薄膜晶体管，其特征在于，所述栅极包括相对设置的第一端部和第二端部，相对设置的第三端部和第四端部；其中，所述栅极的第一端部、第三端部、第二端部和第四端部依次连接，围合形成所述栅极；
所述两个P型掺杂区位于所述栅极的第一端部远离所述栅极的一侧；所述两个N型掺杂区位于所述栅极的第二端部远离所述栅极的一侧。
3.根据权利要求1所述的互补薄膜晶体管，其特征在于，所述沟道区的形状呈“工”字形或“＞—＜”形；所述沟道区包括：共用沟道区、第一独立沟道区、第二独立沟道区、第三独立沟道区和第四独立沟道区；
其中，所述共用沟道区位于所述沟道区的中部，所述共用沟道区包括第一端部和第二端部；所述第一独立沟道区和所述第三独立沟道区均与所述第一端部连接；所述第二独立沟道区和所述第四独立沟道区均与所述第二端部连接。
4.根据权利要求3所述的互补薄膜晶体管，其特征在于，
沿所述共用沟道区的第一端部和第二端部的连线的一侧，设置所述第一独立沟道区和所述第二独立沟道区；沿所述共用沟道区的第一端部和第二端部的连线的另一侧，设置所述第三独立沟道区和所述第四独立沟道区；
或者，沿所述第一端部和所述第二端部的连线的一侧，设置所述第一独立沟道区和所述第四独立沟道区；沿所述第一端部和所述第二端部的连线的另一侧，设置所述第二独立沟道区和所述第三独立沟道区。
5.根据权利要求3所述的互补薄膜晶体管，其特征在于，所述半导体层的形状呈轴对称，且所述半导体层的形状呈中心对称。
6.根据权利要求3所述的互补薄膜晶体管，其特征在于，所述共用沟道区的面积与所述沟道区的面积的比值区间为[0.3,1]。
7.根据权利要求1所述的互补薄膜晶体管，其特征在于，所述两个P型掺杂区分别为第一P型掺杂区和第二P型掺杂区，所述两个N型掺杂区分别为第一N型掺杂区和第二N型掺杂区；
所述互补薄膜晶体管还包括：
第一源漏层，贯穿所述栅极绝缘层；且所述第一源漏层的第一端部与所述第一P型掺杂区连接，所述第一源漏层的第二端部与第一电源线连接；
第二源漏层，贯穿所述栅极绝缘层；且所述第二源漏层的第一端部与所述第二P型掺杂区连接，所述第二源漏层的第二端部与输出信号线连接；
第三源漏层，贯穿所述栅极绝缘层；且所述第三源漏层的第一端部与所述第一N型掺杂区连接，所述第三源漏层的第二端部与第二电源线连接；
第四源漏层，贯穿所述栅极绝缘层；且所述第四源漏层的第一端部与所述第二N型掺杂区连接，所述第四源漏层的第二端部与所述输出信号线连接。
8.一种显示面板，其特征在于，包括：如权利要求1-7任一项所述的互补薄膜晶体管。
9.一种互补薄膜晶体管的制作方法，其特征在于，包括：
提供基板，在所述基板上形成图案化的半导体层；所述半导体层包括沟道区、两个P型待掺杂区和两个N型待掺杂区；
在所述半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成图案化的栅极；其中，所述栅极在所述半导体层上的垂直投影与所述沟道区交叠；所述栅极作为P型晶体管的栅极以及N型晶体管的栅极；
对所述半导体层的所述两个P型待掺杂区进行离子注入，形成两个P型掺杂区；所述两个P型掺杂区作为所述P型晶体管的掺杂区，所述两个P型掺杂区分别与所述沟道区连接；
对所述半导体层的所述两个N型待掺杂区进行离子注入，形成两个N型掺杂区；所述两个N型掺杂区作为所述N型晶体管的掺杂区，所述两个N型掺杂区分别与所述沟道区连接；以使所述P型晶体管和所述N型晶体管共用至少部分所述沟道区。
10.根据权利要求9所述的互补薄膜晶体管的制作方法，其特征在于，所述栅极包括相对设置的第一端部和第二端部，相对设置的第三端部和第四端部；其中，所述栅极的第一端部、第三端部、第二端部和第四端部依次连接，围合形成所述栅极；
所述两个P型掺杂区位于所述栅极的第一端部远离所述栅极的一侧；所述两个N型掺杂区位于所述栅极的第二端部远离所述栅极的一侧；
所述制作方法包括：
对所述半导体层的两个P型待掺杂区注入的P型离子束呈第一预设角度倾斜，且所述P型离子束倾斜注入的方向为沿所述栅极的第一端部指向所述栅极的第二端部；
对所述半导体层的两个N型待掺杂区注入的N型离子束呈第二预设角度倾斜，且所述N型离子束倾斜注入的方向为沿所述栅极的第二端部指向所述栅极的第一端部。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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