CN117716417A - 阵列基板和显示装置 - Google Patents

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Abstract

提供了一种阵列基板。阵列基板包括被配置为提供多个第一复位信号的多个第一复位信号线、被配置为提供多个第二复位信号的多个第二复位信号线、多个第三复位信号线和多个第一连接线。各个第一复位信号线连接到一行第一连接线，该一行第一连接线又分别连接到一行子像素中的多个第一复位晶体管的源极。多个第二复位信号线和多个第三复位信号线形成互连的复位信号供应网络。各个第二复位信号线连接到多个第三复位信号线中的一个或多个第三复位信号线。各个第三复位信号线连接到多个第二复位信号线中的一个或多个第二复位信号线。

Description

阵列基板和显示装置
技术领域
本发明涉及显示技术，尤其涉及一种阵列基板和显示装置。
背景技术
有机发光二极管(OLED)显示器是当今平板显示器研究领域的热点之一。与使用稳定电压来控制亮度的薄膜晶体管-液晶显示器(TFT-LCD)不同，OLED由需要保持恒定以控制亮度的驱动电流来驱动。OLED显示面板包括多个像素单元，所述多个像素单元配置有呈多行和多列布置的像素驱动电路。每个像素驱动电路包括驱动晶体管，该驱动晶体管的栅极端连接到每行一个栅线，该驱动晶体管的漏极端连接到每列一个数据线。当像素单元被选通的行导通时，连接到驱动晶体管的开关晶体管导通，并且数据电压从数据线经由开关晶体管施加到驱动晶体管，使得驱动晶体管将与数据电压对应的电流输出到OLED器件。OLED器件被驱动以发出相应亮度的光。
发明内容
一方面，本公开提供一种阵列基板，包括被配置为提供多个第一复位信号的多个第一复位信号线、被配置为提供多个第二复位信号的多个第二复位信号线、多个第三复位信号线和多个第一连接线；其中，所述多个第一复位信号线中的各个第一复位信号线连接到所述多个第一连接线中的一行第一连接线，所述一行第一连接线又分别连接到一行子像素中的多个第一复位晶体管的源极；所述多个第二复位信号线和所述多个第三复位信号线形成互连的复位信号供应网络；所述多个第二复位信号线中的各个第二复位信号线连接到所述多个第三复位信号线中的一个或多个第三复位信号线；所述多个第三复位信号线中的各个第三复位信号线连接到所述多个第二复位信号线中的一个或多个第二复位信号线；所述多个第二复位信号线分别与所述多个第三复位信号线交叉；以及所述各个第三复位信号线连接到一列子像素中的多个第二复位晶体管的源极。
可选地，所述第一复位信号和所述第二复位信号的电压电平彼此不同。
可选地，所述阵列基板包括被配置为驱动多个子像素发光的多个像素驱动电路；其中，所述多个像素驱动电路中的各个像素驱动电路包括连接到驱动晶体管的栅极的N1节点和连接到发光控制晶体管的漏极的N4节点；以及所述N1节点和所述N4节点处的复位电压电平彼此不同。
可选地，所述阵列基板包括被配置为驱动多个子像素发光的多个像素驱动电路；其中，所述多个第一复位信号线、所述多个第二复位信号线位于第二导电层中，所述第二导电层包括所述多个像素驱动电路的存储电容器的第二电容器电极；以及所述多个第三复位信号线和所述多个第一连接线位于第一信号线层中，所述第一信号线层包括多个电压供应线。
可选地，所述多个第三复位信号线中的各个第三复位信号线包括主线和支线，所述主线具有沿着第二方向的总体延伸方向，所述支线连接到所述主线并远离所述主线延伸；以及所述支线沿着基本上平行于第一方向的方向延伸。
可选地，所述支线在衬底基板上的正投影位于多个复位控制信号线中的各个复位控制信号线在所述衬底基板上的正投影与防干扰块在所述衬底基板上的正投影之间，并且位于所述主线在所述衬底基板上的正投影与多个电压供应线中的相应电压供应线在所述衬底基板上的正投影之间。
可选地，所述支线在衬底基板上的正投影与第一导电层中的任何信号线在所述衬底基板上的正投影不重叠，与第二导电层中的任何信号线在所述衬底基板上的正投影不重叠，并且与第二信号线层中的任何信号线在所述衬底基板上的正投影不重叠。
可选地，所述多个第三复位信号线中的各个第三复位信号线包括沿着基本上平行于第一方向的方向延伸的第一部分和沿着基本上平行于第二方向的方向延伸的第二部分；所述第一部分在衬底基板上的正投影与本级的相应第二复位信号线在所述衬底基板上的正投影至少部分地重叠；以及所述第二部分在所述衬底基板上的正投影与多个栅线中的相应栅线的栅突出部在所述衬底基板上的正投影至少部分地重叠。
可选地，所述多个第三复位信号线中的各个第三复位信号线包括沿着基本上平行于第一方向的方向延伸的第三部分和沿着基本上平行于第二方向的方向延伸的第四部分；所述第三部分在衬底基板上的正投影与所述多个第二复位信号中的本级的相应第二复位信号线在所述衬底基板上的正投影至少部分地重叠，并且与多个复位控制信号线中的本级的相应复位控制信号线在所述衬底基板上的正投影至少部分地重叠；以及所述第四部分在所述衬底基板上的正投影与多个栅线中的相应栅线的栅突出部在所述衬底基板上的正投影至少部分地重叠。
可选地，所述阵列基板包括配置为驱动多个子像素发光的多个像素驱动电路；其中，所述多个像素驱动电路中的各个像素驱动电路包括至少一个晶体管，所述至少一个晶体管包括源极、漏极和具有沟道部分的有源层；以及
所述有源层还包括位于所述沟道部分和所述源极之间的第一轻掺杂漏区或位于所述沟道部分和所述漏极之间的第二轻掺杂漏区中的至少一者。
可选地，具有轻掺杂漏区的至少一个晶体管是复位晶体管。
可选地，具有轻掺杂漏区的所述至少一个晶体管是其漏极连接到N1节点的复位晶体管；以及所述N1节点是连接到驱动晶体管的栅极并连接到存储电容器的第一电容器电极的节点。
具有轻掺杂漏区的所述至少一个晶体管是其漏极连接到N3节点的复位晶体管；以及所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。
可选地，具有轻掺杂漏区的所述至少一个晶体管是被配置为向驱动晶体管的栅极提供补偿电压信号的补偿晶体管；所述补偿晶体管的源极连接到N1节点；所述补偿晶体管的漏极连接到N3节点；所述N1节点是连接到驱动晶体管的栅极并连接到存储电容器的第一电容器电极的节点；以及所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。
可选地，具有轻掺杂漏区的所述至少一个晶体管是双栅晶体管。
可选地，所述阵列基板包括被配置为驱动多个子像素发光的多个像素驱动电路；其中，所述多个像素驱动电路中的各个像素驱动电路包括第三复位晶体管；所述第三复位晶体管的漏极连接到N3节点；以及所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。。
可选地，所述阵列基板包括被配置为驱动多个子像素发光的多个像素驱动电路；其中，所述多个像素驱动电路中的各个像素驱动电路包括防干扰块；所述防干扰块包括第一防干扰部分、第二防干扰部分、第三防干扰部分或第四防干扰部分中的至少一者；所述第一防干扰部分在所述衬底基板上的正投影位于补偿晶体管的栅极在所述衬底基板上的正投影与第三复位晶体管的栅极在所述衬底基板上的正投影之间；以及所述第一防干扰部分在所述衬底基板上的所述正投影将所述补偿晶体管的所述栅极在所述衬底基板上的所述正投影与所述第三复位晶体管的所述栅极在所述衬底基板上的所述正投影间隔开。
可选地，所述第二防干扰部分连接到所述第一防干扰部分的第一端并远离所述第一防干扰部分的所述第一端延伸；所述第二防干扰部分沿基本上平行于第二方向的方向远离所述第一防干扰部分延伸；所述第二防干扰部分在所述衬底基板上的正投影与所述补偿晶体管的有源层的第三部分在所述衬底基板上的正投影至少部分地重叠；以及所述第三部分位于所述补偿晶体管的所述有源层的第一沟道部分和第二沟道部分之间。
可选地，所述第三防干扰部分和所述第四防干扰部分分别连接到所述第一防干扰部分的第二端；所述第二端与所述第一端相对；所述第三防干扰部分和所述第四防干扰部分别沿相反方向远离所述第一防干扰部分延伸；所述相反方向都基本上平行于第二方向；所述第三防干扰部分远离所述第一防干扰部分向所述多个第二复位信号线中的本级的相应第二复位信号线延伸；所述第四防干扰部分远离所述第一防干扰部分向存储电容器的第二电容器电极延伸；所述第三防干扰部分和所述第四防干扰部分在所述衬底基板上的正投影与N1节点在所述衬底基板上的正投影至少部分地重叠；以及所述N1节点是连接到驱动晶体管的栅极并连接到所述存储电容器的第一电容器电极的节点。
在另一方面，本公开提供了一种显示装置，包括本文所述的阵列基板或通过本文所述的方法制造的阵列基板，以及连接到所述阵列基板的集成电路。
附图说明
根据各种公开的实施例，以下附图仅是用于说明目的的示例，并且不旨在限制本发明的范围。
图1是根据本公开的一些实施例中的阵列基板的平面图。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2C是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2D是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2E是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图2F是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。
图3A是根据本公开的一些实施例中的阵列基板的结构示意图。
图3B是图3A所示的阵列基板中的半导体材料层的结构示意图。
图3C是图3A所示的阵列基板中的第一导电层的结构示意图。
图3D是图3A所示的阵列基板中的第二导电层的结构示意图。
图3E是图3A所示的阵列基板中的第一信号线层的结构示意图。
图3F是图3A所示的阵列基板中的第二信号线层的结构示意图。
图3G是示出了图3A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。
图3H示出了图3A所示的阵列基板中的轻掺杂漏(LDD)暴露区与半导体材料层的叠加。
图4A是沿图3A中的A-A’线的截面图。
图4B是沿图3A中的B-B’线的截面图。
图4C是沿图3A中的C-C’线的截面图。
图5A是根据本公开的一些实施例中的阵列基板的结构示意图。
图5B是图5A所示的阵列基板中的半导体材料层的结构示意图。
图5C是图5A所示的阵列基板中的第一导电层的结构示意图。
图5D是图5A所示的阵列基板中的第二导电层的结构示意图。
图5E是图5A所示的阵列基板中的第一信号线层的结构示意图。
图5F是图5A所示的阵列基板中的第二信号线层的结构示意图。
图5G是示出了图5A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。
图5H示出了图5A所示的阵列基板中的轻掺杂漏(LDD)暴露区和半导体材料层的叠加。
图6A是沿图5A中的D-D’线的截面图。
图6B是沿图5A中的E-E’线的截面图。
图6C是沿图5A中的F-F’线的截面图。
图7A是根据本公开的一些实施例中的阵列基板的结构示意图。
图7B是图7A所示的阵列基板中的半导体材料层的结构示意图。
图7C是图7A所示的阵列基板中的第一导电层的结构示意图。
图7D是图7A所示的阵列基板中的第二导电层的结构示意图。
图7E是图7A所示的阵列基板中的第一信号线层的结构示意图。
图7F是图7A所示的阵列基板中的第二信号线层的结构示意图。
图7G是示出了图7A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。
图7H示出了图5A所示的阵列基板中的轻掺杂漏(LDD)暴露区和半导体材料层的叠加。
图8A是沿图7A中的G-G’线的截面图。
图8B是沿图7A中的H-H’线的截面图。
图8C是沿图7A中的I-I’线的截面图。
图9A示出了图3A所示的阵列基板中的第二导电层和第一信号线层的结构。
图9B示出了图5A所示的阵列基板中的第二导电层和第一信号线层的结构。
图9C示出了图7A所示的阵列基板中的第二导电层和第一信号线层的结构。
图10A至图10E示出了根据本公开的一些实施例中的阵列基板中的形成轻掺杂漏区的过程。
具体实施例
现在将参照以下实施例更具体地描述本公开。应当注意，本文中呈现的一些实施例的以下描述仅用于说明和描述的目的。其不是穷举的或限于所公开的精确形式。
本公开尤其提供了一种阵列基板和显示装置，其基本上消除了由于现有技术的限制和缺点而导致的一个或多个问题。一方面，本公开提供一种阵列基板。在一些实施例中，阵列基板包括被配置为提供多个第一复位信号的多个第一复位信号线、被配置为提供多个第二复位信号的多个第二复位信号线、多个第三复位信号线和多个第一连接线。可选地，多个第一复位信号线中的各个第一复位信号线连接到多个第一连接线中的一行第一连接线，该一行第一连接线又分别连接到子像素行中的多个第一复位晶体管的源极。可选地，多个第二复位信号线和多个第三复位信号线形成互连的复位信号供应网络。可选地，多个第二复位信号线中的各个第二复位信号线连接到多个第三复位信号线中的一个或多个第三复位信号线。可选地，多个第三复位信号线中的各个第三复位信号线连接到多个第二复位信号线中的一个或多个第二复位信号线。可选地，多个第二复位信号线分别与多个第三复位信号线交叉。可选地，各个第三复位信号线连接到一列子像素中的多个第二复位晶体管的源极。
图1是根据本公开的一些实施例中的阵列基板的平面图。参照图1，阵列基板包括子像素Sp的阵列。每个子像素包括例如发光元件等电子组件。在一个示例中，发光元件由各个像素驱动电路PDC驱动。阵列基板包括多个栅线GL、多个数据线DL和多个电压供应线Vdd。各个子像素中的发光由各个像素驱动电路PDC驱动。在一个示例中，通过多个电压供应线Vdd中的各个电压供应线将高压信号输入到与发光元件的阳极连接的相应像素驱动电路PDC；低压信号被输入到发光元件的阴极。高压信号(例如VDD信号)和低压信号(例如VSS信号)之间的电压差是驱动发光元件发光的驱动电压ΔV。
在一些实施例中，阵列基板包括多个子像素。在一些实施例中，多个子像素包括各个第一子像素、各个第二子像素、各个第三子像素和各个第四子像素。可选地，阵列基板的各个像素包括相应第一子像素、相应第二子像素、相应第三子像素和相应第四子像素。阵列基板中的多个子像素呈阵列布置。在一个示例中，多个子像素的阵列包括S1-S2-S3-S4形式重复阵列，其中S1代表各个第一子像素，S2代表各个第二子像素，S3代表各个第三子像素，以及S4代表各个第四子像素。在另一个示例中，S1-S2-S3-S4形式为C1-C2-C3-C4形式，其中C1代表各个第一颜色的第一子像素，C2代表各个第二颜色的第二子像素，C3代表各个第三颜色的第三子像素，C4代表各个第四颜色的第四子像素。在另一个示例中，S1-S2-S3-S4形式为C1-C2-C3-C2’形式，其中C1代表各个第一颜色的第一子像素，C2代表各个第二颜色的第二子像素，C3代表各个第三颜色的第三子像素，C2’代表各个第二颜色的第四子像素。在另一示例中，C1-C2-C3-C2’形式为R-G-B-G形式，其中各个第一子像素为红色子像素，各个第二子像素为绿色子像素，各个第三子像素为蓝色子像素，以及各个第四子像素为绿色子像素。
在一些实施例中，阵列基板的多个子像素的最小重复单元包括相应第一子像素、相应第二子像素、相应第三子像素和相应第四子像素。可选地，各个第一子像素、各个第二子像素、各个第三子像素和各个第四子像素中的每一个均包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和驱动晶体管Td。可选地，各个第一子像素、各个第二子像素、各个第三子像素和各个第四子像素中的每一个均包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和驱动晶体管Td。
在本阵列基板中可以使用各种适当的像素驱动电路。适当的驱动电路的示例包括3T1C、2T1C、4T1C、4T2C、5T2C、6T1C、7T1C、7T2C、8T1C和8T2C。在一些实施例中，多个像素驱动电路中的各个像素驱动电路为7T1C驱动电路。在本阵列基板中可以使用各种适当的发光元件。适当的发光元件的示例包括有机发光二极管、量子点发光二极管和微型发光二极管。可选地，发光元件为微型发光二极管。可选地，发光元件是包括有机发光层的有机发光二极管。
图2A是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2A，在一些实施例中，各个像素驱动电路包括：驱动晶体管Td；存储电容器Cst，其具有第一电容器电极Ce1和第二电容器电极Ce2；第一晶体管T1，其栅极连接到多个复位控制信号线中的本级的相应复位控制信号线rstN，其源极连接到多个第二复位信号线中的本级的相应第二复位信号线Vint2N，以及其漏极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极；第二晶体管T2，其栅极连接到多个栅线GL中的相应栅线，其源极连接到多个数据线DL中的相应数据线，以及其漏极连接到驱动晶体管Td的源极；第三晶体管T3，其栅极连接到相应栅线，其源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极，以及其漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应发光控制信号线，其源极连接到多个电压供应线Vdd中的相应电压供应线，以及其漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其栅极连接到相应发光控制信号线，其源极连接到驱动晶体管Td和第三晶体管T3的漏极，以及其漏极连接到发光元件LE的阳极；以及第六晶体管T6，其栅极连接到多个复位控制信号线中的下一相邻级的相应复位控制信号线rst(N+1)，其源极连接到多个第一复位信号线中的下一相邻级的相应第一复位信号线Vint1(N+1)，以及其漏极连接到第五晶体管的漏极和发光元件LE的阳极。第二电容器电极Ce2连接到相应电压供应线和第四晶体管T4的源极。
图2B是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2B，在一些实施例中，第三晶体管T3是“双栅”晶体管，第一晶体管T1是“双栅”晶体管。可选地，在“双栅”第一晶体管中，第一晶体管的有源层与相应复位控制信号线交叉两次(或者说，相应复位控制信号线与第一晶体管T1的有源层交叉两次)。类似地，在“双栅”第三晶体管中，第三晶体管T3的有源层与多个栅线GL中的相应栅线交叉两次(或者说，相应栅线与第三晶体管T3的有源层交叉两次)。
像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接到驱动晶体管Td的栅极、第一电容器电极Ce1以及第三晶体管T3的源极。第二节点N2连接到第四晶体管T4的漏极、第二晶体管T2的漏极以及驱动晶体管Td的源极。第三节点N3连接到驱动晶体管Td的漏极、第三晶体管T3的漏极以及第五晶体管T5的源极。第四节点N4连接到第五晶体管T5的漏极、第六晶体管T6的漏极以及发光元件LE的阳极。
图2C是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2C，在一些实施例中，各个像素驱动电路包括：驱动晶体管Td；存储电容器Cst，其具有第一电容器电极Ce1和第二电容器电极Ce2；第一晶体管T1，其栅极连接到多个复位控制信号线中的本级的相应复位控制信号线rstN，其源极连接到多个第二复位信号线中的本级的相应第二复位信号线Vint2N，以及其漏极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极；第二晶体管T2，其栅极连接到多个栅线GL中的相应栅线，其源极连接到多个数据线DL中的相应数据线，以及其漏极连接到驱动晶体管Td的源极；第三晶体管T3，其栅极连接到相应栅线，其源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极，以及其漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应发光控制信号线，其源极连接到多个电压供应线Vdd中的相应电压供应线，以及其漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其栅极连接到相应发光控制信号线，其源极连接到驱动晶体管Td和第三晶体管T3的漏极，以及其漏极连接到发光元件LE的阳极；第六晶体管T6，其栅极连接到多个复位控制信号线中的下一相邻级的相应复位控制信号线rst(N+1)，其源极连接到多个第一复位信号线中的下一相邻级的相应第一复位信号线Vint1(N+1)，以及其漏极连接到第五晶体管的漏极和发光元件LE的阳极；以及第七晶体管T7，其栅极连接到多个复位控制信号线中的本级的相应复位控制信号线rstN，其源极连接到多个第二复位信号线中的本级的相应第二复位信号线Vint2N，以及其漏极连接到驱动晶体管Td的漏极。第二电容器电极Ce2连接到相应电压供应线和第四晶体管T4的源极。通过将第七晶体管T7连接到第三节点N3，第七晶体管T7在复位阶段导通，从而复位第三节点N3处的电压电平。这确保了在数据写入阶段之前，所有子像素的第三节点处的电压电平是均一的。
图2D是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2D，在一些实施例中，第三晶体管T3是“双栅”晶体管，第一晶体管T1是“双栅”晶体管。可选地，在“双栅”第一晶体管中，第一晶体管的有源层与相应复位控制信号线交叉两次(或者说，相应复位控制信号线与第一晶体管T1的有源层交叉两次)。类似地，在“双栅”第三晶体管中，第三晶体管T3的有源层与多个栅线GL中的相应栅线交叉两次(或者说，相应栅线与第三晶体管T3的有源层交叉两次)。
像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接到驱动晶体管Td的栅极、第一电容器电极Ce1以及第三晶体管T3的源极。第二节点N2连接到第四晶体管T4的漏极、第二晶体管T2的漏极及驱动晶体管Td的源极。第三节点N3连接到驱动晶体管Td的漏极、第三晶体管T3的漏极、第七晶体管T7的漏极以及第五晶体管T5的源极。第四节点N4连接到第五晶体管T5的漏极、第六晶体管T6的漏极以及发光元件LE的阳极。
图2E是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2E，在一些实施例中，各个像素驱动电路包括：驱动晶体管Td；存储电容器Cst，其具有第一电容器电极Ce1和第二电容器电极Ce2；第一晶体管T1，其栅极连接到多个复位控制信号线中的本级的相应复位控制信号线rstN，其源极连接到多个第二复位信号线中的本级的相应第二复位信号线Vint2N，以及其漏极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极；第二晶体管T2，其栅极连接到多个栅线GL中的相应栅线，其源极连接到多个数据线DL中的相应数据线，以及其漏极连接到驱动晶体管Td的源极；第三晶体管T3，其栅极连接到相应栅线，其源极连接到存储电容器Cst的第一电容器电极Ce1和驱动晶体管Td的栅极，以及其漏极连接到驱动晶体管Td的漏极；第四晶体管T4，其栅极连接到多个发光控制信号线em中的相应发光控制信号线，其源极连接到多个电压供应线Vdd中的相应电压供应线，以及其漏极连接到驱动晶体管Td的源极和第二晶体管T2的漏极；第五晶体管T5，其栅极连接到相应发光控制信号线，其源极连接到驱动晶体管Td和第三晶体管T3的漏极，以及其漏极连接到发光元件LE的阳极；第六晶体管T6，其栅极连接到多个第二复位控制信号线中的下一相邻级的相应第二复位控制信号线rst2(N+1)，其源极连接到多个第一复位信号线中的下一相邻级的相应第一复位信号线Vint1(N+1)，以及其漏极连接到第五晶体管的漏极和发光元件LE的阳极；以及第七晶体管T7，其具栅极连接到多个复位控制信号线中的本级的相应复位控制信号线rstN，其源极连接到多个第二复位信号线中的本级的相应第二复位信号线Vint2N，以及其漏极连接到驱动晶体管Td的漏极。第二电容器电极Ce2连接到相应电压供应线和第四晶体管T4的源极。通过将第七晶体管T7连接到第三节点N3，第七晶体管T7在复位阶段导通，从而复位第三节点N3处的电压电平。这确保了在数据写入阶段之前所有子像素的第三节点处的电压电平是均一的。
图2F是示出根据本公开的一些实施例中的像素驱动电路的结构的电路图。参照图2F，在一些实施例中，第三晶体管T3是“双栅”晶体管，第一晶体管T1是“双栅”晶体管。可选地，在“双栅”第一晶体管中，第一晶体管的有源层与相应复位控制信号线交叉两次(或者说，相应复位控制信号线与第一晶体管T1的有源层交叉两次)。类似地，在“双栅”第三晶体管中，第三晶体管T3的有源层与多个栅线GL中的相应栅线交叉两次(或者说，相应栅线与第三晶体管T3的有源层交叉两次)。
像素驱动电路还包括第一节点N1、第二节点N2、第三节点N3以及第四节点N4。第一节点N1连接到驱动晶体管Td的栅极、第一电容器电极Ce1以及第三晶体管T3的源极。第二节点N2连接到第四晶体管T4的漏极、第二晶体管T2的漏极及驱动晶体管Td的源极。第三节点N3连接到驱动晶体管Td的漏极、第三晶体管T3的漏极、第七晶体管T7的漏极以及第五晶体管T5的源极。第四节点N4连接到第五晶体管T5的漏极、第六晶体管T6的漏极以及发光元件LE的阳极。
如本文所使用的，源极或漏极是指晶体管的第一端和第二端中的一者，其中第一端和第二端连接到晶体管的有源层。电流流过晶体管的方向可以被配置为从源极到漏极，或者从漏极到源极。因此，根据电流流过晶体管的方向，在一个示例中，源极被配置为接收输入信号，并且漏极被配置为输出输出信号；在另一示例中，漏极被配置为接收输入信号，并且源极被配置为输出输出信号。
图3A是根据本公开的一些实施例中的阵列基板的结构示意图。图3B是图3A所示的阵列基板中的半导体材料层的结构示意图。图3C是图3A所示的阵列基板中的第一导电层的结构示意图。图3D是图3A所示的阵列基板中的第二导电层的结构示意图。图3E是图3A所示的阵列基板中的第一信号线层的结构示意图。图3F是图3A所示的阵列基板中的第二信号线层的结构示意图。图3G是示出了图3A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。图3H示出了图3A所示的阵列基板中的轻掺杂漏(LDD)暴露区与半导体材料层的叠加。图4A是沿图3A中的A-A’线的截面图。图3A至图3H以及图4A至图4C中所示的各像素驱动电路对应于图2A或图2B中所示的像素驱动电路。
参照图3A至图3H和图4A，在一些实施例中，阵列基板包括衬底基板BS、位于衬底基板BS上的半导体材料层SML、位于半导体材料层SML的远离衬底基板BS一侧的栅绝缘层GI、位于栅绝缘层GI的远离半导体材料层SML一侧的第一导电层CT1、位于第一导电层的远离栅绝缘层GI一侧的绝缘层IN、位于绝缘层IN的远离第一导电层CT1一侧的第二导电层CT2、位于第二导电层CT2的远离绝缘层IN一侧的层间介质层ILD、位于层间介质层CT的远离第二导电层CT2一侧的第一信号线层SL1、位于第一信号线层SL1的远离层间介质层ILD一侧的第一平坦化层PLN1、位于第一平坦化层PLN1的远离第一信号线层SL1一侧的第二信号线SL2、以及位于第二信号线层SL2的远离第一平坦化层PLN1一侧的第二平坦化层PLN2。
参照图2A、图2B、图3A及图3B，各个像素驱动电路标注有如下的附图标记：该附图标记指示对应于各个像素驱动电路中的多个晶体管的区域，该多个晶体管包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6及驱动晶体管Td。各个像素驱动电路还标注有指示像素驱动电路中的多个晶体管中的每个晶体管的组件的附图标记。例如，第一晶体管T1包括有源层ACT1、源极S1和漏极D1。第二晶体管T2包括有源层ACT2、源极S2和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)是整体结构的部分。在另一示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)是整体结构的部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)位于同一层中。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6和ACTd)、源极(S1、S2、S3、S4、S5、S6和Sd)和漏极(D1、D2、D3、D4、D5、D6和Dd)位于同一层中。
如本文所使用的，有源层是指晶体管的包括半导体材料层的至少一部分的组件，该半导体材料层的至少一部分在衬底基板上的正投影与栅极在衬底基板上的正投影重叠。源极是晶体管的连接到有源层的一侧的组件，漏极是晶体管的连接到有源层的另一侧的组件。在双栅型晶体管(例如，第三晶体管T3)的情况下，有源层是指晶体管的包括半导体材料层的第一部分和半导体材料层的第二部分的部件，其中半导体材料层的第一部分在衬底基板上的正投影与第一栅极在衬底基板上的正投影重叠，半导体材料层的第二部分在衬底基板上的正投影与第二栅极在衬底基板上的正投影重叠。可选地，半导体材料层还包括连接所述第一部分和所述第二部分的第三部分。在双栅型晶体管的情况下，源极是指晶体管的连接到第一部分的远离第三部分一侧的组件，并且漏极是指晶体管的连接到第二部分的远离第三部分一侧的组件。
参照图2A、图2B、图3A与图3C，在一些实施例中，第一导电层包括多个栅线GL、多个复位控制信号线(包括本级的相应复位控制信号线rstN和下一级的复位控制信号线rst(N+1))、多个发光控制信号线em和存储电容器Cst的第一电容器电极Ce1。各种适当的电极材料和各种适当的制造方法可以用于制造第一导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个栅线GL、多个复位控制信号线、多个发光控制信号线em和第一电容器电极Ce1位于同一层中。
如本文所使用的，术语“同一层”是指在同一步骤中同时形成的层之间的关系。在一个示例中，当多个栅线GL与第一电容器电极Ce1是由对同一材料层进行的同一图案化工艺的一个或多个步骤所形成时，多个栅线GL与第一电容器电极Ce1位于同一层中。在另一实施例中，通过同时执行形成多个栅线GL的步骤与形成第一电容器电极Ce1的步骤，多个栅线GL与第一电容器电极Ce1可以形成位于同一层中中。术语“同一层”并不总是意味着在截面图中层的厚度或层的高度是相同的。
在一些实施例中，在各个像素驱动电路中，多个栅线GL中的相应栅线包括主体部分MP和栅突出部GP，其中，主体部分MP沿着相应栅线的延伸方向延伸，栅突出部GP远离主体部分MP突出，例如，沿着从多个栅线GL中的本级的相应栅线向本级的相应复位控制信号线rstN的方向突出。
在一些实施例中，如上所述，第三晶体管T3是双栅晶体管。在一些实施例中，栅突出部GP包括第三晶体管T3中的双栅中的一者。在一些实施例中，参照图4A，栅突出部GP在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影重叠。
参照图2A、图2B、图3A与图3D，在一些实施例中，第二导电层包括多个第一复位信号线(包括本级的相应第一复位信号线Vint1N和下一相邻级的相应第一复位信号线Vinit1(N+1))、多个第二复位信号线(包括本级的相应第二复位信号线Vint2N和下一相邻级的相应第二复位信号线Vinit2(N+1))、防干扰块IPB与存储电容器Cst的第二电容器Ce2。防干扰块IPB可有效降低串扰，尤其是相邻像素驱动电路的N1节点之间的垂直串扰。各种适当的导电材料和各种适当的制造方法可以用于制造第二导电层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第二导电层的适当的导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个第一复位信号线、多个第二复位信号线、第二电容器电极Ce2和防干扰块IPB位于同一层中。
参照图2A、图2B、图3A及图3E，在一些实施例中，第一信号线层包括多个电压供应线Vdd、节点连接线Cln、第一连接线Cl1、中继电极RE、数据连接垫DCP、多个第三复位信号线Vintv。节点连接线Cln将各个像素驱动电路中的第一电容器电极Ce1和第三晶体管T3的源极连接在一起。第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))和相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。多个第三复位信号线Vintv中的各个第三复位信号线将多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。数据连接垫DCP将多个数据线中的各个数据线和相应像素驱动电路中的第二晶体管T2的源极连接在一起。
中继电极RE将各个像素驱动电路中的第五晶体管T5的源极S5连接到相应像素驱动电路中的阳极接触垫，该阳极接触垫又连接到相应子像素中的阳极。
各种适当的导电材料和各种适当的制造方法可以用于制造信号线层。例如，导电材料可以通过等离子体增强化学气相沉积(PECVD)工艺沉积在基板上并被图案化。用于制造第一信号线层的适当导电材料的示例包括但不限于铝、铜、钼、铬、铝铜合金、铜钼合金、钼铝合金、铝铬合金、铜铬合金、钼铬合金、铜钼铝合金等。可选地，多个电压供应线Vdd、多个第三复位信号线Vintv、节点连接线Cln、第一连接线Cl1、数据连接垫DCP以及中继电极RE位于同一层中。
参照图2A、图2B、图3A以及图3F，在一些实施例中，第二信号线层包括多个数据线DL以及阳极接触垫ACP。阳极接触垫ACP通过中继电极电连接到各个像素驱动电路中的第五晶体管T5的源极。阳极接触垫ACP电连接到各个子像素中的阳极。
参照图3G与图3H，示出了多个轻掺杂漏暴露区LDDE。参照图3B与图3H，图3H示出了多个轻掺杂漏区LDD。多个轻掺杂漏区LDD形成在双栅晶体管中，例如第一晶体管T1和第三晶体管T3。在双栅晶体管的每个沟道部分，在各个沟道部分的两侧形成两个轻掺杂漏区，并且多个轻掺杂漏区LDD不经受p+掺杂。多个轻掺杂漏区LDD的电阻与漏极和源极的其余部分的电阻相比相对较高。通过具有多个轻掺杂漏区LDD，可以有效消除双栅晶体管中的漏电流问题，改善了阵列基板中的低频闪烁。
参照图2A、图2B、图3A、图3E以及图4A，在一些实施例中，除了不存在第二电容器电极Ce2的部分的开孔区域H之外，第二电容器电极Ce2在衬底基板BS上的正投影完全覆盖并超出第一电容器电极Ce1在衬底基板BS上的正投影。在一些实施例中，第一信号线层包括位于层间介质层ILD的远离第二电容器电极Ce2一侧的节点连接线Cln。节点连接线Cln与多个电压供应线Vdd位于同一层中。可选地，阵列基板还包括位于开孔区域H中且贯穿层间介质层ILD和绝缘层IN延伸的第一过孔v1。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅绝缘层GI的远离衬底基板BS的一侧。可选地，阵列基板还包括第一过孔v1和第二过孔v2。第一过孔v1位于开孔区域H中，并贯穿层间介质层ILD和绝缘层IN延伸。第二过孔v2贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1，并且节点连接线Cln通过第二过孔v2连接到半导体材料层SML。可选地，节点连接线Cln连接到第三晶体管的源极S3，如图4A所示。
参照图2A、图2B、图3A至图3H和图4A，在一些实施例中，防干扰块IPB与第二电容器电极Ce2位于同一层中。多个电压供应线Vdd中的各个电压供应线通过第三过孔v3连接到防干扰块IPB。可选地，第三过孔v3贯穿层间介质层ILD延伸。可选地，防干扰块IPB在衬底基板BS上的正投影与多个电压供应线Vdd中的各个电压供应线在衬底基板BS上的正投影部分地重叠。可选地，防干扰块IPB在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分地重叠。
图4B是沿图3A中的B-B’线的截面图。参照图3A至图3H和图4B，多个第三复位信号线Vintv中的各个第三复位信号线将多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。
多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)被配置为通过多个第三复位信号线Vintv中的相应第三复位信号线向相应像素驱动电路中的第一晶体管T1的源极S1提供复位信号。可选地，相应第三复位信号线通过贯穿层间介质层ILD延伸的第四过孔v4连接到本级的相应第二复位信号线Vint2N。可选地，相应第三复位信号线通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第五过孔v5连接到相应像素驱动电路中的第一晶体管T1的源极S1。
图4C是沿图3A中的C-C’线的截面图。参照图3A至图3H以及图4C，第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))和相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。
多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))被配置为通过第一连接线Cl1向相应像素驱动电路中的第六晶体管T6的源极S6提供复位信号。可选地，第一连接线Cl1通过贯穿层间介质层ILD延伸的第六过孔v6连接到下一相邻级的相应第一复位信号线Vint1(N+1)。可选地，第一连接线Cl1通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第七过孔v7连接到相应像素驱动电路中的第六晶体管T6的源极S6。
图5A是根据本公开的一些实施例中的阵列基板的结构示意图。图5B是图5A所示的阵列基板中的半导体材料层的结构示意图。图5C是图5A所示的阵列基板中的第一导电层的结构示意图。图5D是图5A所示的阵列基板中的第二导电层的结构示意图。图5E是图5A所示的阵列基板中的第一信号线层的结构示意图。图5F是图5A所示的阵列基板中的第二信号线层的结构示意图。图5G是示出了图5A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。图5H示出了图5A中所示的阵列基板中的轻掺杂漏(LDD)暴露区和半导体材料层的叠加。图6A是沿图5A中的D-D’线的截面图。图6B是沿图5A中的E-E’线的截面图。图6C是沿图5A中的F-F’线的截面图。图5A至图5H以及图6A至图6C所示的各个像素驱动电路对应于图2C或图2D所示的像素驱动电路。
参照图2C、图2D、图5A及图5B，各个像素驱动电路标注有如下的附图标记：该附图标记指示对应于各个像素驱动电路中的多个晶体管的区域，该多个晶体管包括包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7及驱动晶体管Td。各个像素驱动电路还标注有指示像素驱动电路中的多个晶体管中的每个晶体管的组件的附图标记。例如，第一晶体管T1包括有源层ACT1、源极S1和漏极D1。第二晶体管T2包括有源层ACT2、源极S2和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。第七晶体管T7包括有源层ACT7、源极S7和漏极D7。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)是整体结构的部分。在另一示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)、源极(S1、S2、S3、S4、S5、S6、S7和Sd)和漏极(D1、D2、D3、D4、D5、D6、D7和Dd)是整体结构的部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)位于同一层中。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)、源极(S1、S2、S3、S4、S5、S6、S7和Sd)和漏极(D1、D2、D3、D4、D5、D6、D7和Dd)位于同一层中。
参照图2C、图2D、图5A与图5C，在一些实施例中，第一导电层包括多个栅线GL、多个复位控制信号线(包括本级的相应复位控制信号线rstN和下一级的复位控制信号线rst(N+1))、多个发光控制信号线em与存储电容器Cst的第一电容器电极Ce1。
在一些实施例中，在各个像素驱动电路中，多个复位控制信号线中的相应复位控制信号线包括主干部分TP和分支部分BP，其中，主干部分TP沿着相应复位控制信号线的延伸方向延伸，分支部分BP远离主干部分TP突出，例如沿从多个复位控制信号线中的本级的相应复位控制信号线rstN向本级的相应栅线的方向突出。
在一些实施例中，分支部分BP包括第七晶体管T7的栅极。在一些实施例中，分支部分BP在衬底基板BS上的正投影与第七晶体管T7的有源层ACT7在衬底基板BS上的正投影重叠。
参照图2C、图2D、图5A与图5D，在一些实施例中，第二导电层包括多个第一复位信号线(包括本级的相应第一复位信号线Vint1N和下一相邻级的相应第一复位信号线Vinit1(N+1))、多个第二复位信号线(包括本级的相应第二复位信号线Vint2N和下一相邻级的相应第二复位信号线Vinit2(N+1))、防干扰块IPB与存储电容器Cst的第二电容器电极Ce2。本公开的防干扰块IPB可有效降低串扰，尤其是相邻像素驱动电路的N1节点之间的垂直串扰。
参照图2C、图2D、图5A及图5E，在一些实施例中，第一信号线层包括多个电压供应线Vdd、节点连接线Cln、第一连接线Cl1、第二连接线Cl2、中继电极RE、数据连接垫DCP、多个第三复位信号线Vintv。节点连接线Cln将各个像素驱动电路中的第一电容器电极Ce1和第三晶体管T3的源极连接在一起。第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))和相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。多个第三复位信号线Vintv中的各个第三复位信号线将多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。数据连接垫DCP将多个数据线中的各个数据线和相应像素驱动电路中的第二晶体管T2的源极连接在一起。第二连接线Cl2将各个像素驱动电路中的第七晶体管T7的漏极和驱动晶体管Td的漏极连接在一起。
中继电极RE将各个像素驱动电路中的第五晶体管T5的源极S5连接到相应像素驱动电路中的阳极接触垫，该阳极接触垫又连接到相应子像素中的阳极。
参照图2C、图2D、图5A以及图5F，在一些实施例中，第二信号线层包括多个数据线DL以及阳极接触垫ACP。阳极接触垫ACP通过中继电极电连接到各个像素驱动电路中的第五晶体管T5的源极。阳极接触垫ACP电连接到相应子像素中的阳极。
参照图5G与图5H，示出了多个轻掺杂漏暴露区LDDE。参照图5B与图5H，图5H示出了多个轻掺杂漏区LDD。多个轻掺杂漏区LDD形成在双栅晶体管中，例如第一晶体管T1与第三晶体管T3。在双栅晶体管的每个沟道部分，在各个沟道部分的两侧形成两个轻掺杂漏区，并且多个轻掺杂漏区LDD不经受p+掺杂。多个轻掺杂漏区LDD的电阻与漏极和源极的其余部分的电阻相比相对较高。通过具有多个轻掺杂漏区LDD，可以有效消除双栅晶体管中的漏电流问题，改善了阵列基板中的低频闪烁。
参照图2C、图2D、图5A、图5E以及图6A，在一些实施例中，除了不存在第二电容器电极Ce2的部分的开孔区域H外，第二电容器电极Ce2在衬底基板BS上的正投影完全覆盖并超出第一电容器电极Ce1在衬底基板BS上的正投影。在一些实施例中，第一信号线层包括位于层间介质层ILD的远离第二电容器电极Ce2一侧的节点连接线Cln。节点连接线Cln与多个电压供应线Vdd位于同一层中。可选地，阵列基板还包括位于开孔区域H中且贯穿层间介质层ILD和绝缘层IN延伸的第一过孔v1。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅绝缘层GI的远离衬底基板BS的一侧。可选地，阵列基板还包括第一过孔v1和第二过孔v2。第一过孔v1位于开孔区域H中，并贯穿层间介质层ILD和绝缘层IN延伸。第二过孔v2贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1，并且连接节点连接线Cln通过第二过孔v2连接到半导体材料层SML。可选地，节点连接线Cln连接到第三晶体管的源极S3，如图6A所示。
参照图2C、图2D、图5A至图5H和图6A，在一些实施例中，防干扰块IPB与第二电容器电极Ce2位于同一层中。多个电压供应线Vdd中的各个电压供应线通过第三过孔v3连接到防干扰块IPB。可选地，第三过孔v3贯穿层间介质层ILD延伸。可选地，防干扰块IPB在衬底基板BS上的正投影与多个电压供应线Vdd中的相应电压供应线在衬底基板BS上的正投影部分地重叠。可选地，防干扰块IPB在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分地重叠。
参照图5A至图5H和图6B，多个第三复位信号线Vintv中的各个第三复位信号线将多个第二复位信号线中相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。
多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)被配置为通过多个第三复位信号线Vintv中的相应第三复位信号线向相应像素驱动电路中的第一晶体管T1的源极S1提供复位信号。可选地，相应第三复位信号线通过贯穿层间介质层ILD延伸的第四过孔v4连接到本级的相应第二复位信号线Vint2N。可选地，相应第三复位信号线通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第五过孔v5连接到相应像素驱动电路中的第一晶体管T1的源极S1。
参照图5A至图5H以及图6C，第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))和相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。
多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))被配置为通过第一连接线Cl1向相应像素驱动电路中的第六晶体管T6的源极S6提供复位信号。可选地，第一连接线Cl1通过贯穿层间介质层ILD延伸的第六过孔v6连接到下一相邻级的相应第一复位信号线Vint1(N+1)。可选地，第一连接线Cl1通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第七过孔v7连接到相应像素驱动电路中的第六晶体管T6的源极S6。
图7A是根据本公开的一些实施例中的阵列基板的结构示意图。图7B是图7A所示的阵列基板中的半导体材料层的结构示意图。图7C是图7A所示的阵列基板中的第一导电层的结构示意图。图7D是图7A所示的阵列基板中的第二导电层的结构示意图。图7E是图7A所示的阵列基板中的第一信号线层的结构示意图。图7F是图7A所示的阵列基板中的第二信号线层的结构示意图。图7G是示出了在图7A所示的阵列基板的制造过程中的轻掺杂漏(LDD)暴露区的示意图。图7H示出了图5A中所示的阵列基板中的轻掺杂漏(LDD)暴露区和半导体材料层的叠加。图8A是沿图7A中的G-G’线的截面图。图8B是沿图7A中的H-H’线的截面图。图8C是沿图7A中的I-I’线的截面图。
参照图2E、图2F、图7A及图7B，各个像素驱动电路标注有如下的附图标记：该附图标记指示对应于各个像素驱动电路中的多个晶体管的区域，该多个晶体管包括包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7及驱动晶体管Td。各个像素驱动电路还标注有指示像素驱动电路中的多个晶体管中的每个晶体管的组件的附图标记。例如，第一晶体管T1包括有源层ACT1、源极S1和漏极D1。第二晶体管T2包括有源层ACT2、源极S2和漏极D2。第三晶体管T3包括有源层ACT3、源极S3和漏极D3。第四晶体管T4包括有源层ACT4、源极S4和漏极D4。第五晶体管T5包括有源层ACT5、源极S5和漏极D5。第六晶体管T6包括有源层ACT6、源极S6和漏极D6。第七晶体管T7包括有源层ACT7、源极S7和漏极D7。驱动晶体管Td包括有源层ACTd、源极Sd和漏极Dd。在一个示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)是整体结构的部分。在另一示例中，各个像素驱动电路中的晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)、源极(S1、S2、S3、S4、S5、S6、S7和Sd)和漏极(D1、D2、D3、D4、D5、D6、D7和Dd)是整体结构的部分。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)位于同一层中。在另一示例中，晶体管(T1、T2、T3、T4、T5、T6、T7和Td)的有源层(ACT1、ACT2、ACT3、ACT4、ACT5、ACT6、ACT7和ACTd)、源极(S1、S2、S3、S4、S5、S6、S7和Sd)和漏极(D1、D2、D3、D4、D5、D6、D7和Dd)位于同一层中。
参照图2E、图2F、图7A与图7C，在一些实施例中，第一导电层包括多个栅线GL、多个复位控制信号线(包括本级的相应复位控制信号线rstN和下一级的复位控制信号线rst(N+1))、多个第二复位控制信号线(包括本级的相应第二复位控制信号线rst2N和下一级的第二复位控制信号线rst2(N+1))、多个发光控制信号线em和存储电容器Cst的第一电容器电极Ce1。
在一些实施例中，在各个像素驱动电路中，多个复位控制信号线中的相应复位控制信号线包括主干部分TP和分支部分BP，其中，主干部分TP沿相应复位控制信号线的延伸方向延伸，分支部分BP远离主干部分TP突出，例如沿着从多个复位控制信号线中的本级的相应复位控制信号线rstN向本级的相应栅线的方向突出。
在一些实施例中，分支部分BP包括第七晶体管T7的栅极。在一些实施例中，分支部分BP在衬底基板BS上的正投影与第七晶体管T7的有源层ACT7在衬底基板BS上的正投影重叠。
参照图2E、图2F、图7A与图7D，在一些实施例中，第二导电层包括多个第一复位信号线(包括本级的相应第一复位信号线Vint1N和下一相邻级的相应第一复位信号线Vinit1(N+1))、多个第二复位信号线(包括本级的相应第二复位信号线Vint2N和下一相邻级的相应第二复位信号线Vinit2(N+1))、防干扰块IPB与存储电容器Cst的第二电容器电极Ce2。本公开的防干扰块IPB可有效降低串扰，尤其是相邻像素驱动电路的N1节点之间的垂直串扰。
参照图2E、图2F、图7A及图7E，在一些实施例中，第一信号线层包括多个电压供应线Vdd、节点连接线Cln、第一连接线Cl1、第二连接线Cl2、中继电极RE、数据连接垫DCP、多个第三复位信号线Vintv。节点连接线Cln将相应像素驱动电路中的第一电容器电极Ce1和第三晶体管T3的源极连接在一起。第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))和相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。多个第三复位信号线Vintv中的相应第三复位信号线将多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。数据连接垫DCP将多个数据线中的相应数据线和相应像素驱动电路中的第二晶体管T2的源极连接在一起。第二连接线Cl2将各个像素驱动电路中的第七晶体管T7的漏极和驱动晶体管Td的漏极连接在一起。
中继电极RE将各个像素驱动电路中的第五晶体管T5的源极S5连接到相应像素驱动电路中的阳极接触垫，该阳极接触垫又连接到相应子像素中的阳极。
参照图2E、图2F、图7A以及图7F，在一些实施例中，第二信号线层包括多个数据线DL以及阳极接触垫ACP。阳极接触垫ACP通过中继电极电连接到各个像素驱动电路中的第五晶体管T5的源极。阳极接触垫ACP电连接到相应子像素中的阳极。
参照图7G与图7H，示出了多个轻掺杂漏暴露区LDDE。参照图7B与图7H，图7H示出了多个轻掺杂漏区LDD。多个轻掺杂漏区LDD形成在双栅晶体管中，例如第一晶体管T1与第三晶体管T3。在双栅晶体管的每个沟道部分，在各个沟道部分的两侧形成两个轻掺杂漏区，并且多个轻掺杂漏区LDD不经受p+掺杂。多个轻掺杂漏区LDD的电阻与漏极和源极的其余部分的电阻相比相对较高。通过具有多个轻掺杂漏区LDD，可有效消除双栅晶体管中的漏电流问题，改善了阵列基板中的低频闪烁。
在一些实施例中，第七晶体管T7中还形成有两个轻掺杂漏区LDD。在第七晶体管T7中，在沟道部分的两侧形成两个轻掺杂漏区，且多个轻掺杂漏区LDD不经受p+掺杂。多个轻掺杂漏区LDD的电阻与漏极和源极的其余部分的电阻相比相对较高。通过具有多个轻掺杂漏区LDD，可有效避免第七晶体管T7中的漏电流问题，改善了阵列基板的低频闪烁。
参照图2E、图2F、图7A、图7E以及图8A，在一些实施例中，除了不存在第二电容器电极Ce2的部分的开孔区域H外，第二电容器电极Ce2在衬底基板BS上的正投影完全覆盖并超出第一电容器电极Ce1在衬底基板BS上的正投影。在一些实施例中，第一信号线层包括位于层间介质层ILD的远离第二电容器电极Ce2一侧的节点连接线Cln。节点连接线Cln与多个电压供应线Vdd位于同一层中。可选地，阵列基板还包括位于开孔区域H中且贯穿层间介质层ILD和绝缘层IN延伸的第一过孔v1。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1。在一些实施例中，第一电容器电极Ce1位于栅绝缘层GI的远离衬底基板BS的一侧。可选地，阵列基板还包括第一过孔v1和第二过孔v2。第一过孔v1位于开孔区域H中，并贯穿层间介质层ILD和绝缘层IN延伸。第二过孔v2贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸。可选地，节点连接线Cln通过第一过孔v1连接到第一电容器电极Ce1，并且节点连接线Cln通过第二过孔v2连接到半导体材料层SML。可选地，节点连接线Cln连接到第三晶体管的源极S3，如图8A所示。
参照图2E、图2F、图7A至图7H和图8A，在一些实施例中，防干扰块IPB与第二电容器电极Ce2位于同一层中。多个电压供应线Vdd中的各个电压供应线通过第三过孔v3连接到防干扰块IPB。可选地，第三过孔v3贯穿层间介质层ILD延伸。可选地，防干扰块IPB在衬底基板BS上的正投影与多个电压供应线Vdd中的相应电压供应线在衬底基板BS上的正投影部分地重叠。可选地，防干扰块IPB在衬底基板BS上的正投影与第三晶体管T3的有源层ACT3在衬底基板BS上的正投影至少部分地重叠。
参照图7A至图7H和图8B，多个第三复位信号线Vintv中的各个第三复位信号线将多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)和相应像素驱动电路中的第一晶体管T1的源极S1连接在一起。
多个第二复位信号线中的相应第二复位信号线(例如，本级的相应第二复位信号线Vint2N)被配置为通过多个第三复位信号线Vintv中的相应第三复位信号线向相应像素驱动电路中的第一晶体管T1的源极S1提供复位信号。可选地，相应第三复位信号线通过贯穿层间介质层ILD延伸的第四过孔v4连接到本级的相应第二复位信号线Vint2N。可选地，相应第三复位信号线通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第五过孔v5连接到相应像素驱动电路中的第一晶体管T1的源极S1。
参照图7A至图7H以及图8C，第一连接线Cl1将多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))与相应像素驱动电路中的第六晶体管T6的源极S6连接在一起。
多个第一复位信号线中的相应第一复位信号线(例如，下一相邻级的相应第一复位信号线Vint1(N+1))被配置为通过第一连接线Cl1向相应像素驱动电路中的第六晶体管T6的源极S6提供复位信号。可选地，第一连接线Cl1通过贯穿层间介质层ILD延伸的第六过孔v6连接到下一相邻级的相应第一复位信号线Vint1(N+1)。可选地，第一连接线Cl1通过贯穿层间介质层ILD、绝缘层IN和栅绝缘层GI延伸的第七过孔v7连接到相应像素驱动电路中的第六晶体管T6的源极S6。
本公开的发明人发现，令人惊讶且出乎意料地，阵列基板的精细结构导致显著降低的残像和低频闪烁。参照图2A至图2F、图3A、图5A及图7A，在一些实施例中，阵列基板包括被配置为提供多个第一复位信号的多个第一复位信号线和被配置为提供多个第二复位信号的多个第二复位信号线。各个像素驱动电路中的N1节点和N4节点分别由相应第一复位信号和相应第二复位信号初始化。N1节点和N4节点的复位(初始化)电压电平可彼此不同，以适应N1节点和N4节点处的不同情况。可选地，N1节点为连接到驱动晶体管Td的栅极和存储电容器Cst的第一电容器电极Ce1的节点。可选地，N1节点还连接到复位晶体管(例如，第一晶体管T1)的漏极。可选地，N1节点还连接到补偿晶体管(例如，第三晶体管T3)的源极。可选地，N4节点是连接到发光控制晶体管(例如，第五晶体管T5)的漏极并且直接或通过一个或多个阳极连接垫连接到相应发光元件的阳极的节点。可选地，N4节点还连接到复位晶体管(例如，第六晶体管T6)的漏极。
图9A示出了图3A所示的阵列基板中的第二导电层与第一信号线层的结构。图9B示出了图5A所示的阵列基板中的第二导电层和第一信号线层的结构。图9C示出了图7A所示的阵列基板中的第二导电层和第一信号线层的结构。参照图3A至图3C以及图9A至图9C，在一些实施例中，阵列基板包括多个第一复位信号线(例如，Vint1N以及Vint1(N+1))以及多个第一连接线(例如，Cl1)。各个第一复位信号线连接到一行第一连接线，该一行第一连接线又分别连接到一行子像素中的第六晶体管的源极。多个第一复位信号线被配置为向阵列基板中的第六晶体管的源极提供多个第一复位信号。
在一些实施例中，阵列基板还包括复位信号供应网络。参照图3A到图3C，以及图9A到图9C，在一些实施例中，复位信号供应网络包括分别沿第一方向DR1(例如，行方向)延伸的多个第二复位信号线(例如，Vint2N和Vint2(N+1))和分别沿第二方向DR2(例如，列方向)延伸的多个第三复位信号线Vintv。各个第二复位信号线连接到多个第三复位信号线Vintv中的一个或多个(例如，多个，或可选地，全部)第三复位信号线。各个第三复位信号线连接到多个第二复位信号线中的一个或多个(例如，多个，或可选地全部)第二复位信号。多个第二复位信号线分别与多个第三复位信号线Vintv交叉。可选地，多个第二复位信号线位于第二导电层中，而多个第三复位信号线Vintv位于第一信号线层中。
通过具有包括多个第二复位信号线和多个第三复位信号线Vintv的互连的复位信号供应网络，N1节点处的初始化可被加速，从而消除了复位信号线中的加载问题。在具有第七晶体管T7的像素驱动电路(例如，图2C至图2F所示的像素驱动电路)中，N1节点和N3节点处的初始化可通过具有包括多个第二复位信号线和多个第三复位信号线Vintv的互连的复位信号供应网络来加速。
参照图9A，在一些实施例中，多个第三复位信号线Vintv中的各个第三复位信号线包括主线ML和支线BR，其中，主线ML具有沿着第二方向DR2的整体延伸方向，支线BR连接到主线ML且远离主线ML延伸。可选地，支线BR沿着基本上平行于第一方向DR1的方向延伸。如本文所使用的，术语“基本上平行”是指角度在0度至约30度的范围内，例如0度至约5度、0度至约10度、0度至约15度、0度至约20度、0度至约25度、0度至约30度。
参照图3A至图3H以及图9A，支线BR在衬底基板上的正投影与第一导电层中的任一信号线在衬底基板上的正投影不重叠，与第二导电层中的任一信号线在衬底基板上的正投影不重叠，以及与第二信号线层中的任一信号线在衬底基板上的正投影不重叠。支线BR在衬底基板上的正投影位于相应复位控制信号线rstN在衬底基板上的正投影与防干扰块IPB在衬底基板上的正投影之间，以及位于于主线ML在衬底基板上的正投影与多个电压供应线Vdd中的相应电压供应线在衬底基板上的正投影之间。
参照图5A至图5H及图9B，在一些实施例中，多个第三复位信号线Vintv中的各个第三复位信号线包括沿基本上平行于第一方向DR1的方向延伸的第一部分P1及沿基本上平行于第二方向DR2的方向延伸的第二部分P2。可选地，第一部分P1在衬底基板上的正投影与本级的相应第二复位信号线Vint2N在衬底基板上的正投影至少部分地重叠。可选地，第二部分P2在衬底基板上的正投影与多个栅线GL中的相应栅线的栅突出部GP在衬底基板上的正投影至少部分地重叠。
参照图7A至图7H及图9C，在一些实施例中，多个第三复位信号线Vintv中的各个第三复位信号线包括沿基本上平行于第一方向DR1的方向延伸的第三部分P3及沿基本上平行于第二方向DR2的方向延伸的第四部分P4。可选地，第三部分P3在衬底基板上的正投影与本级的相应第二复位信号线Vint2N在衬底基板上的正投影以及多个复位控制信号线中的本级的相应复位控制信号线rstN在衬底基板上的正投影至少部分地重叠。可选地，第四部分P4在衬底基板上的正投影与多个栅线GL中的相应栅线的栅突出部GP在衬底基板上的正投影至少部分地重叠。
本公开的发明人还发现，令人惊讶且出乎意料地，通过将独立受控的复位信号线与像素驱动电路的选定晶体管中包含轻掺杂漏区结合，可实现协同效应，以减少阵列基板中的残像和低频闪烁。
参照图2A至图2F、图3A至图3H、图5A至图5H以及图7A至图7H，在一些实施例中，至少一个晶体管包括源极、漏极以及具有沟道部分的有源层。可选地，有源层还包括位于沟道部分和源极之间的第一轻掺杂漏区，或者位于沟道部分和漏极之间的第二轻掺杂漏区中的至少一者。可选地，有源层包括位于沟道部分和源极之间的第一轻掺杂漏区，和位于沟道部分和漏极之间的第二轻掺杂漏区。
在一些实施例中，具有轻掺杂漏区的至少一个晶体管是复位晶体管(例如，第一晶体管T1、第七晶体管T7)。
在一些实施例中，具有轻掺杂漏区的至少一个复位晶体管是其漏极连接到N1节点的复位晶体管(例如，第一晶体管T1)。可选地，N1节点为连接到驱动晶体管Td的栅极以及存储电容器Cst的第一电容器电极Ce1的节点。
在一些实施例中，具有轻掺杂漏区的至少一个复位晶体管是其漏极连接到N3节点的复位晶体管(例如，第七晶体管T7)。可选地，N3节点是连接到驱动晶体管Td的漏极和发光控制晶体管(例如，第五晶体管T5)的源极的节点。
在一些实施例中，具有轻掺杂漏区的至少一个复位晶体管是补偿晶体管(例如，第三晶体管T3)，其被配置为向驱动晶体管的栅极提供补偿电压信号。
在一些实施例中，补偿晶体管是其源极连接到N1节点并且其漏极连接到N3节点的晶体管。可选地，补偿晶体管的栅极连接到多个栅线GL中的相应栅线。
在一些实施例中，至少一个晶体管是双栅晶体管。双栅晶体管的有源层包括通过第三部分彼此间隔开的第一沟道部分和第二沟道部分。可选地，有源层还包括位于沟道部分和源极之间的第一轻掺杂漏区、位于沟道部分和漏极之间的第二轻掺杂漏区、位于第一沟道部分和第三部分之间的第三轻掺杂漏区或位于第二沟道部分和第三部分之间的第四轻掺杂漏区中的至少一者。可选地，双栅晶体管包括位于第一沟道部分和源极之间的第一轻掺杂漏区，以及位于第二沟道部分和漏极之间的第二轻掺杂漏区。可选地，双栅晶体管还包括位于第一沟道部分和源极之间的第一轻掺杂漏区、位于第二沟道部分和漏极之间的第二轻掺杂漏区、位于第一沟道部分和第三部分之间的第三轻掺杂漏区以及位于第二沟道部分和第三部分之间的第四轻掺杂漏区。
在一些实施例中，至少一个晶体管是单栅晶体管。
图10A至图10E示出了根据本公开的一些实施例中的阵列基板中的形成轻掺杂漏区的过程。参照图10A，在衬底基板BS上形成第一半导体材料层SML1，在第一半导体材料层SML1的远离衬底基板BS一侧形成栅绝缘层GI，在栅绝缘层GI的远离第一半导体材料层SML1一侧形成栅极G，以及在栅极G和栅绝缘层GI的远离衬底基板BS一侧形成第一光刻胶层PR1。使用掩模板MK曝光第一光刻胶层PR1。掩模板MK在衬底基板BS上的正投影覆盖栅极G在衬底基板BS上的正投影并超出一余量。该余量与阵列基板中待形成的轻掺杂漏区相当。
参照图10B，在曝光之后，对第一光刻胶层PR1显影以形成第二光刻胶层PR2。参照图10C，基板经受第一掺杂工艺，例如重掺杂工艺。在一个示例中，第一掺杂工艺为P+掺杂工艺。第一掺杂工艺将第一半导体材料层SML1转换为第一重掺杂漏区HDD1、第二重掺杂漏区HDD2和位于第一重掺杂漏区HDD1和第二重掺杂漏区HDD2之间的第二半导体材料层SML2。由于第二光刻胶层PR2和栅极G的存在，第二半导体材料层SML2不经受第一掺杂。第一重掺杂漏区HDD1和第二重掺杂漏区HDD2被重掺杂。
参照图10D，在第一掺杂工艺之后，去除第二光刻胶层PR2。
参照图10E，然后使基板经受第二掺杂工艺，例如轻掺杂工艺。第二掺杂工艺将第二半导体材料层SML2转换为沟道部分CH、第一轻掺杂漏区LDD1和第二轻掺杂漏区LDD2。由于存在作为掩模的栅极G，所以沟道部分CH不经受第二掺杂。第一轻掺杂漏区LDD1和第二轻掺杂漏区LDD2被轻掺杂。
在一些实施例中，重掺杂漏区HDD1和HDD2的掺杂浓度在4.5×1015离子/cm3到6×1015离子/cm3(例如，4.5×1015离子/cm3到5.0×1015离子/cm3、5.0×1015离子/cm3到5.5×1015离子/cm3、或5.5×1015离子/cm3到6.0×1015离子/cm3)的范围内，并且轻掺杂漏区LDD1和LDD2的掺杂浓度在5×1012离子/cm3到4.5×1015离子/cm3(例如，5.0×1012离子/cm3到5.0×1013离子/cm3、5.0×1013离子/cm3到5.0×1014离子/cm3、或5.0×1014离子/cm3到4.5×1015离子/cm3)的范围内。可选地，重掺杂漏区HDD1和HDD2中的掺杂浓度大于或等于轻掺杂漏区LDD1和LDD2中的掺杂浓度的100倍。
在一些实施例中，具有轻掺杂漏区LDD1与LDD2的晶体管(例如第一晶体管T1、第三晶体管T3或第七晶体管T7)的截止电流Ioff小于不具有轻掺杂漏区的晶体管(第二晶体管T2、第四晶体管T4、第五晶体管T5或第六晶体管T6)的截止电流Ioff。在一个示例中，具有轻掺杂漏区LDD1和LDD2的晶体管的截止电流Ioff等于或小于不具有轻掺杂漏区的晶体管的截止电流Ioff的1/10。
在一些实施例中，沟道部分CH的导电类型是N型，轻掺杂漏区LDD1和LDD2的导电类型是P型，重掺杂漏区HDD1和HDD2的导电类型是P型。
本公开的发明人还发现，通过包括附加复位晶体管(例如，第七晶体管T7)，可以实现进一步的协同效应，以减少阵列基板中的残像和低频闪烁。附加复位晶体管是连接到N3节点的复位晶体管。具有附加晶体管确保了在数据写入阶段之前所有子像素的第三节点处的电压电平是均一的，从而增强了阵列基板中的显示均一性。
在一些实施例中，参照图5A到图5H以及图7A到图7H，防干扰块IPB包括第一防干扰部分IPBP1、第二防干扰部分IPBP2、第三防干扰部分IPBP3或第四防干扰部分IPBP4中的至少一者。可选地，第一防干扰部分IPBP1在衬底基板上的正投影位于第三晶体管T3的栅极在衬底基板上的正投影与第七晶体管T7的栅极在衬底基板上的正投影之间。可选地，第一防干扰部分IPBP1在衬底基板上的正投影将第三晶体管T3的栅极在衬底基板上的正投影与第七晶体管T7的栅极在衬底基板上的正投影间隔开。可选地，第一防干扰部分IPBP1沿着基本上平行于第一方向DR1的方向延伸。
在一些实施例中，第二防干扰部分IPBP2连接到第一防干扰部分IPBP1的第一端E1，并远离第一端E1延伸。可选地，第二防干扰部分IPBP2沿着基本上平行于第二方向DR2的方向远离第一防干扰部分IPBP1延伸。可选地，第二防干扰部分IPBP2在衬底基板上的正投影与第三晶体管T3的有源层的第三部分在衬底基板上的正投影至少部分地重叠。第三部分位于第三晶体管T3的有源层的第一沟道部分和第二沟道部分之间。通过具有第二防干扰部分IPBP2，可以稳定第三部分中的电压电平。
在一些实施例中，第三防干扰部分IPBP3和第四防干扰部分IPBP4分别连接到第一防干扰部分IPBP1的第二端E2。第二端E2与第一端E1相对。第三防干扰部分IPBP3和第四防干扰部分IPBP4分别沿着相反的方向远离第一防干扰部分IPBP1延伸，例如，相反的两个方向都基本上平行于第二方向DR2。可选地，第三防干扰部分IPBP3远离第一防干扰部分IPBP1向本级的相应第二复位信号线Vint2N延伸。可选地，第四防干扰部分IPBP4远离第一防干扰部分IPBP1向存储电容器Cst的第二电容器电极Ce2延伸。可选地，第三防干扰部分IPBP3和第四防干扰部分IPBP4在衬底基板上的正投影与N1节点在衬底基板上的正投影至少部分地重叠。第三防干扰部分IPBP3和第四防干扰部分IPBP4与N1节点形成寄生电容，有效地减少了串扰，特别是相邻像素驱动电路的N1节点之间的垂直串扰。
另一方面，本发明提供了一种显示装置，包括本文所述的阵列基板或通过本文所述的方法制造的阵列基板，以及连接到阵列基板的一个或多个集成电路。适当的显示装置的示例包括但不限于电子纸、移动电话、平板计算机、电视、监视器、笔记本计算机、数字相册、GPS等。可选地，显示装置为有机发光二极管显示装置。可选地，显示装置为微型发光二极管显示装置。可选地，所述显示装置是迷你发光二极管显示装置。
另一方面，本公开提供了一种制造阵列基板的方法。在一些实施例中，该方法包括：形成被配置为提供多个第一复位信号的多个第一复位信号线，形成被配置为提供多个第二复位信号的多个第二复位信号线，形成多个第三复位信号线，以及形成多个第一连接线。可选地，多个第一复位信号线中的各个第一复位信号线连接到多个第一连接线中的一行第一连接线，该一行第一连接线又分别连接到子像素行中的第一复位晶体管的源极。可选地，多个第二复位信号线和多个第三复位信号线形成互连的复位信号供应网络。可选地，多个第二复位信号线中的各个第二复位信号线连接到多个第三复位信号线中的一个或多个第三复位信号线。可选地，多个第三复位信号线中的各个第三复位信号线连接到多个第二复位信号线中的一个或多个第二复位信号线。可选地，多个第二复位信号线分别与多个第三复位信号线交叉。可选地，各个第三复位信号线连接到一列子像素中的多个第二复位晶体管的源极。
为了说明和描述的目的，已经给出了本发明的实施例的上述描述。其不是穷举的，也不是要将本发明限制为所公开的精确形式或示例性实施例。因此，前面的描述应当被认为是说明性的而不是限制性的。显然，许多修改和变化对于本领域技术人员将是显而易见的。选择和描述实施例是为了解释本发明的原理及其最佳模式实际应用，从而使得本领域技术人员能够理解本发明的各种实施例以及适合于所考虑的特定使用或实现的各种修改。本发明的范围旨在由所附权利要求及其等价物来限定，其中除非另有说明，否则所有术语都意味着其最广泛的合理意义。因此，术语“本发明(the invention、the presentinvention)”等不一定将权利要求范围限制为特定实施例，并且对本发明的示例性实施例的引用不意味着对本发明的限制，并且不应推断出这样的限制。本发明仅由所附权利要求的精神和范围来限定。此外，这些权利要求可能涉及使用“第一”、“第二”等，随后是名词或元素。这些术语应当被理解为命名法，并且不应当被解释为对由这些命名法所修改的元件的数量进行限制，除非已经给出了特定的数量。所描述的任何优点和益处可能不适用于本发明的所有实施例。应当理解的是，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域技术人员可以对所描述的实施例进行改变。此外，本公开中的元件和组件都不是要贡献给公众，无论该元件或组件是否在所附权利要求中明确叙述。

Claims (20)

1.一种阵列基板，包括被配置为提供多个第一复位信号的多个第一复位信号线、被配置为提供多个第二复位信号的多个第二复位信号线、多个第三复位信号线和多个第一连接线；
其中，所述多个第一复位信号线中的各个第一复位信号线连接到所述多个第一连接线中的一行第一连接线，所述一行第一连接线又分别连接到一行子像素中的多个第一复位晶体管的源极；
所述多个第二复位信号线和所述多个第三复位信号线形成互连的复位信号供应网络；
所述多个第二复位信号线中的各个第二复位信号线连接到所述多个第三复位信号线中的一个或多个第三复位信号线；
所述多个第三复位信号线中的各个第三复位信号线连接到所述多个第二复位信号线中的一个或多个第二复位信号线；
所述多个第二复位信号线分别与所述多个第三复位信号线交叉；以及
所述各个第三复位信号线连接到一列子像素中的多个第二复位晶体管的源极。
2.根据权利要求1所述的阵列基板，其中，所述第一复位信号和所述第二复位信号的电压电平彼此不同。
3.根据权利要求1所述的阵列基板，包括被配置为驱动多个子像素发光的多个像素驱动电路；
其中，所述多个像素驱动电路中的各个像素驱动电路包括连接到驱动晶体管的栅极的N1节点和连接到发光控制晶体管的漏极的N4节点；以及
所述N1节点和所述N4节点处的复位电压电平彼此不同。
4.根据权利要求1所述的阵列基板，包括被配置为驱动多个子像素发光的多个像素驱动电路；
其中，所述多个第一复位信号线、所述多个第二复位信号线位于第二导电层中，所述第二导电层包括所述多个像素驱动电路的存储电容器的第二电容器电极；以及
所述多个第三复位信号线和所述多个第一连接线位于第一信号线层中，所述第一信号线层包括多个电压供应线。
5.根据权利要求1至4中任一项所述的阵列基板，其中，所述多个第三复位信号线中的各个第三复位信号线包括主线和支线，所述主线具有沿着第二方向的总体延伸方向，所述支线连接到所述主线并远离所述主线延伸；以及
所述支线沿着实质上平行于第一方向的方向延伸。
6.根据权利要求5所述的阵列基板，其中，所述支线在衬底基板上的正投影位于多个复位控制信号线中的各个复位控制信号线在所述衬底基板上的正投影与防干扰块在所述衬底基板上的正投影之间，并且位于所述主线在所述衬底基板上的正投影与多个电压供应线中的相应电压供应线在所述衬底基板上的正投影之间。
7.根据权利要求5所述的阵列基板，其中，所述支线在衬底基板上的正投影与第一导电层中的任何信号线在所述衬底基板上的正投影不重叠，与第二导电层中的任何信号线在所述衬底基板上的正投影不重叠，并且与第二信号线层中的任何信号线在所述衬底基板上的正投影不重叠。
8.根据权利要求1所述的阵列基板，其中，所述多个第三复位信号线中的各个第三复位信号线包括沿着实质上平行于第一方向的方向延伸的第一部分和沿着实质上平行于第二方向的方向延伸的第二部分；
所述第一部分在衬底基板上的正投影与本级的相应第二复位信号线在所述衬底基板上的正投影至少部分地重叠；以及
所述第二部分在所述衬底基板上的正投影与多个栅线中的相应栅线的栅突出部在所述衬底基板上的正投影至少部分地重叠。
9.根据权利要求1所述的阵列基板，其中，所述多个第三复位信号线中的各个第三复位信号线包括沿着实质上平行于第一方向的方向延伸的第三部分和沿着实质上平行于第二方向的方向延伸的第四部分；
所述第三部分在衬底基板上的正投影与所述多个第二复位信号中的本级的相应第二复位信号线在所述衬底基板上的正投影至少部分地重叠，并且与多个复位控制信号线中的本级的相应复位控制信号线在所述衬底基板上的正投影至少部分地重叠；以及
所述第四部分在所述衬底基板上的正投影与多个栅线中的相应栅线的栅突出部在所述衬底基板上的正投影至少部分地重叠。
10.根据权利要求1至9中任一项所述的阵列基板，包括被配置为驱动多个子像素发光的多个像素驱动电路；
其中，所述多个像素驱动电路中的各个像素驱动电路包括至少一个晶体管，所述至少一个晶体管包括源极、漏极和具有沟道部分的有源层；以及
所述有源层还包括位于所述沟道部分和所述源极之间的第一轻掺杂漏区或位于所述沟道部分和所述漏极之间的第二轻掺杂漏区中的至少一者。
11.根据权利要求10所述的阵列基板，其中，具有轻掺杂漏区的所述至少一个晶体管是复位晶体管。
12.根据权利要求10所述的阵列基板，其中，具有轻掺杂漏区的所述至少一个晶体管是其漏极连接到N1节点的复位晶体管；以及
所述N1节点是连接到驱动晶体管的栅极并连接到存储电容器的第一电容器电极的节点。
13.根据权利要求10所述的阵列基板，其中，具有轻掺杂漏区的所述至少一个晶体管是其漏极连接到N3节点的复位晶体管；以及
所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。
14.根据权利要求10所述的阵列基板，其中，具有轻掺杂漏区的所述至少一个晶体管是被配置为向驱动晶体管的栅极提供补偿电压信号的补偿晶体管；
所述补偿晶体管的源极连接到N1节点；
所述补偿晶体管的漏极连接到N3节点；
所述N1节点是连接到驱动晶体管的栅极并连接到存储电容器的第一电容器电极的节点；以及
所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。
15.根据权利要求10所述的阵列基板，其中，具有轻掺杂漏区的所述至少一个晶体管是双栅晶体管。
16.根据权利要求1至15中任一项所述的阵列基板，包括被配置为驱动多个子像素发光的多个像素驱动电路；
其中，所述多个像素驱动电路中的各个像素驱动电路包括第三复位晶体管；
所述第三复位晶体管的漏极连接到N3节点；以及
所述N3节点是连接到驱动晶体管的漏极和发光控制晶体管的源极的节点。
17.根据权利要求1至16中任一项所述的阵列基板，包括被配置为驱动多个子像素发光的多个像素驱动电路；
其中，所述多个像素驱动电路中的各个像素驱动电路包括防干扰块；
所述防干扰块包括第一防干扰部分、第二防干扰部分、第三防干扰部分或第四防干扰部分中的至少一者；
所述第一防干扰部分在所述衬底基板上的正投影位于补偿晶体管的栅极在所述衬底基板上的正投影与第三复位晶体管的栅极在所述衬底基板上的正投影之间；以及
所述第一防干扰部分在所述衬底基板上的所述正投影将所述补偿晶体管的所述栅极在所述衬底基板上的所述正投影与所述第三复位晶体管的所述栅极在所述衬底基板上的所述正投影间隔开。
18.根据权利要求17所述的阵列基板，其中，所述第二防干扰部分连接到所述第一防干扰部分的第一端并远离所述第一防干扰部分的所述第一端延伸；
所述第二防干扰部分沿实质上平行于第二方向的方向远离所述第一防干扰部分延伸；
所述第二防干扰部分在所述衬底基板上的正投影与所述补偿晶体管的有源层的第三部分在所述衬底基板上的正投影至少部分地重叠；以及
所述第三部分位于所述补偿晶体管的所述有源层的第一沟道部分和第二沟道部分之间。
19.根据权利要求18所述的阵列基板，其中，所述第三防干扰部分和所述第四防干扰部分分别连接到所述第一防干扰部分的第二端；
所述第二端与所述第一端相对；
所述第三防干扰部分和所述第四防干扰部分别沿相反方向远离所述第一防干扰部分延伸；
所述相反方向都实质上平行于第二方向；
所述第三防干扰部分远离所述第一防干扰部分向所述多个第二复位信号线中的本级的相应第二复位信号线延伸；
所述第四防干扰部分远离所述第一防干扰部分向存储电容器的第二电容器电极延伸；
所述第三防干扰部分和所述第四防干扰部分在所述衬底基板上的正投影与N1节点在所述衬底基板上的正投影至少部分地重叠；以及
所述N1节点是连接到驱动晶体管的栅极并连接到所述存储电容器的第一电容器电极的节点。
20.一种显示装置，包括根据权利要求1至19中任一项所述的阵列基板以及连接到所述阵列基板的集成电路。
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CN108878494B (zh) * 2018-06-29 2020-12-04 上海天马有机发光显示技术有限公司 有机发光显示面板和显示装置
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CN114335074A (zh) * 2021-04-23 2022-04-12 武汉天马微电子有限公司 显示面板及显示装置
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