CN111756341A - 接收器 - Google Patents

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Abstract

提供接收器。所述接收器包括：放大器，接收传输信号并放大传输信号与参考信号之间的第一电压差，以在第一节点和第二节点生成第一输出信号和第二输出信号。提供均衡器，所述均衡器连接到第一节点和第二节点并接收传输信号。均衡器基于传输信号的平均电压电平与参考信号之间的第二电压差来补偿第一输出信号与第二输出信号之间的共模偏移。

Description

接收器
本申请要求于2019年3月26日提交到韩国知识产权局的第10-2019-0034590号韩国专利申请的优先权，所述韩国专利申请的公开通过引用包含于此。
技术领域
在此公开的本发明构思的实施例涉及接收器，更具体地讲，涉及具有改善的共模偏移特性的接收器。
背景技术
在高速串行链路系统中，数据位可通过信道串行传输。在信号通过信道(诸如，同轴电缆或PCB迹线(trace))传输的情况下，信道的带宽会由于信道的负载、集肤效应和介电损耗而受到限制，并且信号的高频分量会在接收端被减弱。具体地讲，高速串行链路系统的可靠性会由于符号间干扰(ISI)而降低，符号间干扰是一个符号干扰后续符号的信号失真的形式。
接收器可包括用于补偿高频分量的损耗的均衡器。信道会减弱信号的高频分量，但是均衡器可增强或提升信号的高频分量。然而，由于均衡器不区分被ISI失真的信号的分量和被反射噪声失真的信号的分量等，所以信号的所有高频分量可被放大。
发明内容
本发明构思的实施例提供一种具有对共模偏移的内置补偿的接收器。
根据一个示例性实施例，一种接收器包括：放大器，接收传输信号并放大传输信号与参考信号之间的第一电压差，以分别在第一节点和第二节点生成第一输出信号和第二输出信号。还提供一种均衡器，所述均衡器连接到第一节点和第二节点并接收传输信号。均衡器被配置为：基于传输信号的平均电压电平与参考信号之间的第二电压差来补偿第一输出信号与第二输出信号之间的共模偏移。
根据另一示例性实施例，一种接收器包括：放大器，接收传输信号并放大传输信号与参考信号之间的电压差，以在第一节点和第二节点生成第一输出信号和第二输出信号。提供一种均衡器，所述均衡器连接到第一节点和第二节点，并分别基于第一输出信号和第二输出信号生成第一反馈信号和第二反馈信号。均衡器还被配置为基于第一反馈信号和第二反馈信号补偿第一输出信号与第二输出信号之间的共模偏移。
根据另一示例性实施例，一种接收器包括：第一晶体管，接收单端信号；第二晶体管，接收参考信号；第三晶体管，连接到第一晶体管所连接到的第一节点；以及第四晶体管，连接到第二晶体管所连接到的第二节点。第一晶体管和第二晶体管被配置为：放大单端信号与参考信号之间的第一电压差，以在第一节点和第二节点生成第一输出信号和第二输出信号；第三晶体管和第四晶体管被配置为：基于单端信号的平均电压电平与参考信号之间的第二电压差，补偿第一输出信号和第二输出信号之间的共模偏移。
根据本发明构思的另一实施例，提供一种具有主差分放大器和均衡器的接收器。主差分放大器具有分别响应第一输入信号和第二输入信号的第一输入端和第二输入端，以及第一输出端和第二输出端。均衡器电结合到所述第一输出端和所述第二输出端中的至少一个，并且至少响应第一输入信号。均衡器被配置为通过加载所述第一输出端和所述第二输出端中的至少一个以减小其间的共模偏移电压，来改善主差分放大器的共模偏移特性。均衡器可包括：第一差分放大器，具有分别响应第一输入信号和第二输入信号的第一输入端和第二输入端。在这些实施例中的一些实施例中，第一差分放大器等效于主差分放大器。在进一步的实施例中，均衡器可包括第二差分放大器，第二差分放大器具有通过第一低通滤波器(例如，RC网络)电结合到第一差分放大器的第一输出端的第一输入端和通过第二低通滤波器(例如，RC网络)电结合到第一差分放大器的第二输出端的第二输入端。该第二差分放大器还具有电结合到主差分放大器的第一输出端的第一输出端和电结合到主差分放大器的第二输出端的第二输出端。
根据本发明构思的附加实施例，提供一种具有主差分放大器和均衡器的接收器。主差分放大器具有分别响应第一输入信号和第二输入信号的第一输入端和第二输入端，以及第一输出端和第二输出端。还提供一种均衡器，所述均衡器电结合到第一输出端和第二输出端，并响应第一输入信号和第二输入信号中的至少一个。均衡器被配置为至少部分消除第一输出端与第二输出端之间的共模偏移。在这些实施例中的一些实施例中，均衡器包括：电流调节电路，具有电连接到主差分放大器的第一输出端和第二输出端的第一输出端和第二输出端。均衡器还可包括具有相对于主差分放大器匹配的特性的第一差分放大器，并且可响应第一输入信号和第二输入信号。还可提供第一低通滤波器和第二低通滤波器，第一低通滤波器将第一差分放大器的第一输出电结合到电流调节电路的第一输入，第二低通滤波器将差分放大器的第二输出电结合到电流调节电路的第二输入。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他目的和特征将变得清楚。
图1示出根据本发明构思的实施例的收发器的框图。
图2示出根据本发明构思的实施例的图1的接收器的框图。
图3示出根据本发明构思的另一实施例的图1的接收器的框图。
图4示出根据本发明构思的另一实施例的图1的接收器的框图。
图5是示出图4的均衡器的操作的时序图。
图6示出根据本发明构思的另一实施例的图1的接收器的框图。
图7示出根据本发明构思的另一实施例的图1的接收器的框图。
图8示出根据本发明构思的另一实施例的图1的接收器的框图。
图9示出根据本发明构思的另一实施例的图1的接收器的框图。
图10示出根据本发明构思的另一实施例的图1的接收器的框图。
图11示出根据本发明构思的另一实施例的图1的接收器的框图。
图12示出根据本发明构思的另一实施例的图1的接收器的框图。
图13示出应用了根据本发明构思的实施例的接收器的电子装置。
图14示出图13的存储器装置的框图。
图15示出图13的存储器控制器的框图。
图16示出应用了根据本发明构思的实施例的接收器的电子装置。
图17示出应用了根据本发明构思的实施例的接收器的电子装置的框图。
图18示出应用了根据本发明构思的实施例的接收器的电子装置的框图。
具体实施方式
图1示出根据本发明构思的实施例的收发器的框图。收发器10可包括通过信道12彼此通信的发送器11和接收器100。收发器也可被称为“数据发送器/接收器电路”、“串行器/解串器(SERDES)”或“高速数据传输系统”。
发送器11可通过(经由)信道12向接收器100发送与数据对应的信号。信道12、在其中实现发送器11的集成电路的引脚的数量以及在其中实现接收器100的集成电路的引脚的数量会增加实现收发器10所需的成本。为了降低实现以上组件所需的成本，发送器11可发送包括串行化的数据的位的信号。
例如，发送器11可以以单端信令方式来发送信号。接收器100可通过信道12接收从发送器11发送的信号，并且可将发送的信号与参考信号进行比较，以确定发送的信号的位。又例如，发送器11可以以双端信令方式或差分信令方式发送一对信号。接收器100可通过信道12接收从发送器11发送的信号，并且可将发送的信号进行比较，以确定发送的信号的位。实现单端信令所需的信道的数量可小于实现双端信令所需的信道的数量。下面，将主要描述单端信令，但是本发明构思可应用于单端信令和双端信令两者。
信道12可以是物理或电连接发送器11与接收器100的路径。例如，可通过使用印刷电路板(PCB)的迹线(trace)或同轴电缆来实现信道12。信道12的集肤效应、介电损耗等会导致通过信道12传输的数据的高频分量的劣化。当信号通过信道12被传送时，在接收器100中可能出现信道损耗。此外，由于板与电缆之间的连接器以及任何其他物理接口，在信道12中可能出现阻抗不连续(失配)。信道12的阻抗不连续可表现为信道12的频率响应的缺口(notch)，并且可在接收器100处引起反射噪声。由于信道损耗或带宽的限制，通过信道12的数据的位中的每个位会干扰后续的一个或多个位，并且由于相邻符号的重叠而导致误码率增加的现象(即，符号间干扰(ISI))会出现。
接收器100可通过信道12从发送器11接收信号。接收器100可包括放大器110和用于恢复发送的信号或补偿信道损耗的均衡器120。放大器110可检测并放大发送的信号。均衡器120可具有与信道12的特性相反的特性。例如，信道12可具有与低通滤波器相同的频率响应特性，而均衡器120可具有与高通滤波器相同的频率响应特性。
图2示出根据本发明构思的实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100a可包括放大器110a和均衡器120a。
放大器110a可包括晶体管M1与M2、电阻器R1与R2以及电流源CS1。传输信号SIG可通过信道12从发送器11被发送到接收器100a。在单端信令中，参考信号REF可在其中实现接收器100a的集成电路中生成，或者可从外部装置(例如，其中实现发送器11的集成电路或单独的电子装置)提供。在双端信令中，如传输信号SIG一样，参考信号REF可通过信道12从发送器11被发送到接收器100a。在这两种情况下，放大器110a可将传输信号SIG与参考信号REF进行比较，可放大传输信号SIG与参考信号REF之间的电压差，并且可在节点n1和n2处生成输出信号OUT1和OUT2。放大器110a可基于将传输信号SIG与参考信号REF进行比较的结果，确定输出信号OUT1和OUT2的电压电平，输出信号OUT1和OUT2的电压电平可根据从发送器11发送的数据的位的逻辑值来确定。
传输信号SIG可被输入到晶体管M1的栅极端。晶体管M1的源极端(例如，第一端)可连接到电流源CS1，晶体管M1的漏极端(例如，第二端)可连接到节点n1和电阻器R1。晶体管M1可根据传输信号SIG来控制在漏极端与源极端之间流动的电流的量，并且可被称为“开关”。参考信号REF可被输入到晶体管M2的栅极端。晶体管M2的源极端可连接到电流源CS1，晶体管M2的漏极端可连接到节点n2和电阻器R2。
电流源CS1可生成流过晶体管M1和M2的偏置电流。放大器110a的增益可根据偏置电流的大小而变化。放大器110a也可被称为“可变增益放大器(VGA)”。电流源CS1可用具有栅极端、源极端和漏极端的晶体管实现，栅极端被配置为接收偏置电压，漏极端连接到晶体管M1和M2，源极端连接到电源电压GND(或地电压)。
电阻器R1可连接在电源电压VDD与晶体管M1的漏极端之间。电阻器R2可连接在电源电压VDD与晶体管M2的漏极端之间。电阻器R1和R2中的每个可用无源元件或晶体管来实现。例如，输出信号OUT1和OUT2的电压电平和摆动电平可根据电阻器R1和R2、偏置电流、传输信号SIG与参考信号REF之间的电压差来确定。
晶体管M1和M2可被实现为相同，并且电阻器R1和R2可被实现为相同。放大器110a可以是对称差分放大器。与典型的互补金属氧化物半导体(CMOS)电路相比，放大器110a可以是为了高速操作而减小或限制输出信号OUT1和OUT2的摆动的幅度的电流模式逻辑(CML)电路。
均衡器120a可包括配置放大器的晶体管M3和M4、电阻器R3和R4以及电流源CS2。均衡器120a中的放大器的组件M3、M4、R3、R4以及CS2的操作可与放大器110a的组件M1、M2、R1、R2以及CS1的操作基本相同。例如，均衡器120a的作为放大器110a的复制电路的放大器可被实现为与放大器110a基本相同。
均衡器120a还可包括配置低通滤波器的电阻器R5和R6以及电容器C5和C6。电阻器R5和电容器C5可以是对输出信号OUT3进行滤波并生成输出信号OUT5的低通滤波器。电阻器R6和电容器C6可以是对输出信号OUT4进行滤波并生成输出信号OUT6的低通滤波器。低通滤波器可被称为“滤波电路”。例如，电容器C5和C6可用MOS晶体管、金属绝缘体金属(MIM)电容器、无源元件等来实现。
传输信号SIG的切换、触发(toggling)或转变可不经修改地反映在输出信号OUT3和OUT4中。输出信号OUT3和OUT4可通过均衡器120a的放大器以传输信号SIG的传输速度切换。低通滤波器(R5，C5)和(R6，C6)可滤除输出信号OUT3和OUT4的高频分量。输出信号OUT5和OUT6可类似于DC信号。输出信号OUT5的电压电平可以是输出信号OUT3的平均电压电平。输出信号OUT6的电压电平可以是输出信号OUT4的平均电压电平。例如，平均电压电平可被称为“共模电压电平”。
均衡器120a还可包括配置电流调节电路的晶体管M5和M6以及电流源CS3。输出信号OUT5可被输入到晶体管M5的栅极端。晶体管M5的源极端可连接到电流源CS3，晶体管M5的漏极端可连接到节点n1，输出信号OUT1在节点n1生成。输出信号OUT6可被输入到晶体管M6的栅极端。晶体管M6的源极端可连接到电流源CS3，晶体管M6的漏极端可连接到节点n2，输出信号OUT2在节点n2生成。电流源CS3可生成流过晶体管M5和M6的偏置电流。电流源CS3可用具有栅极端、漏极端和源极端的晶体管实现，栅极端被配置为接收偏置电压，漏极端连接到晶体管M5和M6，源极端连接到地参考电压GND。
在传输信号SIG的平均电压电平与参考信号REF的实际电压电平(或平均电压电平)之间可存在电压差。电压差可被称为“共模偏移”。秩裕度工具(rank margin tool，RMT))可用于验证接收器100a的操作。参考信号REF的电压电平可以以步为单位在给定范围内被扫描(sweep)。可针对使得接收器100a能够有效地确定、检测或采样传输信号SIG的电压裕度和时序裕度或眼图(eye diagram)进行评估。当参考信号REF的电压电平被扫描时，共模偏移可出现在传输信号SIG与参考信号REF之间。此外，在单端信令的情况下，传输信号SIG可从包括接收器100的集成电路的外部发送，并且参考信号REF可在集成电路内生成为固定电压。传输信号SIG的传输环境以及工艺、电压和温度(PVT)变化可导致传输信号SIG与参考信号REF之间的显著的共模偏移。
输入到放大器110a的传输信号SIG和参考信号REF可被表示为差分输入和共模输入的和。差分输入可对应于传输信号SIG与参考信号REF之间的电压差，共模输入可以对于传输信号SIG和参考信号REF两者都是公共的，并且可对应于传输信号SIG的平均电压和参考信号REF。放大器110a可放大差分输入并且可抑制共模输入。上述放大器110a的性能可被评估为共模抑制比(CMRR)。共模偏移可劣化差分输入被放大器110a放大到的程度、共模输入被放大器110a抑制到的程度、放大器110a的CMRR、放大器110a的AC放大因子等。共模偏移可减小电压裕度或时序裕度，接收器100a需要该电压裕度或时序裕度来有效地(即，正确地)检测或采样传输信号SIG。
均衡器120a可补偿共模偏移。当在传输信号SIG与参考信号REF之间出现共模偏移时，在放大器110a的输出信号OUT1的平均电压电平和输出信号OUT2的平均电压电平之间可能出现电压差(即，共模偏移)。如上面的描述中一样，在均衡器120a中的放大器的输出信号OUT3的平均电压电平和输出信号OUT4的平均电压电平之间可出现电压差(即，共模偏移)。输出信号OUT5的电压电平可以是通过低通滤波器(R5，C5)的输出信号OUT3的平均电压电平，并且输出信号OUT6的电压电平可以是通过低通滤波器(R6，C6)的输出信号OUT4的平均电压电平。输出信号OUT5和OUT6的电压电平之间可能出现电压差(即，共模偏移)。输出信号OUT1与OUT2之间的共模偏移、输出信号OUT3与OUT4之间的共模偏移以及输出信号OUT5与OUT6之间的共模偏移都会由于传输信号SIG与参考信号REF之间的共模偏移而出现。
均衡器120a的电流调节电路可基于传输信号SIG与参考信号REF之间的共模偏移，自动补偿输出信号OUT1与OUT2之间的共模偏移。根据输出信号OUT5，晶体管M5可调节或吸收(sink)来自节点n1的电流，可调节从节点n1流到电源电压GND的电流的量，并且可调节输出信号OUT1的电压电平。根据输出信号OUT6，晶体管M6可调节或吸收来自节点n2的电流，可调节从节点n2流到电源电压GND的电流的量，并且可调节输出信号OUT2的电压电平。
假设传输信号SIG的平均电压电平高于参考信号REF的电压电平。输出信号OUT3的平均电压电平可低于输出信号OUT4的平均电压电平。输出信号OUT5的(平均)电压电平可低于输出信号OUT6的(平均)电压电平。根据输出信号OUT5流过晶体管M5的电流的量可小于根据输出信号OUT6流过晶体管M6的电流的量。输出信号OUT1的被晶体管M5减小(或调整)的电压电平的大小(幅度)可小于输出信号OUT2的被晶体管M6减小(或调整)的电压电平的大小。以这种方式，均衡器120a的晶体管M5和M6可调整流过晶体管M5和M6的电流的量，以消除或减小由于传输信号SIG与参考信号REF之间的共模偏移而导致的输出信号OUT1的平均电压电平和输出信号OUT2的平均电压电平之间的电压差。由于传输信号SIG与参考信号REF之间的共模偏移而生成的输出信号OUT1与OUT2之间的共模偏移可由均衡器120a补偿、消除、减小或抑制。均衡器120a可被称为“共模偏移补偿电路”。
在一个实施例中，接收器100a还可包括接收输出信号OUT1和OUT2并生成具有逻辑值“0”或“1”的数字信号的CML2CMOS电路(未示出)。如上所述，图2中所示的接收器100a的组件可被配置为CML电路。
在一个实施例中，示例在图2中被示出为接收器100a的所有晶体管M1至M6用NMOS晶体管实现，但是本发明构思不限于此。晶体管M1至M6可用PMOS晶体管或NMOS晶体管与PMOS晶体管的组合来实现。
图3示出根据另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100b可包括放大器110b、均衡器120b以及均衡器130b。图3的放大器110b和均衡器120b的配置和操作与图2的放大器110a和均衡器120a的配置和操作基本相同。将主要描述图3的接收器100b与图2的接收器100a之间的差异。
均衡器130b可包括晶体管M7和M8、电阻器R7、电容器C7以及电流源CS4和CS5。晶体管M7的漏极端和晶体管M8的栅极端可连接到节点n1。晶体管M7的栅极端和晶体管M8的漏极端可连接到节点n2。晶体管M7的源极端可连接到电流源CS4、电阻器R7的第一端以及电容器C7的第一端。晶体管M8的源极端可连接到电流源CS5、电阻器R7的第二端以及电容器C7的第二端。因此，晶体管M7和M8可形成交叉连接对。
电流源CS4可生成流过晶体管M7的偏置电流。电流源CS5可生成流过晶体管M8的偏置电流。电流源CS4和CS5中的每个可用具有栅极端、漏极端和源极端的晶体管来实现，栅极端被配置为接收偏置电压，漏极端连接到晶体管M7和M8中的相应一个，源极端连接到电源电压GND。
均衡器130b可放大、补偿或恢复由于信道损耗而减弱的传输信号SIG的高频分量。均衡器130b可以是提升输出信号OUT1和OUT2的高频分量的高通滤波器。晶体管M7和M8可以以正反馈方式放大输出信号OUT1和OUT2。均衡器130b可向节点n1和n2提供负阻抗或负电容。均衡器130b可以是负电容均衡器(NCE)或连续时间线性均衡器(CTLE)。
图4示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100c可包括放大器110c、均衡器120c、均衡器130c以及放大器140c。图4的放大器110c、均衡器120c以及均衡器130c的配置和操作与图3的放大器110b、均衡器120b以及均衡器130b的配置和操作基本相同。将主要描述图4的接收器100c与图3的接收器100b之间的差异。
放大器140c可包括晶体管M9和M10、电阻器R9和R10以及电流源CS6。放大器140c可将输出信号OUT1与OUT2进行比较，可放大输出信号OUT1与OUT2之间的电压差，并且可生成输出信号OUT7和OUT8。由于放大器110c的增益会被均衡器120c减小，所以放大器140c可放大输出信号OUT1和OUT2，以补偿放大器110c的减小的增益。在放大器110c的被减小的增益足够的情况下，接收器100c可不包括放大器140c。除了放大器140c的输入信号是输出信号OUT1和OUT2之外，放大器140c的配置和操作与上述的放大器110c或均衡器120c中的放大器的配置和操作类似。在一个实施例中，接收器100c还可包括接收输出信号OUT7和OUT8并生成具有逻辑值“0”和“1”的数字信号的CML2CMOS电路(未示出)。
图5是示出图4的均衡器的操作的时序图。在图5中所示的每个曲线图中，水平轴和垂直轴分别表示时间和电压电平。在图5中，假设参考信号REF的电压电平被设置为相对高，并且ISI失真和反射噪声出现在传输信号SIG中。接收器100c可接收图5中所示的传输信号SIG，并且可通过使用参考信号REF来恢复传输信号SIG。参照图5的出现ISI失真和反射噪声的时序，可观察到接收器100c能够有效地检测传输信号SIG的电压裕度相对减小。图5的第一种情况“情况I”指示接收器100c不包括均衡器120c的情况。图5的第二种情况“情况II”指示接收器100c包括均衡器120c的情况。
参照第一种情况“情况I”，接收器100c可以以正反馈方式放大输出信号OUT1和OUT2使得传输信号SIG的由ISI失真引起的高频分量被适当补偿或恢复。然而，在图5中示例被示出为：在电压裕度由于反射噪声而减小的情况下，接收器100c的输出信号OUT1和OUT2被翻转(flip)。均衡器130c可在不区分ISI失真和反射噪声的情况下放大传输信号SIG的高频分量。然而，不包括均衡器120c的接收器100c可能无法适当地恢复传输信号SIG的由于反射噪声引起的高频分量。在第一种情况“情况I”下，输出信号OUT1的平均电压电平是“Av(OUT1)”，输出信号OUT2的平均电压电平是“Av(OUT2)”。平均电压电平Av(OUT1)与Av(OUT2)之间的电压差可对应于表示共模偏移的传输信号SIG的平均电压电平与参考信号REF的电压电平之间的电压差。因为在第一种情况“情况I”下假设接收器100c不包括均衡器120c，所以传输信号SIG与参考信号REF之间的共模偏移可表现为输出信号OUT1与OUT2之间的共模偏移(即，平均电压电平Av(OUT1)与Av(OUT2)之间的电压差)。
参照第二种情况“情况II”，与第一种情况“情况I”类似，接收器100c的均衡器130c可以以正反馈方式放大输出信号OUT1和OUT2，使得传输信号SIG的由ISI失真引起的高频分量被适当补偿或恢复。与第一种情况“情况I”不同，因为接收器100c包括均衡器120c，所以均衡器120c可补偿传输信号SIG与参考信号REF之间的共模偏移。输出信号OUT7的平均电压电平Av(OUT7)与输出信号OUT8的平均电压电平Av(OUT8)之间的电压差可被均衡器120c减小为小于第一种情况“情况I”的输出信号OUT1的平均电压电平Av(OUT1)与输出信号OUT2的平均电压电平Av(OUT2)之间的电压差。与第一种情况“情况I”不同，接收器100c可适当地恢复传输信号SIG的由于反射噪声引起的高频分量。输出信号OUT7和OUT8由于反射噪声引起的失真的程度可被接收器100c减小为小于传输信号SIG由于反射噪声引起的失真的程度。
图6示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100d可包括放大器110d、均衡器120d和放大器140d。图6的均衡器120d和放大器140d的配置和操作可与图4的均衡器120c和放大器140c的配置和操作基本相同。将主要描述图6的接收器100d与图4的接收器100c之间的差。
接收器100d可不包括图4的均衡器130c。代替地，放大器110d可包括晶体管M1和M2、电阻器R1、R2和R11、电容器C11以及电流源CS7和CS8。晶体管M1和M2的源极端不共同连接到电流源CS1。晶体管M1的源极端可连接到电流源CS7、电阻器R11的第一端以及电容器C11的第一端。晶体管M2的源极端可连接到电流源CS8、电阻器R11的第二端以及电容器C11的第二端。电流源CS7可生成流过晶体管M1的偏置电流。电流源CS8可生成流过晶体管M2的偏置电流。电流源CS7和CS8中的每个可用具有栅极端、漏极端和源极端的晶体管来实现，栅极端被配置为接收偏置电压，漏极端连接到晶体管M1和M2中的相应一个，源极端连接到电源电压GND。
如均衡器130c中一样，因为放大器110d包括并联连接在晶体管M1的源极端与晶体管M2的源极端之间的电阻器R11和电容器C11，所以放大器110d可放大、补偿或恢复传输信号SIG的由于信道损耗而减弱的高频分量。放大器110d可以是提升传输信号SIG的高频分量的高通滤波器。同时，如在放大器110c中一样，放大器110d可将传输信号SIG与参考信号REF进行比较，可放大传输信号SIG与参考信号REF之间的电压差，并且可在节点n1生成输出信号OUT1并在节电n2生成输出信号OUT2。例如，电阻器R11和电容器C11可被称为“源极退化(degeneration)电路”。放大器110d可被称为“退化均衡器(degenerated equalizer)”或“退化CTLE”。
图7示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100e可包括放大器110e、均衡器120e和放大器140e。图7的放大器110e和放大器140e的配置和操作与图6的放大器110d和放大器140d的配置和操作基本相同。将主要描述图7的接收器100e与图6的接收器100d之间的差异。
均衡器120e的放大器可包括晶体管M3和M4、电阻器R3、R4和R12、电容器C12以及电流源CS9和CS10。均衡器120e中的放大器的组件M3、M4、R3、R4、R12、C12、CS9以及CS10的操作可与放大器110e的组件M1、M2、R1、R2、R11、C11、CS7以及CS8的操作基本相同。例如，均衡器120e的作为放大器110e的复制电路的放大器可被实现为与放大器110e基本相同。
图8示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100f可包括放大器110f和均衡器120f。图8的放大器110f的配置和操作与图2的放大器110a的配置和操作基本相同。将主要描述图8的接收器100f与图2的接收器100a之间的差异。与图2的接收器100a不同，图8的接收器100f可包括以电阻器R5和R6以及电容器C5和C6实现的反馈路径。
均衡器120f可包括晶体管M5和M6、电流源CS3、电阻器R5和R6以及电容器C5和C6。均衡器120f可不包括图2的均衡器120a的晶体管M3和M4、电阻器R3和R4以及电流源CS2。电阻器R5和电容器C5可被配置为对输出信号OUT1进行滤波并生成输出信号OUT5的低通滤波器。电阻器R6和电容器C6可被配置为对输出信号OUT2进行滤波并生成输出信号OUT6的低通滤波器。传输信号SIG的切换、触发或转变可反映在输出信号OUT1和OUT2中。输出信号OUT1和OUT2可由放大器110f以传输信号SIG的传输速度被切换。低通滤波器(R5，C5)和(R6，C6)可滤除输出信号OUT1和OUT2的高频分量。输出信号OUT5和OUT6可类似于DC信号。输出信号OUT5的电压电平可以是输出信号OUT1的平均电压电平。输出信号OUT6的电压电平可以是输出信号OUT2的平均电压电平。
将图2的均衡器120a与图8的均衡器120f进行比较，均衡器120f的滤波电路可对输出信号OUT1和OUT2进行滤波，并且可生成输出信号OUT5和OUT6，均衡器120a的滤波电路可将均衡器120a中的作为复制电路的放大器的输出信号OUT3和OUT4进行滤波，并且可生成输出信号OUT5和OUT6。除了上述说明的差异之外，均衡器120f的组件M5、M6、CS3、R5、R6、C5以及C6的操作可与放大器110a的组件M5、M6、CS3、R5、R6、C5以及C6的操作基本相同。
均衡器120a可补偿共模偏移。当在传输信号SIG与参考信号REF之间出现共模偏移时，在放大器110f的输出信号OUT1和OUT2的平均电压电平之间可出现电压差(即，共模偏移)。输出信号OUT5和OUT6的电压电平之间可出现电压差(即，共模偏移)。输出信号OUT1与OUT2之间的共模偏移以及输出信号OUT5与OUT6之间的共模偏移均可由于传输信号SIG与参考信号REF之间的共模偏移而出现。
均衡器120f的电流调节电路(M5，M6，CS3)可基于传输信号SIG与参考信号REF之间的共模偏移来补偿输出信号OUT1与OUT2之间的共模偏移。根据输出信号OUT5，晶体管M5可调节或吸收来自节点n1的电流，可调节从节点n1流到电源电压GND的电流的量，并且可调节输出信号OUT1的电压电平。根据输出信号OUT6，晶体管M6可调节或吸收来自节点n2的电流，可调节从节点n2流到电源电压GND的电流的量，并且可调节输出信号OUT2的电压电平。因为均衡器120f对输出信号OUT1和OUT2进行滤波并生成输出信号OUT5和OUT6，并且基于输出信号OUT5和OUT6调整输出信号OUT1和OUT2的电压电平，所以输出信号OUT5和OUT6可被称为“反馈信号”。
假设传输信号SIG的平均电压电平高于参考信号REF的电压电平。输出信号OUT1的平均电压电平可低于输出信号OUT2的平均电压电平。输出信号OUT5的电压电平低于输出信号OUT6的电压电平。根据输出信号OUT5流过晶体管M5的电流的量小于根据输出信号OUT6流过晶体管M6的电流的量。输出信号OUT1的电压电平被晶体管M5降低(或调整)的大小小于输出信号OUT2的电压电平被晶体管M6降低(或调整)的大小。以上述方式，均衡器120f的晶体管M5和M6可调整流过晶体管M5和M6的电流的量，以消除或减小由于传输信号SIG与参考信号REF之间的共模偏移而引起的输出信号OUT1的平均电压电平和输出信号OUT2的平均电压电平之间的电压差。有利地，由于传输信号SIG与参考信号REF之间的共模偏移而出现的输出信号OUT1与OUT2之间的共模偏移可被均衡器120f补偿、消除、减小或抑制。均衡器120f可被称为“共模偏移补偿电路”。
图9示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100g可包括放大器110g、均衡器120g以及均衡器130g。图9的放大器110g和均衡器120g的配置和操作与图8的放大器110f和均衡器120f的配置和操作基本相同。图9的均衡器130g的配置和操作与图3的均衡器130b的配置和操作基本相同。
图10示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100h可包括放大器110h、均衡器120h、均衡器130h以及放大器140h。图10的放大器110h、均衡器120h和均衡器130h的配置和操作与图9的放大器110g、均衡器120g和均衡器130g的配置和操作基本相同。图10的放大器140h的配置和操作与图4的放大器140c的配置和操作基本相同。
图11示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100i可包括放大器110i、均衡器120i以及均衡器130i。图11的放大器110i和均衡器130i的配置和操作与图10的放大器110h和均衡器130h的配置和操作基本相同。将主要描述图11的接收器100i与图10的接收器100h之间的差异。
均衡器120i可包括晶体管M9和M10、电阻器R9和R10以及电流源CS6。图11的晶体管M9和M10、电阻器R9和R10以及电流源CS6的配置和操作与参照图10的放大器140h给出的配置和操作基本相同。
均衡器120i还可包括晶体管M11和M12、电阻器R11、R12和R13以及电流源CS11和CS12。图11的晶体管M11和M12、电阻器R11、R12和R13以及电流源CS11和CS12的操作与参照图6的放大器110d给出的操作类似。尽管没有在图11中未示出，但是如图6的放大器110d一样，均衡器120i还可包括电容器C11。包括晶体管M11和M12、电阻器R11、R12和R13以及电流源CS11和CS12的放大器可将输出信号OUT7和OUT8进行比较，可放大输出信号OUT7与OUT8之间的电压差，并且可生成输出信号OUT3和OUT4。
均衡器120i可包括电阻器R5和R6、电容器C5和C6、晶体管M5和M6以及电流源CS3。电阻器R5和电容器C5可作为对输出信号OUT3进行滤波并生成输出信号OUT5的低通滤波器进行操作。电阻器R6和电容器C6可作为对输出信号OUT4进行滤波并生成输出信号OUT6的低通滤波器进行操作。低通滤波器可被称为“滤波电路”。
将图8的均衡器120f与图11的均衡器120i进行比较，图11的均衡器120i的滤波电路可对输出信号OUT3和OUT4进行滤波，并且可生成输出信号OUT5和OUT6，图8的均衡器120f的滤波电路可对输出信号OUT1和OUT2进行滤波，并且可生成输出信号OUT5和OUT6。除了上述差异以外，均衡器120i的组件M5、M6、CS3、R5、R6、C5以及C6的操作可与均衡器120f的组件M5、M6、CS3、R5、R6、C5以及C6的操作基本相同。参照图8，只有滤波电路可提供反馈路径。相比之下，参照图11，除了滤波电路之外，晶体管M9至M12、电阻器R9至R13以及电流源CS6、CS11和CS12也可形成反馈路径。
图12示出根据本发明构思的另一实施例的图1的接收器的框图。作为图1的接收器100的示例的接收器100j可包括放大器110j和均衡器120j。图12的放大器110j的配置和操作与图6的放大器110d的配置和操作基本相同。图12的均衡器120j的配置和操作与图8的均衡器120f的配置和操作基本相同。在一个实施例中，图12的放大器110j可使用图8至图11的放大器110f、110g、110h和110i来代替。在一个实施例中，如在图10的接收器100h中一样，接收器100j还可包括放大器140h。在一个实施例中，接收器100j可包括图11的均衡器120i代替均衡器120j。
图13示出应用了根据本发明构思的实施例的接收器的电子装置。电子装置1000可被称为“计算系统”、“存储器系统”、“电子系统”或“通信系统”。电子装置1000可包括存储器模块1100和存储器控制器1300。尽管未在图13中示出，但是电子装置1000还可包括其上设置有存储器模块1100和存储器控制器1300的板，以及其上安装有存储器模块1100的插座。
存储器模块1100可包括存储器装置1200。在电子装置1000中，存储器模块1100的数量和附接到一个存储器模块1100的存储器装置的数量不限于图13的示例。存储器模块1100可以是符合JEDEC(电子器件工程联合委员会)标准的双列直插式存储器模块(DIMM)。存储器模块1100可以是寄存器式DIMM(RDIMM)、低负载DIMM(LRDIMM)、无缓冲的DIMM(UDIMM)、全缓冲的DIMM(FB-DIMM)、小外形DIMM(SO-DIMM)或任何其他存储器模块(例如，单列直插式存储器模块(SIMM))。
存储器装置1200可以是各种DRAM装置(诸如，双倍数据速率同步动态随机存取存储器(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM、DDR4SDRAM、DDR5 SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM、LPDDR3 SDRAM、LPDDR4 SDRAM、LPDDR4X SDRAM、LPDDR5SDRAM、图形双倍数据速率同步图形随机存取存储器(GDDR SGRAM)、GDDR2 SGRAM、GDDR3 SGRAM、GDDR4 SGRAM、GDDR5 SGRAM、GDDR6 SGRAM等)。存储器装置1200可以是其中堆叠DRAM裸片的存储器装置(诸如，高带宽存储器(HBM)、HBM2、HBM3等)。存储器装置1200可包括静态随机存取存储器(SRAM)装置、晶闸管RAM(TRAM)装置、NAND闪存装置、NOR闪存装置、电阻式RAM(RRAM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁RAM(MRAM)等)。存储器装置1200的类型不限于上面列出的类型，并且存储器装置1200可包括能够存储数据的任何合适的装置。
可在存储器模块1100与存储器控制器1300之间插入多个路径，命令/地址信号CMD/ADD和数据输入/输出信号DQ通过多个路径传输。多个路径可对应于图1的信道12。
存储器装置1200可包括参照图2至图12描述的接收器100a至100j中的至少一个。存储器装置1200可通过使用接收器100a至100j中的至少一个，接收从存储器控制器1300通过多个路径发送的命令/地址信号CMD/ADD。存储器装置1200可通过使用接收器100a至100j中的至少一个，接收从存储器控制器1300通过多个路径发送的数据输入/输出信号DQ。数据输入/输出信号DQ可以是双向信号，并且存储器装置1200可通过多个路径将数据输入/输出信号DQ发送到存储器控制器1300。
存储器控制器1300还可包括参照图2至图12描述的接收器100a至100j中的至少一个。存储器控制器1300可通过使用接收器100a至100j中的至少一个，接收从存储器装置1200通过多个路径发送的数据输入/输出信号DQ。
图14示出图13的存储器装置的框图。存储器装置1200可包括接收器1201至1203、发送器1204、存储器单元阵列1205、行解码器1206、列解码器1207、命令解码器1208、地址寄存器1209、写入驱动器和输入/输出感测放大器1210、串行器/解串器1211、模式寄存器1212以及电压发生器1213。
接收器1201可接收命令信号CMD，并且可将命令信号CMD与参考信号REFCA进行比较以有效地检测命令信号CMD。接收器1202可接收地址信号ADD，并且可将地址信号ADD与参考信号REFCA进行比较以有效地检测地址信号ADD。接收器1201可被称为“命令缓冲器”，接收器1202可被称为“地址缓冲器”。接收器1201和1202中的每个可以是参照图2至图12描述的接收器100a至100j中的任何一个。命令信号CMD和地址信号ADD中的每个可由存储器控制器1300生成，并且可对应于参照图2至图12描述的传输信号SIG。接收器1201和1202的数量不限于图14的示例，并且可根据JEDEC标准进行确定。参考信号REFCA可对应于参照图2至图12描述的参考信号REF。与图14的示例不同，提供给接收器1201的参考信号REFCA和提供给接收器1202的参考信号REFCA可不同。
接收器1203可接收数据输入/输出信号DQ，并且可将数据输入/输出信号DQ与参考信号REFDQ进行比较以有效地检测数据输入/输出信号DQ。接收器1203可以是参照图2至图12描述的接收器100a至100j中的任何一个。数据输入/输出信号DQ可由存储器控制器1300生成，并且可对应于参照图2至图12描述的传输信号SIG。数据输入/输出信号DQ可包括存储器控制器1300意图存储在存储器装置1200中的写入数据的位。接收器1203的数量不限于图14的示例，并且可根据JEDEC标准进行确定。参考信号REFDQ可对应于参照图2至图12描述的参考信号REF。
发送器1204可将数据输入/输出信号DQ发送到存储器控制器1300。由发送器1204输出的数据输入/输出信号DQ可包括存储在存储器装置1200中的读取数据的位。发送器1204和接收器1203可构成数据输入/输出缓冲器。
存储器单元阵列1205可包括连接到字线WL和位线(未示出)的存储器单元。例如，存储器单元可以是DRAM单元、SRAM单元、TRAM单元、NAND闪存单元、NOR闪存单元、RRAM单元、FRAM单元、PRAM单元、MRAM单元等中的任何一个。行解码器1206可在命令解码器1208的控制下对行地址RA进行解码，并且可激活与解码的行地址RA对应的字线WL。列解码器1207可在命令解码器1208的控制下对列地址CA进行解码，并且可激活与解码的列地址CA对应的列选择线CSL。一条或多条位线BL可连接到列选择线CSL。可选择与行地址RA和列地址CA对应的存储器单元，并且可对选择的存储器单元执行数据输入/输出操作。
命令解码器1208可从接收器1201接收由存储器控制器1300生成的命令CMD(例如，激活命令、写入命令、读取命令、预充电命令、模式寄存器设置命令或多用途命令)并对命令CMD进行解码。命令解码器1208可控制存储器装置1200的组件。地址寄存器1209可在命令解码器1208的控制下从接收器1202接收由存储器控制器1300生成的地址ADD，并可将地址ADD提供给存储器装置1200的组件。地址寄存器1209可将接收地址ADD作为行地址RA提供给行解码器1206。地址寄存器1209可将接收的地址ADD作为列地址CA提供给列解码器1207。地址寄存器1209可将接收的地址ADD当作作为操作码OPCODE或操作数的代码提供给模式寄存器1212。
写入驱动器和输入/输出感测放大器1210可包括写入驱动器WDRV和输入/输出感测放大器IOSA。写入驱动器WDRV可在命令解码器1208的控制下，从串行器/解串器1211的解串器DES接收写入数据，并且可通过输入/输出线IO将写入数据写入选择的存储器单元。输入/输出感测放大器IOSA可感测通过输入/输出线IO从选择的存储器单元输出的数据，并可将读取的数据提供给串行器/解串器1211的串行器SER。串行器/解串器1211可包括串行器SER和解串器DES。串行器SER可将读取数据存储在内部缓冲器(例如，先入先出(FIFO))中，可对读取数据的位进行串行化，并且可将串行化的位提供给发送器1204。解串器DES可将写入数据存储在内部缓冲器中，可对写入数据的位进行解串，并且可将解串的位提供给写入驱动器WDRV。
模式寄存器1212可在命令解码器1208的控制下，存储从地址寄存器1209提供的代码。模式寄存器1212的数量、代码的大小等可以以JEDEC标准定义。存储器控制器1300可将包括模式寄存器设置命令和代码的地址ADD发送到存储器装置1200，可改变存储在模式寄存器1212中的代码，并且可设置存储器装置1200的操作条件、操作模式等。
电压发生器1213可生成提供给接收器1201至1203的参考信号REFCA和REFDQ。电压发生器1213可基于存储在模式寄存器1212中的代码的值来确定参考信号REFCA和REFDQ的电压电平。例如，电压发生器1213可包括电阻器串数模转换器(DAC)。参考信号REFCA和REFDQ的电压电平可根据与存储器装置1200相关联的操作条件、测试(例如，RMT)条件、PVT变化等而改变。电压发生器1213可生成偏置电压，该偏置电压被提供给包括在参照图2至图13描述的接收器100a至100j中的多个电流源。
图15示出图13的存储器控制器的框图。存储器控制器1300可包括命令队列1301、命令调度器1302、命令/地址生成器1303、写入数据队列1304、读取数据队列1305、数据输入/输出缓冲器1306以及电压发生器1309。
命令队列1301可存储由执行各种软件(例如，应用程序、操作系统、文件系统和装置驱动程序)的处理器生成的命令和地址。处理器可包括在其中实现存储器控制器1300的集成电路中，或者可用单独的集成电路来实现。命令队列1301可在命令调度器1302的控制下，向命令/地址生成器1303提供命令和地址。命令调度器1302可调整存储在命令队列1301中的命令和地址的顺序、命令和地址被输入到命令队列1301的时间、命令和地址从命令队列1301输出的时间等。命令/地址生成器1303可从命令队列1301接收命令或地址，并且可将命令或地址发送到存储器装置1200。命令/地址发生器1303可包括通过存储器控制器1300与存储器装置1200之间的物理路径发送命令信号和地址信号的多个发送器。
写入数据队列1304可存储由处理器处理并将被存储到存储器装置1200的写入数据。读取数据队列1305可存储从存储器装置1200通过数据输入/输出缓冲器1306发送的读取数据。数据输入/输出缓冲器1306可包括发送器1307和接收器1308。数据输入/输出缓冲器1306的数量不限于图15的示例，并可按照JEDEC标准来确定。发送器1307可从写入数据队列1304接收写入数据，并且可将包括写入数据的数据输入/输出信号DQ发送到存储器装置1200。
接收器1308可接收数据输入/输出信号DQ，并且可将数据输入/输出信号DQ与参考信号REFDQ进行比较以有效地检测数据输入/输出信号DQ。接收器1308可以是参照图2至图12描述的接收器100a至100j中的任何一个。数据输入/输出信号DQ可由存储器装置1200生成，并且可对应于参照图2至图12描述的传输信号SIG。数据输入/输出信号DQ可包括从存储器装置1200输出的读取数据的位。参考信号REFDQ可对应于参照图2至图12描述的参考信号REF。电压发生器1309可生成被提供给接收器1308的参考信号REFDQ。例如，存储器控制器1300的参考信号REFDQ可与存储器装置1200的参考信号REFDQ相同或不同。又例如，向存储器控制器1300和存储器装置1200提供电源电压的外部电压发生器可生成并供应存储器控制器1300的参考信号REFDQ和存储器装置1200的参考信号REFDQ。在这种情况下，存储器控制器1300的参考信号REFDQ可与存储器装置1200的参考信号REFDQ相同。
图16示出应用了根据本发明构思的实施例的接收器的电子装置。如示出的，电子装置2000可包括存储器装置2200、片上系统(SoC)2300和板2400。存储器装置2200可包括沿垂直方向堆叠的存储器裸片2210和2220以及缓冲器裸片2230。存储器装置2200可以是提供高带宽的高带宽存储器(HBM)装置。存储器装置2200可设置在板2400的一个表面上，并且焊球或凸块可设置在存储器装置2200的一个表面上。存储器装置2200和板2400可通过焊球或凸块电互连。
硅通孔TSV可提供存储器裸片2210和2220与缓冲器裸片2230之间的物理路径或电路径。例如，硅通孔TSV可以以矩阵的形式排列，并且硅通孔TSV的位置不限于图16的示例。
存储器裸片2210可包括第一区域2211和第二区域2212。参照图14描述的存储器装置1200的组件可放置在第一区域2211中。硅通孔TSV可放置在第二区域2212中，或者用于通过硅通孔TSV发送或接收信号的电路可放置在第二区域2212中。例如，参照图2至图12描述的接收器100a至100j中的至少一个可放置在第二区域2212中。存储器裸片2220可被实现为与存储器裸片2210基本相同。
缓冲器裸片2230(或称为“核裸片”或“逻辑裸片”)可包括第一区域2231和第二区域2232。接收从SoC 2300通过输入/输出(I/O)路径发送的命令CMD、地址ADD或数据输入/输出信号DQ的至少一个接收器可放置在第一区域2231中。放置在第一区域2231中的接收器可以是参照图2至图12描述的接收器100a至100j中的一个。此外，参照图14描述的存储器装置1200的组件可放置在第一区域2231中。硅通孔TSV可放置在第二区域2232中，或者用于通过硅通孔TSV发送或接收信号的电路可放置在第二区域2232中。
SoC 2300可设置在板2400的一个表面上，并且焊球或凸块可设置在SoC2300的一个表面上。SoC 2300和板2400可通过焊球或凸块电互连。SoC 2300可包括图14的存储器控制器1300、存储器控制器1300的组件、处理器、片上存储器等。SoC 2300可包括至少一个接收器，该接收器从存储器装置2200接收通过输入/输出(I/O)路径发送的数据输入/输出信号DQ。接收器可以是参照图2至图12描述的接收器100a至100j中的一个。
板2400可提供SoC 2300与存储器装置2200之间的输入/输出路径。例如，板2400可以是印刷电路板、柔性电路板、陶瓷基板或中间层。在板2400是中间层的情况下，板2400可通过使用硅晶片来实现。输入/输出路径可在板2400内实现。
图17示出应用了根据本发明构思的实施例的接收器的电子装置的框图。电子装置3000可用可使用或支持由移动工业处理器接口(MIPI)联盟提出的接口的电子装置来实现。例如，电子装置3000可以是但不限于服务器、计算机、智能电话、平板、个人数字助理(PDA)、数码相机、便携式多媒体播放器(PMP)、可穿戴装置、物联网(IOT)装置、移动装置等中的一个。
电子装置3000可包括SoC 3100和存储器装置3200。SoC 3100可包括处理器3110、片上存储器3120和存储器控制器3130。SoC 3100可被称为“应用处理器”。处理器3110可执行存储在片上存储器中的各种程序，并且可控制存储器控制器3130。存储器控制器3130可包括图15的存储器控制器1300的组件。存储器装置3200可包括图14的存储器装置1200的组件。存储器控制器3130可将命令CMD、地址ADD和数据输入/输出信号DQ发送到存储器装置3200。存储器装置3200可将数据输入/输出信号DQ发送到存储器控制器3130。
电子装置3000还可包括与SoC 3100通信的显示器3400。SoC 3100可按照显示串行接口(DSI)与DSI装置3410通信。光学解串器DES可在DSI装置3410中实现。电子装置3000还可包括与SoC 3100通信的图像传感器3500。SoC 3100可按照相机串行接口(CSI)与CSI装置3510通信。光学串行器SER可在CSI装置3510中实现。
电子装置3000还可包括与SoC 3100通信的射频(RF)芯片3600。RF芯片3600可包括物理层3610、DigRF从机3620以及天线3630。例如，物理层3610和SoC 3100可按照MIPI联盟提出的DigRF接口彼此交换数据。
电子装置3000还可包括嵌入式/卡式存储器3700。嵌入式/卡式存储器3700可存储从SoC 3100提供的数据。电子装置3000可通过全球微波接入互操作性(WiMAX)3810、无线局域网(WLAN)3820、超宽带(UWB)3830等与外部系统通信。
在一个实施例中，电子装置3000的组件3100、3110、3120、3130、3200、3400、3410、3500、3510、3600、3610、3620、3630、3700、3810、3820和3830中的每个可包括从电子装置3000的任何其他组件接收数据的至少一个接收器。接收器可以是参照图2至图12描述的接收器100a至100j中的一个。
图18是示出包括第一SoC以及与第一SoC通信的第二SoC的电子装置的框图，根据本发明构思的实施例的接收器应用于第一SoC。电子装置4000可包括第一SoC 4100和第二SoC 4200。
第一SoC 4100和第二SoC 4200可基于国际标准化组织中提出的开放系统互连(OSI)7层结构彼此通信。例如，第一SoC 4100和第二SoC 4200中的每个可包括应用层AL、表示层PL、会话层SL、传输层TL、网络层NL、数据链路层DL和物理层PHY。
第一SoC 4100的层可与第二SoC 4200的对应层物理地或逻辑地通信。第一SoC4100的应用层AL、表示层PL、会话层SL、传输层TL、网络层NL、数据链路层DL和物理层PHY可分别与第二SoC 4200的应用层AL、表示层PL、会话层SL、传输层TL、网络层NL、数据链路层DL和物理层PHY进行逻辑或物理通信。
在一个实施例中，第一SoC 4100的物理层PHY可包括接收器4110。接收器4110可以是参照图2至图12描述的接收器100a至100j中的一个。第二SoC 4200的物理层PHY可包括通过信道4300发送传输信号的发送器4210。发送器4210和信道4300可以分别是图1的发送器11和信道12。
根据本发明构思的实施例的接收器可补偿传输信号与参考信号之间的共模偏移，可防止由于反射噪声引起的传输信号的失真被放大，并且可改善有效地确定传输信号的电压裕度。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员将清楚，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可对其做出各种改变和修改。

Claims (20)

1.一种接收器，包括：
放大器，被配置为：接收传输信号并通过放大传输信号与参考信号之间的第一电压差，分别在第一节点和第二节点生成第一输出信号和第二输出信号；以及
均衡器，连接到第一节点和第二节点，均衡器被配置为：接收传输信号，并且基于传输信号的平均电压电平与参考信号之间的第二电压差，补偿第一输出信号与第二输出信号之间的共模偏移。
2.如权利要求1所述的接收器，其中，共模偏移是第一输出信号的平均电压电平与第二输出信号的平均电压电平之间的第三电压差。
3.如权利要求1所述的接收器，其中，均衡器包括：
第一晶体管，连接到第一节点；以及
第二晶体管，连接到第二节点，并且
第一晶体管和第二晶体管被配置为：基于第二电压差来调节第一输出信号的电压电平和第二输出信号的电压电平。
4.如权利要求3所述的接收器，其中，所述放大器是第一放大器，并且
均衡器还包括：
第二放大器，被配置为：通过放大传输信号与参考信号之间的第一电压差来生成第三输出信号和第四输出信号；以及
滤波电路，被配置为：通过对第三输出信号和第四输出信号进行滤波来生成第五输出信号和第六输出信号。
5.如权利要求4所述的接收器，其中，基于第二电压差来确定第五输出信号与第六输出信号之间的第三电压差。
6.如权利要求4所述的接收器，其中，第一晶体管还被配置为：根据第五输出信号调节第一输出信号的电压电平，并且
第二晶体管还被配置为：根据第六输出信号调节第二输出信号的电压电平。
7.如权利要求1所述的接收器，其中，所述均衡器是第一均衡器，并且
所述接收器还包括：第二均衡器，被配置为放大第一输出信号与第二输出信号之间的第三电压差。
8.如权利要求1所述的接收器，其中，所述放大器包括：
第一晶体管，被配置为通过栅极端接收传输信号；
第二晶体管，被配置为通过栅极端接收参考信号；以及
源极退化电路，连接在第一晶体管的源极端与第二晶体管的源极端之间。
9.一种接收器，包括：
放大器，被配置为：接收传输信号并通过放大传输信号与参考信号之间的电压差，分别在第一节点和第二节点生成第一输出信号和第二输出信号；以及
均衡器，连接到第一节点和第二节点，所述均衡器被配置为：分别基于第一输出信号和第二输出信号生成第一反馈信号和第二反馈信号，并且基于第一反馈信号和第二反馈信号补偿第一输出信号与第二输出信号之间的共模偏移。
10.如权利要求9所述的接收器，其中，基于第一输出信号的平均电压电平确定第一反馈信号的电压电平，并且
基于第二输出信号的平均电压电平确定第二反馈信号的电压电平。
11.如权利要求9所述的接收器，其中，所述均衡器包括：
第一晶体管，连接到第一节点，并且被配置为根据第一反馈信号来调整第一输出信号的电压电平；以及
第二晶体管，连接到第二节点，并且被配置为根据第二反馈信号来调整第二输出信号的电压电平。
12.如权利要求11所述的接收器，其中，所述均衡器还包括：
滤波电路，被配置为：通过对第一输出信号和第二输出信号进行滤波来分别生成第一反馈信号和第二反馈信号。
13.如权利要求11所述的接收器，其中，所述均衡器还包括：
第三晶体管和第四晶体管，被配置为：通过放大第一输出信号与第二输出信号之间的电压差来生成第三输出信号和第四输出信号；
第五晶体管和第六晶体管，被配置为：通过放大第三输出信号与第四输出信号之间的电压差来生成第五输出信号和第六输出信号；以及
滤波电路，被配置为：通过对第五输出信号和第六输出信号进行滤波来分别生成第一反馈信号和第二反馈信号。
14.如权利要求9所述的接收器，其中，所述均衡器是第一均衡器，并且
所述接收器还包括：第二均衡器，被配置为放大所述放大器的第一输出信号与第二输出信号之间的电压差。
15.一种接收器，包括：
第一晶体管，被配置为接收单端信号；
第二晶体管，被配置为接收参考信号；
第三晶体管，连接到第一晶体管所连接到的第一节点；以及
第四晶体管，连接到第二晶体管所连接到的第二节点，其中，
第一晶体管和所述第二晶体管被配置为：通过放大单端信号与参考信号之间的第一电压差，分别在第一节点和第二节点生成第一输出信号和第二输出信号，并且
第三晶体管和第四晶体管被配置为：基于单端信号的平均电压电平与参考信号之间的第二电压差来补偿第一输出信号与第二输出信号之间的共模偏移。
16.如权利要求15所述的接收器，其中，共模偏移是第一输出信号的平均电压电平与第二输出信号的平均电压电平之间的第三电压差。
17.如权利要求15所述的接收器，还包括：
第五晶体管和第六晶体管，被配置为：分别接收单端信号和参考信号，并且通过放大第一电压差来生成第三输出信号和第四输出信号；以及
滤波电路，被配置为：通过对第三输出信号和第四输出信号进行滤波来分别生成第五输出信号和第六输出信号，其中，
第三晶体管还被配置为：根据第五输出信号来调整第一输出信号的电压电平，并且
第四晶体管还被配置为：根据第六输出信号来调整第二输出信号的电压电平。
18.如权利要求15所述的接收器，其中，第三晶体管和第四晶体管还被配置为：根据基于第一输出信号和第二输出信号生成的第一反馈信号和第二反馈信号，调整第一输出信号的电压电平和第二输出信号的电压电平。
19.如权利要求15所述的接收器，还包括：
第五晶体管，通过栅极端连接到第一节点并通过漏极端连接到第二节点；以及
第六晶体管，通过栅极端连接到第二节点并通过漏极端连接到第一节点。
20.如权利要求15所述的接收器，还包括：
第五晶体管，通过栅极端连接到第一节点；以及
第六晶体管，通过栅极端连接到第二节点，并且
其中，第五晶体管和第六晶体管被配置为：通过放大第一输出信号和第二输出信号之间的第三电压差来生成第三输出信号和第四输出信号。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210045073A (ko) * 2019-10-16 2021-04-26 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 효율적인 메모리 배치
US11139787B2 (en) * 2019-12-12 2021-10-05 Sicoya Gmbh Electrical amplifier
US11502659B2 (en) * 2020-06-17 2022-11-15 Stmicroelectronics International N.V. Voltage gain amplifier for automotive radar
KR20220000754A (ko) 2020-06-26 2022-01-04 삼성전자주식회사 공통 모드 오프셋 및 크로스 토크를 제거하는 수신기
WO2022146913A1 (en) * 2020-12-30 2022-07-07 Skyworks Solutions, Inc. Power amplifier having analog pre-distortion by adaptive degenerative feedback
CN113489465B (zh) * 2021-07-22 2023-09-29 苏州瀚宸科技有限公司 一种放大器电路
KR20230073910A (ko) 2021-11-19 2023-05-26 에스케이하이닉스 주식회사 멀티레벨 신호를 수신하는 수신기

Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04249411A (ja) * 1990-10-05 1992-09-04 Texas Instr Inc <Ti> 高性能演算増幅器と増幅方法
JPH06318828A (ja) * 1993-02-26 1994-11-15 Sgs Thomson Microelectron Sa 平衡増幅器の共通モード電圧調整装置
US20040227572A1 (en) * 2003-05-14 2004-11-18 Mitsubishi Denki Kabushiki Kaisha Input buffer circuit having function of canceling offset voltage
US20050134307A1 (en) * 2003-12-17 2005-06-23 Stojanovic Vladimir M. Offset cancellation in a multi-level signaling system
US20070008035A1 (en) * 2005-07-06 2007-01-11 Wing Faat Liu Wide-Band High-Gain Limiting Amplifier with Parallel Resistor-Transistor Source Loads
US20090009244A1 (en) * 2007-06-22 2009-01-08 Seiichi Banba High-frequency circuit
CN101388651A (zh) * 2007-09-10 2009-03-18 奇景光电股份有限公司 高速数字接口的接收器
CN101536315A (zh) * 2007-11-23 2009-09-16 香港应用科技研究院有限公司 具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器
CN101599759A (zh) * 2008-06-06 2009-12-09 阿尔特拉公司 高数据率hssi接收器中的增强灵敏度和降低偏移变化
CN101888217A (zh) * 2009-05-15 2010-11-17 佳能株式会社 全差分放大器电路
JP2011126049A (ja) * 2009-12-16 2011-06-30 Panasonic Corp スクリーン印刷システム及びスクリーン印刷システムのマスクのクリーニング方法
US20120201289A1 (en) * 2010-09-13 2012-08-09 Abdalla Mohamed Decision feedback equalizer and transceiver
US20140003162A1 (en) * 2012-06-27 2014-01-02 Samsung Electronics Co., Ltd. Small signal receiver and integrated circuit including the same
CN103916103A (zh) * 2013-01-09 2014-07-09 Lsi公司 高速率串行器/解串器(串化器/解串化器)应用中接收器上的信号检测器的超宽带损耗
US20140269130A1 (en) * 2013-03-14 2014-09-18 Moonkyun Maeng Memory receiver circuit for use with memory of different characteristics
CN104756452A (zh) * 2012-08-15 2015-07-01 马维尔国际贸易有限公司 具有集成采样器的开关式连续时间线性均衡器
US9209789B1 (en) * 2014-08-13 2015-12-08 Qualcomm Incorporated Apparatus to convert electrical signals from small-signal format to rail-to-rail format
EP3096452A1 (en) * 2015-05-20 2016-11-23 ALi Corporation Operational amplifier circuit with dc offset suppression
US10014965B1 (en) * 2016-11-04 2018-07-03 Inphi Corporation Offset-compensated loss of signal detection methods and systems
US20180262374A1 (en) * 2017-03-08 2018-09-13 Credo Technology Group Limited Finite impulse response analog receive filter with amplifier-based delay chain

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7124221B1 (en) 1999-10-19 2006-10-17 Rambus Inc. Low latency multi-level communication interface
US7439760B2 (en) 2005-12-19 2008-10-21 Rambus Inc. Configurable on-die termination
JP5022789B2 (ja) * 2007-06-27 2012-09-12 ザインエレクトロニクス株式会社 信号変換回路及びレール・ツー・レール回路
US7898323B2 (en) 2009-06-05 2011-03-01 Freescale Semiconductor, Inc. Amplifying circuit with offset compensation
JP5439590B2 (ja) 2010-04-06 2014-03-12 株式会社半導体理工学研究センター 比較器、差動アンプ回路、及びアナログデジタル変換器
US9118469B2 (en) 2010-05-28 2015-08-25 Aquantia Corp. Reducing electromagnetic interference in a received signal
US8937994B2 (en) 2012-06-25 2015-01-20 Rambus Inc. Partial response decision feedback equalizer with selection circuitry having hold state
US8638838B1 (en) 2012-08-27 2014-01-28 Teradici Corporation Differential serial interface for supporting a plurality of differential serial interface standards
US9184957B2 (en) 2012-12-27 2015-11-10 Intel Corporation High speed receivers circuits and methods
US10128965B1 (en) 2017-09-01 2018-11-13 Cadence Design Systems, Inc. Coupled inverter with auto-calibration

Patent Citations (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04249411A (ja) * 1990-10-05 1992-09-04 Texas Instr Inc <Ti> 高性能演算増幅器と増幅方法
JPH06318828A (ja) * 1993-02-26 1994-11-15 Sgs Thomson Microelectron Sa 平衡増幅器の共通モード電圧調整装置
US20040227572A1 (en) * 2003-05-14 2004-11-18 Mitsubishi Denki Kabushiki Kaisha Input buffer circuit having function of canceling offset voltage
US20050134307A1 (en) * 2003-12-17 2005-06-23 Stojanovic Vladimir M. Offset cancellation in a multi-level signaling system
US20070008035A1 (en) * 2005-07-06 2007-01-11 Wing Faat Liu Wide-Band High-Gain Limiting Amplifier with Parallel Resistor-Transistor Source Loads
US20090009244A1 (en) * 2007-06-22 2009-01-08 Seiichi Banba High-frequency circuit
CN101388651A (zh) * 2007-09-10 2009-03-18 奇景光电股份有限公司 高速数字接口的接收器
CN101536315A (zh) * 2007-11-23 2009-09-16 香港应用科技研究院有限公司 具有在锁相环输入和反馈差分时钟的共模均衡器的零延迟缓冲器
CN101599759A (zh) * 2008-06-06 2009-12-09 阿尔特拉公司 高数据率hssi接收器中的增强灵敏度和降低偏移变化
CN101888217A (zh) * 2009-05-15 2010-11-17 佳能株式会社 全差分放大器电路
JP2011126049A (ja) * 2009-12-16 2011-06-30 Panasonic Corp スクリーン印刷システム及びスクリーン印刷システムのマスクのクリーニング方法
US20120201289A1 (en) * 2010-09-13 2012-08-09 Abdalla Mohamed Decision feedback equalizer and transceiver
US20140003162A1 (en) * 2012-06-27 2014-01-02 Samsung Electronics Co., Ltd. Small signal receiver and integrated circuit including the same
CN104756452A (zh) * 2012-08-15 2015-07-01 马维尔国际贸易有限公司 具有集成采样器的开关式连续时间线性均衡器
CN103916103A (zh) * 2013-01-09 2014-07-09 Lsi公司 高速率串行器/解串器(串化器/解串化器)应用中接收器上的信号检测器的超宽带损耗
US20140269130A1 (en) * 2013-03-14 2014-09-18 Moonkyun Maeng Memory receiver circuit for use with memory of different characteristics
US9209789B1 (en) * 2014-08-13 2015-12-08 Qualcomm Incorporated Apparatus to convert electrical signals from small-signal format to rail-to-rail format
EP3096452A1 (en) * 2015-05-20 2016-11-23 ALi Corporation Operational amplifier circuit with dc offset suppression
US10014965B1 (en) * 2016-11-04 2018-07-03 Inphi Corporation Offset-compensated loss of signal detection methods and systems
US20180262374A1 (en) * 2017-03-08 2018-09-13 Credo Technology Group Limited Finite impulse response analog receive filter with amplifier-based delay chain

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