CN111739861A - 系统级封装模组及其封装方法 - Google Patents
系统级封装模组及其封装方法 Download PDFInfo
- Publication number
- CN111739861A CN111739861A CN202010500048.4A CN202010500048A CN111739861A CN 111739861 A CN111739861 A CN 111739861A CN 202010500048 A CN202010500048 A CN 202010500048A CN 111739861 A CN111739861 A CN 111739861A
- Authority
- CN
- China
- Prior art keywords
- chip
- package
- substrate
- layer
- packaging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 79
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 58
- 230000008569 process Effects 0.000 claims abstract description 20
- 239000003292 glue Substances 0.000 claims abstract description 8
- 239000010931 gold Substances 0.000 claims description 20
- 229910052737 gold Inorganic materials 0.000 claims description 20
- 239000013464 silicone adhesive Substances 0.000 claims description 18
- 238000012858 packaging process Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 230000002411 adverse Effects 0.000 abstract description 4
- 238000005538 encapsulation Methods 0.000 description 27
- 238000003466 welding Methods 0.000 description 17
- 241000218202 Coptis Species 0.000 description 9
- 235000002991 Coptis groenlandica Nutrition 0.000 description 9
- 239000000499 gel Substances 0.000 description 8
- 238000009459 flexible packaging Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005452 bending Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000741 silica gel Substances 0.000 description 5
- 229910002027 silica gel Inorganic materials 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000001125 extrusion Methods 0.000 description 2
- 230000009931 harmful effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000894007 species Species 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3135—Double encapsulation or coating and encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4801—Structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
- H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/48644—Gold (Au) as principal constituent
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本申请涉及一种系统级封装模组及其封装方法,系统级封装模组包括基板、芯片及封装层,芯片设置在基板上并与对应的电气接口通过引线连接,引线采用低温金线球焊制作形成,封装层覆盖芯片及对应引线。系统级封装模组的封装方法,包括:提供基板,基板设有芯片;采用低温金线球焊工艺在基板上形成引线,以连接芯片与对应电气接口;采用点胶工艺,覆盖芯片及对应引线,形成封装层;得到系统级封装模组。本申请的系统级封装模组及其封装方法,封装过程可避免高温对基板结构造成不良影响,并可实现系统级封装模组内部高密度的电路互连。
Description
技术领域
本申请涉及封装技术领域,具体涉及一种系统级封装模组及其封装方法。
背景技术
SIP(System In a Package,系统级封装)是将一个系统或子系统的全部或大部分电子功能配置在整合型基板内,而芯片以2D、3D的方式接合到整合型基板的封装方式,与在印刷电路板上进行系统集成相比,SIP能最大限度地优化系统性能、避免重复封装、缩短开发周期、降低成本、提高集成度。
传统的SIP模组封装主要采用高温金线球形焊接和低温金线楔形焊接进行电路互连,其中,传统高温球形焊接基本必要条件为150℃-200℃左右的高温,主要用于硬性基板的分立器件、IC等产品的焊线互连,能够满足较小的芯片焊盘尺寸和超细焊盘间距的芯片的焊线要求;低温楔形焊接主要用于功率器件的焊线互连,采用线材主要为铝线,由于楔形焊接受困于技术条件,对于金线尺寸、焊盘尺寸和焊盘间距有一定要求,无法应用到需要使用小的金线尺寸、超小焊盘和超细焊盘间距的集成电路芯片产品上。
随着SIP模组的应用领域更加广泛,当需要使用具有高密度焊盘的芯片以及基板使用的材料不耐高温时,采用高温球形焊接容易对基板的结构造成不良影响,采用低温楔形焊接则无法满足高密度的电路互连的要求,因此,有必要提出一种可以更广泛适用于SIP模组封装的方案。
发明内容
针对上述技术问题,本申请提供一种系统级封装模组及其封装方法,可以在封装过程可避免高温对基板结构造成不良影响,并可实现系统级封装模组内部高密度的电路互连。
为解决上述技术问题,本申请提供一种系统级封装模组,包括基板、芯片及封装层,所述芯片设置在所述基板上并与对应的电气接口通过引线连接,所述引线采用低温金线球焊制作形成,所述封装层覆盖所述芯片及对应引线。
其中,所述基板为柔性基板,所述芯片为柔性芯片,所述封装层为柔性封装层。
其中,所述引线为直径小于或等于0.7mil的金线。
其中,所述芯片的焊盘尺寸小于或等于45μm,所述芯片的焊盘间距小于或等于55μm。
其中,所述封装层包括第一封装层与第二封装层,所述第一封装层覆盖所述芯片及所述引线,所述第二封装层覆盖所述第一封装层,所述第二封装层的硬度小于所述第一封装层。
其中,所述第一封装层为硅树脂胶,所述第二封装层为硅胶。
本申请还提供一种系统级封装模组的封装方法,包括:
a.提供基板,所述基板设有芯片;
b.采用低温金线球焊工艺在所述基板上形成引线,以连接所述芯片与对应电气接口;
c.采用点胶工艺,覆盖所述芯片及对应引线,形成封装层;
d.得到系统级封装模组。
在所述系统级封装模组的封装方法中,所述基板为柔性基板,所述芯片为柔性芯片,所述封装层为柔性封装层。
在所述系统级封装模组的封装方法中,在步骤b中,所述低温金线球焊的焊接温度为30-50℃。
在所述系统级封装模组的封装方法中,在步骤b中,所述低温金线球焊的超声电流为200-400mA,压力为8-10g,时间为150-500ms。
在所述系统级封装模组的封装方法中,在步骤b中,使用的金线为直径小于或等于0.7mil的金线。
在所述系统级封装模组的封装方法中,所述芯片的焊盘尺寸小于或等于45μm,所述芯片的焊盘间距小于或等于55μm。
在所述系统级封装模组的封装方法中,步骤c,包括:
进行第一次点胶,形成覆盖所述芯片及对应引线的第一封装层;
进行第二次点胶,形成覆盖所述第一封装层的第二封装层,且所述第二封装层的硬度小于所述第一封装层。
在所述系统级封装模组的封装方法中,所述第一封装层为硅树脂胶,所述第二封装层为硅胶。
本申请的系统级封装模组及其封装方法,系统级封装模组包括基板、芯片及封装层,芯片设置在基板上并与对应的电气接口通过引线连接,引线采用低温金线球焊制作形成,封装层覆盖芯片及对应引线。系统级封装模组的封装方法,包括:提供基板,基板设有芯片;采用低温金线球焊工艺在基板上形成引线,以连接芯片与对应电气接口;采用点胶工艺,覆盖芯片及对应引线,形成封装层;得到系统级封装模组。本申请的系统级封装模组及其封装方法,封装过程可避免高温对基板结构造成不良影响,并可实现系统级封装模组内部高密度的电路互连。
附图说明
图1是根据第一实施例示出的系统级封装模组的结构示意图;
图2是根据第二实施例示出的系统级封装模组的封装方法的流程示意图;
图3是根据第二实施例示出的系统级封装模组的封装方法的工艺示意图;
图4是不同系统级封装模组的弯曲效果示意图。
具体实施方式
以下由特定的具体实施例说明本申请的实施方式,熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本申请的其他优点及功效。
在下述描述中,参考附图,附图描述了本申请的若干实施例。应当理解,还可使用其他实施例,并且可以在不背离本申请的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的,这里使用的术语仅是为了描述特定实施例,而并非旨在限制本申请。
虽然在一些实例中术语第一、第二等在本文中用来描述各种元件,但是这些元件不应当被这些术语限制。这些术语仅用来将一个元件与另一个元件进行区分。
再者,如同在本文中所使用的,单数形式“一”、“一个”和“该”旨在也包括复数形式,除非上下文中有相反的指示。应当进一步理解,术语“包含”、“包括”表明存在所述的特征、步骤、操作、元件、组件、项目、种类、和/或组,但不排除一个或多个其他特征、步骤、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的,或意味着任一个或任何组合。因此,“A、B或C”或者“A、B和/或C”意味着“以下任一个:A;B;C;A和B;A和C;B和C;A、B和C”。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时,才会出现该定义的例外。
第一实施例
图1是根据第一实施例示出的系统级封装模组的结构示意图。请参考图1,本实施例的系统级封装模组(以下简称“SIP模组”)包括基板11、芯片12及封装层15,芯片12设置在基板11上并与对应的电气接口通过引线13连接,引线13采用低温金线球焊制作形成,封装层15覆盖芯片12及对应引线13。
基板11可以是刚性基板或柔性基板,芯片12可以是刚性芯片或柔性芯片,封装层15可以是刚性封装层或柔性封装层,柔性是指元器件具备可弯曲的能力且可弯曲程度大于一定的范围,通过改变基板11、芯片12、封装层15所使用的材料、厚度和/或制备工艺,可以赋予基板11、芯片12、封装层15刚性或柔性的特性,来满足不同领域的使用要求。
引线13采用低温金线球焊制作形成,低温是指金线球焊的温度相对传统高温球形焊接使用的温度(150-200℃)更低,在本实施例中,低温定义为25℃-80℃,优选为30℃-50℃,可以避免基板11的焊盘区域在焊接引线13时受热变软,造成不良影响,进行低温金线球焊时,控制超声电流为200-400mA,压力为8-10g,时间为150-500ms,焊接参数与传统高温金线球焊的焊接参数存在明显差别,尤其适用于封装基板11不耐高温及拥有高密度焊盘的芯片12的SIP模组,可以实现SIP模组内部高密度的电路互连,同时保证金线与焊盘之间的粘合强度及生产效率。
在本实施例中,基板11为柔性基板,芯片12为柔性芯片,封装层15为柔性封装层,通过采用低温金线球焊制作引线13,并设置柔性的封装层15,封装过程可避免高温对基板结构造成不良影响,可以实现SIP模组内部高密度的电路互连,并使SIP模组的可弯曲程度最大化,增强了SIP模组的实际可应用性,解决传统SIP模组在弯曲应用领域的局限性问题。
基板11以聚酰亚胺(PI)为主材质,基板11的厚度大于或等于20μm且可弯曲变形使用,基板11上根据SIP封装的设计要求设置有电气接口,例如金手指、焊盘。芯片12通过导电或非导电胶粘附在基板11上,芯片12具有高密度焊盘,其中,焊盘尺寸小于或等于45μm,焊盘间距小于或等于55μm。芯片12的厚度小于或等于50μm,具备柔性,在本实施例中,基板11的厚度为50μm,芯片12的厚度为25μm,芯片12的尺寸为1mm×1mm-4mm×4mm,芯片12与基板11之间的贴装材料为DAF(芯片粘合薄膜)。
与具有高密度焊盘的芯片12对应的,用于连接芯片12与对应电气接口的引线13为直径小于或等于0.7mil的金线,本实施例中,引线13为直径0.6-0.7mil的金线,可以应用低温金线球焊工艺进行金线焊接。可以理解,电气接口包括基板11上的焊盘和芯片12上的焊盘,也就是说,芯片12与基板11之间或不同芯片12之间均可通过引线13连接。
封装层15为柔性封装层,是指封装层15的柔性优于现有的塑封结构的柔性。在本实施例中,封装层15包括第一封装层151与第二封装层152,第一封装层151覆盖芯片12及对应引线13,第二封装层152覆盖第一封装层151,第二封装层152的硬度小于第一封装层151,如此,第一封装层151较佳的硬度特性,能够增强对芯片12及引线13的保护,第二封装层152较低的硬度,可以对应有较佳的韧性及应力特性,匹配SIP模组的可弯曲特性,使得SIP模组的可弯曲程度最大化。在本实施例中,第一封装层151为硅树脂胶,第二封装层152为硅胶,硅胶和硅树脂胶具备较佳的韧性、应力及硬度特性,第一封装层151采用硅树脂胶,具备相对较佳的硬度特性,能够增强对芯片12及引线13的保护,第二封装层152采用硅胶,具备较低的硬度、较佳的韧性及应力特性,匹配SIP模组的可弯曲特性,使得柔性SIP模组的可弯曲程度最大化。
第一封装层151为硅树脂胶时,点胶时间为3s、胶重量为500mg,之后依次在80±5℃的温度下烘烤30min、在150±5℃的温度下烘烤60min,得到的第一封装层151的硬度为Shore D30-35,伸长率为100-200%,拉伸强度为2.0-3.0MPa。第二封装层152采用硅胶时,点胶时间为2s、胶重量为300mg,点胶后在150±5℃的温度下烘烤60min,形成第二封装层152的硬度为Shore A20-30,伸长率为200-230%,拉伸强度为1.0-2.0Mpa。
以上结构的SIP模组,低温金线球焊制作引线解决了传统的高温金线球焊和低温金线楔形焊接无法完成使用不耐高温的基板的SIP模组内部高密度的电路互连的问题。此外,基板为柔性基板,芯片为柔性芯片时,两次封胶形成两层柔性封装层,不仅保护了芯片与互连金线免受外力挤压损伤,同时也最大程度的实现了SIP模组的可弯曲程度,增强了SIP模组的实际可应用性,解决了传统SIP模组在弯曲应用领域的局限性问题。
第二实施例
图2是根据第二实施例示出的系统级封装模组的封装方法的流程示意图。请参考图2,本实施例的系统级封装模组的封装方法,包括:
步骤210,提供基板,基板设有芯片。
基板21可以是刚性基板或柔性基板,在本实施例中,请结合图3(a),基板21以PI为主材质,基板21的厚度大于或等于20μm且可弯曲变形使用,基板21上根据SIP封装的设计要求设置有电气接口,例如金手指、焊盘。芯片22通过导电或非导电胶粘附在基板21上,芯片22具有高密度焊盘,其中,焊盘尺寸小于或等于45μm,焊盘间距小于或等于55μm。芯片22的厚度小于或等于50μm,具备柔性,在本实施例中,基板21的厚度为50μm,芯片22的焊盘尺寸为40μm,焊盘间距为50μm,厚度为25μm,芯片22的尺寸为1mm×1mm-4mm×4mm,芯片22与基板21之间的贴装材料为DAF(芯片粘合薄膜)。
步骤220,采用低温金线球焊工艺在基板上形成引线,以连接芯片与对应电气接口。
请结合图3(b),引线23采用低温金线球焊制作形成,低温是指金线球焊的温度相对传统高温球形焊接使用的温度(150-200℃)更低,在本实施例中,低温定义为25℃-80℃,优选为30℃-50℃,可以避免基板21的焊盘区域在焊接引线23时受热变软,进行低温金线球焊时,控制超声电流为200-400mA,压力为8-10g,时间为150-500ms,可以满足直径小于或等于0.7mil的金线在基板21上的焊接互连,焊接参数与传统高温金线球焊的焊接参数存在明显差别,尤其适用于使用不耐高温的基板21及拥有高密度焊盘的芯片22封装SIP模组,可以实现SIP模组内部高密度的电路互连。
与具有高密度焊盘的芯片22对应的,适用于连接芯片22与对应电气接口的引线23为直径小于或等于0.7mil的金线,本实施例中,引线23为直径0.6-0.7mil的金线。可以理解,电气接口包括基板21上的焊盘和芯片22上的焊盘,也就是说,芯片22与基板21之间或不同芯片22之间均可通过引线23连接。
低温金线球焊接工艺,是在合适的低温度(30℃-50℃)等工艺参数条件作用下用金线将芯片的焊盘与基板或其它芯片上的焊盘连接,保障SIP模组的功能可输出,在低温金线球焊接的过程中,需要保证金线与焊盘之间的粘合强度及生产效率,并通过外观检测、品质检测项目来判定低温金线互连工艺的可靠行。
其中,外观检测项目与传统的高温金线球形焊接检测项目相同:金球直径、金球厚度、金球形状、线弧稳定性,品质检测项目与传统的高温金线球形焊接检测项目相同:金球推力(BALL SHEAR)、金线拉力(WIRE PULL)、信赖性检测。如表1所示,从测试结果中可以看出,低温金线球形焊接工艺的金球直径、金球厚度、金球形状、线弧稳定性均能达到传统的高温金线球形焊接的金球直径、金球厚度、金球形状、线弧稳定性的标准,与传统的高温金线球形焊接的焊接品质无明显差别。
表1.低温金线球焊的品质测试结果
步骤230,采用点胶工艺,覆盖芯片及对应引线,形成封装层。
步骤240,得到系统级封装模组。
在本实施例中,点胶过程包括:
进行第一次点胶,形成覆盖芯片及对应引线的第一封装层;
进行第二次点胶,形成覆盖第一封装层的第二封装层,且第二封装层的硬度小于第一封装层。
请结合图3(c),第一封装层251覆盖芯片22及对应引线23,在本实施例中,第一封装层251为硅树脂胶,通过点胶机将硅树脂胶点到焊接了引线23的芯片22上,通过硅树脂胶的流动性,将芯片22与引线23完全覆盖,然后送入烤箱烘烤,其中,点胶时间为3s、胶重量为500mg,之后依次在80±5℃的温度下烘烤30min、在150±5℃的温度下烘烤60min,形成具有柔性的第一封装层251,第一封装层251的硬度为Shore D30-35,伸长率为100-200%,拉伸强度为2.0-3.0MPa。
请结合图3(d),第二封装层252覆盖第一封装层251,在本实施例中,第二封装层252为硅胶,通过点胶机将硅胶点到第一次点胶形成的胶体上,通过硅胶的流动性将第一次点胶形成的胶体完全覆盖后送入烤箱烘烤,其中,点胶时间为2s、胶重量为300mg,点胶后在150±5℃的温度下烘烤60min,形成具有柔性的第二封装层252。第二封装层252的硬度为Shore A20-30,伸长率为200-230%,拉伸强度为1.0-2.0Mpa。
为了最大程度的保证SIP模组的可弯曲能力,本申请采用柔性基板与柔性芯片,将芯片直接贴片到基板上,并且使用了硅胶及硅树脂胶进行封装,硅胶和硅树脂胶具备较佳的韧性、应力及硬度特性,能够匹配基板的可弯曲柔性特性。请参考图4,采用半径R为5-8mm圆柱体31对三种不同SIP模组的弯曲能力进行评估,其中,将芯片52贴片于硬性基板51上焊线压膜塑封得到的SIP模组,无法弯曲使用;将塑封好的元器件62直接贴片于基板61上得到的SIP模组,弯曲程度低,元器件62处无法弯曲,且基板61与圆柱体31之间有空隙,无法完全贴合;而本申请将芯片直接贴片到基板21上并使用封装层25进行封装得到的柔性SIP模组,弯曲程度好,封装层25可发生一定的形变,匹配基板21的弯曲变形,基板21与圆柱体31之间完全贴合。可见,本申请的封装工艺可以在实现SIP模组内部高密度的电路互连的同时,使SIP模组的可弯曲程度最大化。
本实施例的系统级封装模组的封装方法,包括:提供基板,基板设有芯片;采用低温金线球焊工艺在基板上形成引线,以连接芯片与对应电气接口;采用点胶工艺,覆盖芯片及对应引线,形成封装层;得到系统级封装模组。如此,封装过程可避免高温对基板结构造成不良影响,并可实现系统级封装模组内部高密度的电路互连。此外,基板为柔性基板,芯片为柔性芯片时,两次封胶形成两层柔性封装层,不仅保护了芯片与互连金线免受外力挤压损伤,同时也最大程度的实现了SIP模组的可弯曲程度,增强了SIP模组的实际可应用性,解决了传统SIP模组在弯曲应用领域的局限性问题。
上述实施例仅例示性说明本申请的原理及其功效,而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本申请的权利要求所涵盖。
Claims (14)
1.一种系统级封装模组,其特征在于,包括基板、芯片及封装层,所述芯片设置在所述基板上并与对应的电气接口通过引线连接,所述引线采用低温金线球焊制作形成,所述封装层覆盖所述芯片及对应引线。
2.根据权利要求1所述的系统级封装模组,其特征在于,所述基板为柔性基板,所述芯片为柔性芯片,所述封装层为柔性封装层。
3.根据权利要求1或2所述的系统级封装模组,其特征在于,所述引线为直径小于或等于0.7mil的金线。
4.根据权利要求1或2所述的系统级封装模组,其特征在于,所述芯片的焊盘尺寸小于或等于45μm,所述芯片的焊盘间距小于或等于55μm。
5.根据权利要求1或2所述的系统级封装模组,其特征在于,所述封装层包括第一封装层与第二封装层,所述第一封装层覆盖所述芯片及所述引线,所述第二封装层覆盖所述第一封装层,所述第二封装层的硬度小于所述第一封装层。
6.根据权利要求5所述的系统级封装模组,其特征在于,所述第一封装层为硅树脂胶,所述第二封装层为硅胶。
7.一种系统级封装模组的封装方法,其特征在于,包括:
a.提供基板,所述基板设有芯片;
b.采用低温金线球焊工艺在所述基板上形成引线,以连接所述芯片与对应电气接口;
c.采用点胶工艺,覆盖所述芯片及对应引线,形成封装层;
d.得到系统级封装模组。
8.根据权利要求7所述的系统级封装模组的封装方法,其特征在于,所述基板为柔性基板,所述芯片为柔性芯片,所述封装层为柔性封装层。
9.根据权利要求7或8所述的系统级封装模组的封装方法,其特征在于,在步骤b中,所述低温金线球焊的焊接温度为30-50℃。
10.根据权利要求9所述的系统级封装模组的封装方法,其特征在于,在步骤b中,所述低温金线球焊的超声电流为200-400mA,压力为8-10g,时间为150-500ms。
11.根据权利要求7或8所述的系统级封装模组的封装方法,其特征在于,在步骤b中,使用的金线为直径小于或等于0.7mil的金线。
12.根据权利要求7或8所述的系统级封装模组的封装方法,其特征在于,所述芯片的焊盘尺寸小于或等于45μm,所述芯片的焊盘间距小于或等于55μm。
13.根据权利要求7或8所述的系统级封装模组的封装方法,其特征在于,步骤c,包括:
进行第一次点胶,形成覆盖所述芯片及对应引线的第一封装层;
进行第二次点胶,形成覆盖所述第一封装层的第二封装层,且所述第二封装层的硬度小于所述第一封装层。
14.根据权利要求13所述的系统级封装模组的封装方法,其特征在于,所述第一封装层为硅树脂胶,所述第二封装层为硅胶。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010500048.4A CN111739861A (zh) | 2020-06-04 | 2020-06-04 | 系统级封装模组及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010500048.4A CN111739861A (zh) | 2020-06-04 | 2020-06-04 | 系统级封装模组及其封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111739861A true CN111739861A (zh) | 2020-10-02 |
Family
ID=72649262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010500048.4A Pending CN111739861A (zh) | 2020-06-04 | 2020-06-04 | 系统级封装模组及其封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111739861A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113035855A (zh) * | 2021-03-01 | 2021-06-25 | 青岛歌尔智能传感器有限公司 | 射频模组系统级封装结构及其制作方法和电子设备 |
-
2020
- 2020-06-04 CN CN202010500048.4A patent/CN111739861A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113035855A (zh) * | 2021-03-01 | 2021-06-25 | 青岛歌尔智能传感器有限公司 | 射频模组系统级封装结构及其制作方法和电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6762485B2 (en) | Plastic lead frames for semiconductor devices | |
JP3383081B2 (ja) | 陽極接合法を用いて製造した電子部品及び電子部品の製造方法 | |
JP2858246B2 (ja) | 半導体パッケージ | |
CN101232004A (zh) | 芯片堆叠封装结构 | |
KR950006439B1 (ko) | 반도체장치 및 그 제조방법 | |
EP2931009A1 (en) | Flexible electronic system with wire bonds | |
JP2009283606A (ja) | 配線部材の接続構造体及び配線部材の接続方法 | |
JP2012059782A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
TW546792B (en) | Manufacturing method of multi-chip stack and its package | |
CN111739861A (zh) | 系统级封装模组及其封装方法 | |
US6770982B1 (en) | Semiconductor device power distribution system and method | |
US20150075849A1 (en) | Semiconductor device and lead frame with interposer | |
US6544820B2 (en) | Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication | |
TWI229394B (en) | Ball grid array semiconductor package with resin coated metal core | |
JP2000049384A (ja) | チップ型発光装置 | |
CN102194708A (zh) | 一种薄型封装的工艺 | |
CN101853817A (zh) | 封装结构及其制造方法 | |
TWI254429B (en) | Flexible flip chip package structure | |
JP2000067200A (ja) | Icカード | |
CN101834162A (zh) | 芯片封装结构及方法 | |
JP3012753B2 (ja) | Tabパッケージとその接続方法 | |
CN220400571U (zh) | 一种散热型功率模块封装结构 | |
CN101872754B (zh) | 焊线接合结构、强化焊线接合的方法及半导体封装构造的制造方法 | |
CN117673016A (zh) | 封装结构及封装方法 | |
JP2862081B2 (ja) | Icチップの実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |