CN111727510A - 包括彼此耦接的栅和阴极的光电器件 - Google Patents
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Abstract
光电器件(100)包括：第一p掺杂半导体层(106)和第二n掺杂半导体层(108)，它们叠置并形成p‑n结；第一电极(122)，电连接到第一半导体层并形成器件的阳极；栅(118)，抵靠第一半导体层的至少一个侧面定位；第二电极(128)，抵靠第二半导体层的侧面定位，电连接到第二半导体层并与第一半导体层电隔离，其中第二电极的一部分(132)抵靠所述栅定位，使得第二电极电连接到所述栅并形成所述器件的栅电极和阴极。
Description
技术领域
本发明涉及具有p-n结的光电器件(诸如发光二极管(LED或微LED)，尤其用于制作任何种类的包括LED的发光设备(屏幕、投影仪、视频墙等))或诸如光电二极管的光电检测器件的领域。本发明有利地应用于能够发射和/或接收在从UV光谱到红外光谱的波长光谱范围内(大约从100nm到10μm)的光的光电器件。
背景技术
发射蓝光的发光二极管一般包括p-i-n结，所述p-i-n结包括：
-通常具有1019受主/cm3的P掺杂GaN层，
-通常包括1017施主/cm3的非有意掺杂或本征GaN区域，其中形成了InGaN的量子阱，以及
-通常具有1019施主/cm3的n掺杂GaN层。
包括量子阱的非有意掺杂区域称为有源区，在所述量子阱中产生光发射。
可以在有源区与P掺杂GaN层之间添加P掺杂的、铝浓度在8％与15％之间的AlGaN电子阻挡层，如文献"The influence of acceptor anneal temperature on theperformance of InGaN/GaN quantum well light-emitting diodes",J.D.Thomson etal.,Journal of Applied Physics 99,024507(2006)中所述。该电子阻挡层将电子的运动限制为从有源区到P掺杂GaN层。
限制这类发光二极管效率的主要问题是，p掺杂GaN层中受主的高活化能(activation energy)，其通常在200meV量级左右。
利用AlGaN制作p-i-n结来制作在紫外光谱(UV LED)中发射的发光二极管，其中量子阱由GaN制作。AlGaN中铝浓度越高，P掺杂AlGaN中受主的活化能越大。例如，AlN中该活化能为600meV的量级。因此，AlGaN中激活的受主数量非常小，更加限制了这种UV LED的效率。
为了降低这种UV LED中受主的活化能，可以用P掺杂GaN代替P掺杂AlGaN。然而，这样做的缺点是限制了UV LED的由AlGaN制成的有源区的辐射效率。此外，在有源区中发射的一部分UV光被P掺杂GaN吸收。
在上述的例子中，观察到的限制是由于p-n结中受主的高活化能。当施主深时，也可能遇到与施主的高活化能相关的类似问题。例如，在p-n结是由金刚石制成的LED的情况中，这些问题就会出现，因为在这种情况下，施主有高的电离(ionisation)能量(大约460meV的量级)。
此外，在光电二极管(例如，旨在用于UV光检测并且由AlGaN或金刚石制成的光电二极管)中也发现了类似的问题。
为了解决这些问题并提高LED或光电二极管的内部量子效率,尤其是当使用具有高受主或施主活化能的半导体材料时，文献EP 2960951A1描述了包括p-n结的光电器件(例如，LED或光电二极管)，其以台式结构制成并耦合到能够通过电场的产生来电离p-n结掺杂剂的元件，所述元件抵靠p-n结的侧面的一部分形成。
虽然这种掺杂剂电离元件是有效的，但是该结构需要接入(access to)三个电极：一个为阳极，一个为阴极，一个为电离元件。此外，这种器件中的有源区需要在台式结构之间蚀刻，这对器件的规模造成了很大的表面效率损失。
发明内容
本发明的一个目的是提出一种光电器件，其中效率不受器件的p-掺杂层中受主的高活化能的限制，该器件不需要接入三个单独的电极，并且其中结构不涉及蚀刻器件的有源区。
为实现此目的，本发明提出一种光电器件，至少包括：
-第一p掺杂半导体层和第二n掺杂半导体层，其中一层置于另一层之上并一起形成p-n结；
-第一电极，其电连接到所述第一半导体层并形成所述光电器件的阳极；
-栅，其被布置为抵靠所述第一半导体层的至少一部分的至少一个侧面；
-第二电极，其被布置为抵靠所述第二半导体层的至少一部分的至少一个侧面，电连接到所述第二半导体层的所述部分，并且与所述第一半导体层电绝缘；
以及其中，所述第二电极的至少一部分被布置为抵靠所述栅的导电材料，使得所述第二电极电连接到所述栅的导电材料并形成所述光电器件的栅电极和阴极二者。
在这样的光电器件中，由于第二电极形成光电器件的栅电极和阴极二者，所以仅接入两个电极就足以控制光电器件。
通过将阴极和栅偏置到相同的电位，光电器件以累积模式运行。
由于向栅施加的电位与向阳极施加的电位不同，因此在p区和栅之间获得的电位差会在p掺杂半导体的被栅覆盖的侧面形成累积通道。这使得可以提高光电器件的效率(LED情况下的发射效率)，即使使用具有高受主活化能的材料来制作光电器件。
特别地，该结构使得可以增大由GaN制成并且包括具有InGaN阱的有源区的LED或者由AlGaN制成并且包括具有GaN阱的有源区的LED的发射效率。
最后，对p掺杂半导体的由栅所抵靠布置的侧面的接入不需要在p掺杂半导体的整个厚度上蚀刻p-n结，特别是保留了器件的设置在p-n结内的可能有源区。
栅可以仅覆盖p掺杂半导体的侧面而不覆盖n掺杂半导体的侧面，从而使器件可以以累积模式工作。
栅可以被配置为在由栅覆盖的p掺杂半导体的侧面处形成累积通道。
栅可以包括栅介电(gate dielectric)，其具有大于约3.2的介电常数和在约0.5nm到100nm之间的等效氧化物厚度(EOT，其是用于实现相同绝缘的SiO2的等效厚度)。这种栅介电使得在栅介电中可以具有低泄漏电流和高电场(泄漏电流与电场成反比)。在这种情况下，栅介电材料对应于所谓的“高K”电介质，例如，对应于HfO2、Al2O3、Ta2O5或ZrO2，其厚度例如在大约2nm至50nm之间。
该器件可以包括至少一个延伸通过第一半导体层的孔和/或沟槽，并且栅可以被布置成抵靠由第一半导体层形成的孔和/或沟槽的侧面的至少一部分。
特别地，多个沟槽可以延伸通过第一半导体层，在这种情况下，栅可以在每个沟槽中抵靠由第一半导体层形成的侧面来布置。利用这样的沟槽，抵靠p掺杂半导体的栅表面被最大化。
另外，第二电极的至少一部分可以从孔和/或沟槽的底壁至少延伸通过第二半导体层。
作为变型，第二电极的至少一部分可以延伸通过第一和第二半导体层，在这种情况下，在第二电极与第二电极延伸通过的第一半导体层的部分之间存在电绝缘。
栅的一部分可以布置在第一半导体层上并且与第二电极接触。
器件可以另外包括至少一个覆盖第一半导体层并与第一电极接触的金属层。在这种情况下，当器件包括至少一个延伸通过第一半导体层的孔和/或沟槽时，所述孔和/或沟槽也可以延伸通过所述金属层。
第一半导体层和/或第二半导体层可以有利地包括AlGaN。
光电器件可以是发光二极管或光电二极管。
本发明还涉及一种用于制作光电器件的方法，该方法至少包括以下步骤：
-制作第一p掺杂半导体层和第二n掺杂半导体层，其中一层置于另一层之上并一起形成p-n结；
-制作栅，所述栅被布置为抵靠所述第一半导体层的至少一部分的至少一个侧面；
-制作第一电极，所述第一电极电连接到所述第一半导体层并形成所述光电器件的阳极；
-制作第二电极，所述第二电极被布置为抵靠所述第二半导体层的至少一部分的至少一个侧面，电连接到所述第二半导体层的所述部分，并且与所述第一半导体层电绝缘，使得所述第二电极的至少一部分被布置为抵靠所述栅的导电材料，以便所述第二电极电连接到所述栅的导电材料并形成所述光电器件的栅电极和阴极二者。
该方法可以进一步包括，在制作所述第一半导体层和所述第二半导体层与制作所述栅之间，制作通过所述第一半导体层的至少一个孔和/或沟槽，并且随后可以制作所述栅，使得所述栅被布置为抵靠由所述第一半导体层形成的孔和/或沟槽的侧面的至少一部分。
另外，制作所述第二电极可以包括：制作至少一个从所述孔和/或沟槽的底壁至少通过所述第二半导体层的开口，然后用至少一种导电材料填充所述开口。
该方法可以是这样的：
-制作所述p-n结还包括制作置于所述第一半导体层和所述第二半导体层之间的有源发射区，
-当通过所述第一半导体层制作孔和/或沟槽时，形成所述孔和/或沟槽的蚀刻在所述有源发射区处停止，使得所述孔和/或沟槽的底壁由所述有源发射区形成，
-制作所述栅以覆盖所述孔和/或沟槽的底壁。
可以通过以下方式制作所述栅：抵靠所述第一半导体层的至少一部分的所述至少一个侧面以及在所述第一半导体层上沉积至少一种栅介电材料，并且在所述栅介电材料上沉积所述栅的导电材料，其中，可以制作所述第二电极，使得所述第二电极的抵靠所述栅的导电材料布置的所述部分布置在所述第一半导体层上。
附图说明
通过阅读实施例的描述，将更容易理解本发明，所参考的附图仅作为示例给出，不打算以任何方式限制，其中：
-图1是本发明的光电器件的特定实施例的示意图；
-图2A至2J示出了根据特定实施例的用于制作本发明的光电器件的方法的步骤；
-图3显示了根据特定实施例的本发明光电器件的俯视图。
下列描述的各附图的相同、相似或等效部分均有相同的附图标记，以便于阅读各附图。
为了使附图更清晰，附图的各个部分不一定按照统一的比例显示。
必须将各种可能性(变体和实施例)理解为互不排斥，因此可以组合。
具体实施方式
首先参考图1，它显示了根据特定实施例的光电器件100。在本实施例中，光电器件100是发光二极管，或LED。
LED 100包括衬底102，旨在用作用于形成LED 100的额外层的支撑件。例如，衬底102包括蓝宝石，其厚度(如图1所示平行于z轴的尺寸)例如约为500μm。
LED 100包括有源区104，有源区104包括一个或多个发射层，每个发射层形成例如包括AlGaN的量子阱，并且每个发射层置于例如包括GaN或AlGaN(其铝浓度小于发射层的AlGaN的铝浓度)的两个阻挡层之间。发射层的AlGaN例如包括50％的铝，这使得可以获得在约260nm波长的UV光发射。有源区104中的所有层，即发射层和阻挡层，包括本征半导体材料，即非有意掺杂的材料(其中残余施主浓度nnid例如等于约1017施主/cm3，或在1015至1018施主/cm3之间)。该发射层或每个发射层的厚度，例如，等于约1nm和更一般在约0.5nm和10nm之间,每个阻挡层的厚度,例如,等于约5nm或在约1nm与25nm之间。LED 100的空间电荷区主要位于该有源区104。
作为一种变型，有源区104可由具有一个或多个包括InGaN的发射层的GaN制成。
有源区104置于第一p掺杂半导体层106和第二n掺杂半导体层108之间，其中两个半导体层106和108形成LED100的的pn结(或者更精确地说，p-i-n结，鉴于有源区104包括置于掺杂层106和108之间的本征半导体材料)。这些层106和108以及有源区104被布置为以第二层108被置于有源区104和衬底102之间的方式的彼此相关。
层106和108例如包括AlGaN。此外，层106和108的AlGaN例如包括70％的铝。第一层106是p掺杂的，其中，例如，受主(空穴)浓度在约1017与5.1019受主/cm3之间，在本例中等于5.1017受主/cm3。第二层是n掺杂的，其中，例如，施主(电子)浓度在约1017与5.1019施主/cm3之间，在本例中等于5.1018施主/cm3。例如，两个半导体层108和106中每一层的厚度分别在20nm和10μm之间。在这里描述的示例中，第一半导体层106的厚度约等于200nm，第二半导体层108的厚度约等于1μm。第二半导体层108置于位于第二层108和衬底102之间的缓冲层110上，包括例如n掺杂AlGaN，其浓度例如约等于1019施主/cm3，厚度约等于2μm。缓冲层110有利地包括相同半导体，并以与第二层108相同的方式掺杂。
除了上面所描述的铝的比例，或者除了AlGaN的半导体材料，例如GaN和/或InGaN，都可以用于LED 100，特别是鉴于LED 100旨在发射的波长范围。
LED 100还包括导电材料层112，即本例中的金属，置于第一半导体层106上并与该层电连接，从而形成LED 100的阳极的一部分。例如，层112包括Ag和/或Al。层112的厚度例如在约20nm至2μm之间。
层112覆盖有硬掩模114，硬掩模包含介电材料，例如SiO2，其目的是，当LED 100被制作时，使得通过层106和112形成沟槽116。例如，硬掩模114的厚度在约100nm与2μm之间。
通过层112和106制成的沟槽116形成这样的位置，在所述位置中形成LED 100的栅。作为一般规则，一个或多个孔和/或沟槽116通过至少第一层106制成以形成与用于栅的p掺杂半导体接触的区域。
栅介电材料层和导电材料栅层，由附图标记118一起指定，如图1所示，形成为单个层，覆盖硬掩模114以及沟槽116的侧壁，沟槽116的侧壁由硬掩模114和第一层106形成，沟槽116的底壁由有源区104形成。这些层118形成了LED 100的栅。栅介电材料层可包括优选为“高k”型的至少一种介电材料，即，介电常数比SiO2的介电常数大的材料，即大于约3.2。因此，该材料例如为Al2O3、HfO2、ZrO2、Ta2O5，或这些介电材料中若干种的堆叠。使用“高k”介电材料可以使栅介电比不使用“高k”介电材料时更厚。
该栅介电材料层很薄，例如，厚度在2nm与50nm之间。更具体地说，栅介电材料或材料的厚度选择为，使得其材料层的等效氧化物厚度(EOT)约在0.5nm与100nm之间。
这里，栅118的导电材料层包括：形成扩散屏障的第一层，包括例如TiN、TaN、WN；以及第二层金属层，包括例如钨、铝等。例如，形成栅118的扩散屏障的第一层的厚度约在1nm与20nm之间，第二金属层的厚度例如约在50nm与1μm之间。选择这样的栅介电材料是为了使其化学性能与LED的其他材料兼容，特别是其扩散屏障性能。这里，所使用的材料被选择为，使得LED 100中使用的半导体、栅介电和栅导电材料的带图最小化栅导电材料的电荷的工作函数(work function)，从而使栅电压最小化。例如，当LED 100由AlGaN制成时，Al2O3/TiN/W堆叠可用于形成栅118。
由于沟槽116是通过层106、112和114制成的，所以栅118抵靠第一半导体层106的几个部分的侧壁放置，这整体上在LED 100中在栅118和第一半导体层106之间提供了大的接触面。另外，从图1中可以看出，栅118只覆盖了层106的p掺杂半导体的侧面，而没有覆盖层108的n掺杂半导体的侧面。
栅118覆盖有另一种介电材料120，例如SiO2或SiN，其厚度例如约在10nm与10μm之间。
借助于通过介电材料120、栅118和与层112电接触的硬掩模114制成的第一电极122，可以从LED 100的外部电接入层112。第一电极122构成了LED 100的阳极。该第一电极122的侧壁的一部分，特别是在硬掩模114和栅118处，覆盖有介电层124，用于栅118和第一电极122之间的电绝缘。第一电极122包括位于介电材料120上并形成接触垫的部分126，从该接触垫，可以从LED 100的外部施加电位。
第二电极128延伸通过介电材料120。第二电极128形成于沟槽116中的一个，并延伸通过栅118、有源区104、层108和缓冲层110。介电层130覆盖第二电极128的侧壁的一部分，以便使该第二电极128与有源区104电绝缘。第二电极128的侧壁的一部分与层108和110电接触，该第二电极128形成LED 100的阴极。
第二电极128的部分132设置在栅118上，并与栅118的导电材料电连接。因此，第二电极128允许相同的电位施加于栅118和n掺杂层108和110。第二电极128包括位于介电材料120上并形成接触垫的部分134，从该接触垫，可以从LED 100的外部施加电位。
例如，电极122和128中的每一个都例如包括多种导电材料的堆叠，每个电极都例如由Ti/TiN/Cu多层形成，这些材料的厚度例如在约10nm到1μm的范围。例如，介电层124和130包括SiN、TiO2、SiO2、Al2O3、ZrO2或HfO2，并且例如抵靠电极122和128的侧壁形成例如厚度在约50nm与5μm之间的层。
因此，由于栅118的介电材料的厚度小和介电常数高，所以在LED 100中通过该栅介电的泄漏电流很低，并且在该栅介电中获得的电场很强。鉴于这种介电材料的厚度小，栅介电的高介电常数还避免了由于栅介电材料和半导体材料层106之间的隧道效应导致的传导区出现,传导区出现会导致栅介电中的电场降低。
在LED 100中，将栅制成为具有尽可能大的密度是有利的，以增加层106的与栅118接触的半导体表面积。为此，在LED 100中，可将沟槽116制成为具有高密度。
在LED 100的结周围设置的栅118使在层106的p掺杂半导体的侧面处创建累积通道成为可能，从而通过向有源区104注入更多的空穴来提高复合(recombination)效率。由于栅118与LED 100的阴极电连接，所以实现LED 100在累积模式下进行操作。
无论有源区的结构如何，特别是无论量子阱的数目如何，在p掺杂半导体周围的栅118的效应都是有益的。
例如，可以在有源区104和p掺杂半导体层106之间放置由铝浓度在8％与100％之间的AlGaN制成的p掺杂电子阻挡层。在这种情况下，在这个电子阻挡层周围形成栅118是有利的。
根据一种变型，LED 100可以不包括有源区104，在这种情况下，第一p掺杂的半导体层106直接放置在第二n掺杂的半导体层108上。那么空间电荷区仅位于层106中。
图3显示了LED 100的俯视图。在该俯视图中，栅118、第一电极122和第二电极128根据提供电极122和128的连续性以及栅118与第二电极128之间连接的布置方式而制成。
下面结合图2A到2J描述了一种用于制作LED 100的方法。
首先在102衬底上制作层110、108、104、106和112的堆栈。然后诸如通过光刻和蚀刻，在层112上制作硬掩模114。这个硬掩模114的图案与接下来要制作的沟槽116的图案相对应。
然后根据硬掩模114定义的图案来蚀刻层112(图2A)。
接下来，层106也根据硬掩模114的图案来蚀刻，并停止在有源区104(图2B)。这种蚀刻为，例如，使用蚀刻剂(如Cl2或Br)实施的反应离子蚀刻(RIE)或ICP蚀刻。这种蚀刻完成了通过层106、112和114制作沟槽116。
如图2C所示，然后沉积栅介电材料和栅导电材料的层118。栅介电包括，例如，Al2O3、HFO2、Ta2O5或ZrO2，其例如通过ALD(原子层沉积)来沉积。栅导电材料为，例如，TiN，TaN或WN，其例如通过CVD(化学气相沉积)来沉积。
利用光刻和蚀刻，通过硬掩模114来制作开口117，提供对导电层112的接入(图2D)。这个开口117形成了第一电极122的位置，该第一电极旨在成为LED 100的阳极。
然后，例如通过沉积和蚀刻，抵靠开口117的侧壁来制作介电层124，从而在第一电极122和栅118之间提供电绝缘(图2E)。
介电材料120随后沉积在整个完整的结构上，从而覆盖了栅118。该介电材料120被特别地放置在沟槽116中并且在层106、112和114的部分上，沟槽116位于层106、112和114的这些部分之间。
介电材料120然后通过光刻和蚀刻进行构造来形成硬掩模，该硬掩模旨在在p-n结处为第二电极128创建位置。为了创建该位置，根据该硬掩模的图案对有源区104进行第一蚀刻，形成与该位置对应的开口119(图2F)。例如，这种蚀刻是使用诸如Cl2或Br的蚀刻剂实现的RIE或ICP蚀刻。这种蚀刻形成了该位置的一部分。这个开口119可以延伸通过层108的厚度的一部分。
介电层130然后沉积在整个结构上，特别是沿着通过栅118和有源区104而制成的开口119的壁沉积，可能还沿着层108的一部分沉积。介电层130的不覆盖由介电材料120形成的侧面的部分，即该介电层的位于介电材料120的上表面和开口119的底壁上的部分被去除。
蚀刻通过这些层并在基板102处停止，从而开口119延伸通过层108和110(图2G)。
然后，介电材料120的填充第一电极122的位置117的部分通过蚀刻被去除(图2H)。在位置117的全开口后，再次沉积介电材料，使介电层124覆盖位置117的侧壁的从由介电材料120形成的上表面到层112的全部。
然后再次蚀刻介电材料120以形成用于第二电极128的部分132的位置，该位置旨在与栅118接触。然后形成一种或多种导电材料，特别是在开口117和119中，以制造电极122和128。电极122和128可以通过以下方式制作：先沉积金属层堆叠，例如叠置三个Ti/TiN/Cu层，然后进行铜ECD(电化学沉积)以填充开口117和119。电极122和128的导电材料也沉积在介电材料120上以及之前蚀刻的位置，形成部分320(图2I)。
然后进行化学-机械平坦化(CMP)以去除介电材料120中存在的导电材料部分(图2J)。
然后，LED 100通过沉积介电材料来完成，从而达到已经存在的介电材料120的厚度。在电极122和128之前，实施光刻和蚀刻步骤，以通过该介电材料形成开口。然后在这些开口中和介电材料上沉积一种或多种导电材料。电极122和128的制作是通过实施光刻和蚀刻步骤来完成的，以创建形成用于电极122和128的接触垫的部件126和134。由此得到的器件100对应于图1所示的器件。
若干个类似于LED 100的LED可以在衬底102上彼此相邻地制作。此外，第二n掺杂半导体层108可对所有的LED都是常见的。在这种情况下，可以通过特定于每个LED的阳极来实现LED的单独寻址。
作为一种变型，可以用任何能够在p型半导体表面上形成空间电荷区的器件来替代栅，例如肖特基触点或任何能够近似于反向偏置半导体结的堆叠。
根据上述各种实施例之一的一个或多个LED 100可并入发光装置中。
作为前面所述的各种实施例的变型，代替LED的物品100可以是包含p-n或p-i-n结的光电二极管。与上面所述的LED的情况一样，在这种情况下，栅用于在p掺杂半导体的被栅覆盖的侧面创建累积通道。
Claims (14)
1.一种光电器件(100)，至少包括：
-第一p掺杂半导体层(106)和第二n掺杂半导体层(108)，其中一层置于另一层之上并一起形成p-n结；
-第一电极(122)，电连接到所述第一半导体层(106)并形成所述光电器件(100)的阳极；
-栅(118)，被布置为抵靠所述第一半导体层(106)的至少一部分的至少一个侧面；
-第二电极(128)，被布置为抵靠所述第二半导体层(108)的至少一部分的至少一个侧面，电连接到所述第二半导体层(108)的所述部分，并且与所述第一半导体层(106)电绝缘；
并且其中，所述第二电极(128)的至少一部分(132)被布置为抵靠所述栅(118)的导电材料，使得所述第二电极(128)电连接到所述栅(118)的导电材料并形成所述光电器件(100)的栅电极和阴极二者。
2.根据权利要求1所述的光电器件(100)，其中所述栅(118)包括栅介电，所述栅介电具有大于约3.2的介电常数和约在0.5nm与100nm之间的等效氧化物厚度。
3.根据前述权利要求中任一项所述的光电器件(100)，包括至少一个延伸通过所述第一半导体层(106)的孔和/或沟槽(116)，并且其中所述栅(118)被布置为抵靠由所述第一半导体层(106)形成的所述孔和/或沟槽(116)的侧面的至少一部分。
4.根据权利要求3所述的光电器件(100)，其中多个沟槽(116)延伸通过所述第一半导体层(106)，其中所述栅(118)抵靠由所述第一半导体层(106)形成的侧面而设置在每个沟槽(116)中。
5.根据权利要求3或4所述的光电器件(100)，其中所述第二电极(128)的至少一部分从所述孔和/或沟槽(116)的底壁，延伸通过至少所述第二半导体层(108)。
6.根据前述权利要求中一项所述的光电器件(100)，还包括置于所述第一半导体层(106)和所述第二半导体层(108)之间的有源发射区(104)，并且其中当孔和/或沟槽(116)延伸通过所述第一半导体层(106)时，所述孔和/或沟槽(116)的底壁由所述有源发射区(104)形成，并被所述栅(118)覆盖。
7.根据前述权利要求中一项所述的光电器件(100)，其中所述栅(118)的一部分被置于所述第一半导体层(106)上并且与所述第二电极(128)接触。
8.根据前述权利要求中一项所述的光电器件(100)，还包括覆盖所述第一半导体层(106)并与所述第一电极(122)接触的至少一个金属层(112)。
9.根据前述权利要求中一项所述的光电器件(100)，其中所述第一半导体层(106)和/或所述第二半导体层(108)包括AlGaN。
10.一种用于制作光电器件(100)的方法，至少包括以下步骤：
-制作第一p掺杂半导体层(106)和第二n掺杂半导体层(108)，其中一层置于另一层之上并一起形成p-n结；
-制作栅(118)，所述栅被布置为抵靠所述第一半导体层(106)的至少一部分的至少一个侧面；
-制作第一电极(122)，所述第一电极电连接到所述第一半导体层(106)并形成所述光电器件(100)的阳极；
-制作第二电极(128)，所述第二电极被布置为抵靠所述第二半导体层(108)的至少一部分的至少一个侧面，电连接到所述第二半导体层(108)的所述部分，并且与所述第一半导体层(106)电绝缘，使得所述第二电极(128)的至少一部分(132)被布置为抵靠所述栅(118)的导电材料，以便所述第二电极(128)电连接到所述栅(118)的导电材料并形成所述光电器件(100)的栅电极和阴极二者。
11.根据权利要求10所述的方法，还包括：在制作所述第一半导体层(106)和所述第二半导体层(108)与制作所述栅(118)之间，制作通过所述第一半导体层(106)的至少一个孔和/或沟槽(116)，并且其中随后制作所述栅(118)，使得所述栅(118)被布置为抵靠由所述第一半导体层(106)形成的所述孔和/或沟槽(116)的侧面的至少一部分。
12.根据权利要求11所述的方法，其中制作所述第二电极(128)包括：制作至少一个从所述孔和/或沟槽(116)的底壁至少通过所述第二半导体层(108)的开口(119)，然后用至少一种导电材料填充所述开口(119)。
13.根据权利要求10至12中一项所述的方法，其中：
-制作所述p-n结还包括制作置于所述第一半导体层(106)和所述第二半导体层(108)之间的有源发射区(104)，
-当通过所述第一半导体层(106)制作孔和/或沟槽(116)时，形成所述孔和/或沟槽(116)的蚀刻在所述有源发射区(104)处停止，使得所述孔和/或沟槽(116)的底壁由所述有源发射区(104)形成，
-制作所述栅(118)以覆盖所述孔和/或沟槽(116)的底壁。
14.根据权利要求10至13中一项所述的方法，其中，通过以下方式制作所述栅(118)：抵靠所述第一半导体层(106)的至少一部分的所述至少一个侧面以及在所述第一半导体层(106)上沉积至少一种栅介电材料(118)，并且在所述栅介电材料(118)上沉积所述栅(118)的导电材料，并且其中，制作所述第二电极(128)，使得所述第二电极(128)的抵靠所述栅(118)的导电材料而布置的部分(132)布置在所述第一半导体层(106)上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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