CN111696988A - 垂直半导体装置及其制造方法 - Google Patents

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Abstract

垂直半导体装置及其制造方法。一种制造半导体装置的方法包括以下步骤：通过在基板上方交替地层叠介电层和牺牲层来形成包括下多层层叠物和上多层层叠物的交替层叠物；形成将上多层层叠物划分为虚设层叠物的垂直沟槽；形成从垂直沟槽向下延伸以将下多层层叠物划分为焊盘层叠物和虚设焊盘层叠物的不对称阶梯沟槽，其中，形成不对称阶梯沟槽的步骤包括：形成限定在焊盘层叠物的边缘处的第一阶梯侧壁；以及形成限定在虚设焊盘层叠物的边缘处并占据比第一阶梯侧壁小的面积的第二阶梯侧壁。

Description

垂直半导体装置及其制造方法
技术领域
本公开的示例性实施方式涉及半导体装置以及制造该半导体装置的方法，更具体地，涉及一种包括多层结构的垂直半导体装置以及制造该垂直半导体装置的方法。
背景技术
半导体装置包括能够存储数据的存储器装置。存储器装置可包括存储器串。各个存储器串包括彼此串联联接的存储器单元。
为了改进存储器串的集成度，已提出了三维存储器装置。三维存储器装置的存储器单元三维地布置在基板上方。三维存储器装置包括多层结构。多层结构联接到存储器单元，并且包括布置在不同高度的导电图案。导电图案联接到接触插塞以便独立地向布置在不同高度的导电图案施加电信号。为此，正在开发各种技术。
发明内容
本公开的实施方式涉及一种具有焊盘区域的垂直半导体装置以及制造该垂直半导体装置的方法，在该焊盘区域中，接触插塞可联接到多层结构。
根据本公开的实施方式，一种制造垂直半导体装置的方法包括以下步骤：通过在基板上方交替地层叠介电层和牺牲层来形成包括下多层层叠物和上多层层叠物的交替层叠物；形成将上多层层叠物划分成虚设层叠物的垂直沟槽；形成从垂直沟槽向下延伸以将下多层层叠物划分成焊盘层叠物和虚设焊盘层叠物的不对称阶梯沟槽，其中，形成不对称阶梯沟槽的步骤包括：形成限定在焊盘层叠物的边缘处的第一阶梯侧壁；以及形成限定在虚设焊盘层叠物的边缘处并占据比第一阶梯侧壁小的面积的第二阶梯侧壁。
根据本公开的另一实施方式，一种制造半导体装置的方法包括以下步骤：制备包括单元区域以及从单元区域水平布置的多个焊盘区域的基板；在基板上方形成介电层和牺牲层的交替层叠物；通过蚀刻交替层叠物的上层叠物来在各个焊盘区域中形成具有相同深度的对称阶梯沟槽；将对称阶梯沟槽构图为初始不对称阶梯沟槽；以及通过蚀刻初始不对称阶梯沟槽和交替层叠物的下层叠物来形成形状与初始不对称阶梯沟槽的形状相同的不对称阶梯沟槽。
根据本公开的另一实施方式，一种垂直半导体装置包括：基板；栅极焊盘层叠物和虚设栅极焊盘层叠物，其形成在基板上方并且通过不对称阶梯沟槽划分；第一虚设层叠物，其形成在栅极焊盘层叠物上方；以及第二虚设层叠物，其形成在虚设栅极焊盘层叠物上方，其中，第一虚设层叠物和第二虚设层叠物通过垂直沟槽划分。
附图说明
图1A是示出根据本公开的实施方式的垂直半导体装置的平面图。
图1B是沿着图1A所示的线A-A’截取的横截面图。
图1C是沿着图1A所示的线B-B’截取的横截面图。
图1D是第六区域A6的放大细节图。
图1E是延伸到第六区域A6的单元区域CR的放大细节图。
图2A至图2G是示出根据本公开的实施方式的制造垂直半导体装置的方法的横截面图。
图3A至图3F是示出形成图2B所示的对称阶梯沟槽160S的方法的横截面图。
图4A至图4G是示出形成图2C所示的不对称阶梯沟槽160A的方法的横截面图。
图5A至图5D是示出形成图2D所示的不对称阶梯沟槽160E的方法的横截面图。
图6A至图6E通过呈现沿着图1A所示的线A-A’和线C-C’截取的示图来示出制造垂直半导体装置的方法的示例。
图7A至图7D是示出根据比较例的制造垂直半导体装置的方法的示图。
图8A至图8M是示出根据本公开的另一实施方式的制造垂直半导体装置的方法的示例的示图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。实施方式具有不同的形式，并且本公开的范围不应解释为限于本文所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达权利要求的范围。贯穿本公开，相似的标号贯穿本公开的各种附图和实施方式表示相似的部件。
附图未必按比例，在一些情况下，可能夸大了比例以便清楚地示出实施方式的特征。当第一层被称为在第二层“上”或在基板“上”时，其不仅指第一层直接形成在第二层或基板上的情况，而且指第三层存在于第一层和第二层或基板之间的情况。
图1A是示出根据本公开的实施方式的垂直半导体装置的平面图。图1B是沿着图1A所示的线A-A’截取的横截面图。图1C是沿着图1A所示的线B-B’截取的横截面图。
参照图1A至图1C，垂直半导体装置100可包括单元区域CR和外围区域PR。单元区域CR和外围区域PR可包括基板101以及形成在基板101上方的多层层叠结构100S。外围区域PR可包括第一区域A1至第六区域A6。第一区域A1可最靠近单元区域CR，并且第六区域A6可最远离单元区域CR。第一区域A1至第六区域A6可从单元区域CR在第一方向X上依次布置。第一区域A1至第六区域A6可分别包括焊盘区域A11至A16和虚设焊盘区域A21至A26。焊盘区域A11至A16和虚设焊盘区域A21至A26可通过阶梯沟槽T1至T6隔离。沟槽T1至T6的阶梯深度可逐渐增大。阶梯沟槽T1至T6可包括位于第一区域A1中的对称阶梯沟槽T1以及位于第二区域A2至第六区域A6中的不对称阶梯沟槽T2至T6。阶梯沟槽T1至T6可为在第三方向Y上延伸的线形状。
多层层叠结构100S可包括栅电极层叠物GS1至GS6、栅极焊盘层叠物P1至P6以及虚设栅极焊盘层叠物DP1至DP6。栅电极层叠物GS1至GS6可形成在单元区域CR中。外围区域PR可包括栅极焊盘层叠物P1至P6和虚设栅极焊盘层叠物DP1至DP6。栅极焊盘层叠物P1至P6可在第一方向X上从栅电极层叠物GS1至GS6延伸。栅极焊盘层叠物P1至P6可对应于栅电极层叠物GS1至GS6的边缘。栅极焊盘层叠物P1至P6和虚设栅极焊盘层叠物DP1至DP6可分别形成在第一区域A1至第六区域A6中。支撑层叠物DS2至DS6可形成在虚设栅极焊盘层叠物DP2至DP6上方。在虚设栅极焊盘层叠物DP1上方可不形成支撑层叠物。
第一栅极焊盘层叠物P1和第一虚设栅极焊盘层叠物DP1可位于第一区域A1中，并且第一虚设栅极焊盘层叠物DP1可执行使化学机械抛光(CMP)操作期间的碟形化(dishing)最小化的第一支撑层叠物的功能。第二栅极焊盘层叠物P2、第二虚设栅极焊盘层叠物DP2和第二支撑层叠物DS2可位于第二区域A2中。第三栅极焊盘层叠物P3、第三虚设栅极焊盘层叠物DP3和第三支撑层叠物DS3可位于第三区域A3中。第四栅极焊盘层叠物P4、第四虚设栅极焊盘层叠物DP4和第四支撑层叠物DS4可位于第四区域A4中。第五栅极焊盘层叠物P5、第五虚设栅极焊盘层叠物DP5和第五支撑层叠物DS5可位于第五区域A5中。第六栅极焊盘层叠物P6、第六虚设栅极焊盘层叠物DP6和第六支撑层叠物DS6可位于第六区域A6中。
在第一区域A1中，第二栅极焊盘层叠物P2至第六栅极焊盘层叠物P6的部分可位于第一栅极焊盘层叠物P1下方。在第二区域A2中，第三栅极焊盘层叠物P3至第六栅极焊盘层叠物P6的部分可位于第二栅极焊盘层叠物P2下方。在第三区域A3中，第四栅极焊盘层叠物P4至第六栅极焊盘层叠物P6的部分可位于第三栅极焊盘层叠物P3下方。在第四区域A4中，第五栅极焊盘层叠物P5和第六栅极焊盘层叠物P6的部分可位于第四栅极焊盘层叠物P4下方。在第五区域A5中，第六栅极焊盘层叠物P6的部分可位于第五栅极焊盘层叠物P5下方。如上所述，第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6的交叠部分可延伸至栅电极层叠物GS1至GS6。
第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6可分别位于第一焊盘区域A11至第六焊盘区域A16中。第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可分别位于第一虚设栅极焊盘区域A21至第六虚设栅极焊盘区域A26中。第二支撑层叠物DS2至第六支撑层叠物DS6可分别位于第二虚设栅极焊盘层叠物DP2至第六虚设栅极焊盘层叠物DP6上方。
第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6的边缘可在第一方向X上彼此间隔开。第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6的边缘可在第二方向Z上彼此不交叠。第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6可具有相同的高度。
第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可设置为在第一方向X上彼此间隔开。第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可在第二方向Z上彼此不交叠。第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可具有相同的高度。
第二支撑层叠物DS2至第六支撑层叠物DS6可在第一方向X上彼此间隔开。第一虚设栅极焊盘层叠物DP1和第二支撑层叠物DS2至第六支撑层叠物DS6的顶表面可位于相同的水平处。第二支撑层叠物DS2至第六支撑层叠物DS6可在第二方向Z上具有不同的高度。第二支撑层叠物DS2可最低，并且各个第二支撑层叠物DS2的高度可随着从第二支撑层叠物DS2到第六支撑层叠物DS6逐渐增大。第二虚设栅极焊盘层叠物DP2至第六虚设栅极焊盘层叠物DP6和第二支撑层叠物DS2至第六支撑层叠物DS6可在第二方向Z上垂直延伸。
位于单元区域CR中的第一栅电极层叠物GS1至第六栅电极层叠物GS6可在第二方向Z上层叠。
图1D是第六区域A6的放大细节图。图1E是延伸到第六区域A6的单元区域CR的放大细节图。
参照图1D和图1E，从单元区域CR延伸的第六区域A6可包括第六栅极焊盘层叠物P6、第六虚设栅极焊盘层叠物DP6和第六支撑层叠物DS6。第五虚设栅极焊盘层叠物(DP5)可位于第六栅极焊盘层叠物P6上方。第六栅极焊盘层叠物P6和第六虚设栅极焊盘层叠物DP6可通过不对称阶梯沟槽T6划分。不对称阶梯沟槽T6可包括第一阶梯侧壁S31和第二阶梯侧壁S32，其中第一阶梯侧壁S31和第二阶梯侧壁S32可彼此面对。第六栅极焊盘层叠物P6可从单元区域CR的第六栅电极层叠物GS6在第一方向X上延伸。第六虚设栅极焊盘层叠物DP6的另一侧壁可具有垂直侧壁V1。第六支撑层叠物DS6的相对侧壁可以是垂直侧壁V2和V3。
第六栅电极层叠物GS6可包括栅电极202G和介电层201，并且第六栅极焊盘层叠物DP6可包括栅极焊盘202P和介电层201。第六虚设栅极焊盘层叠物DP6可包括虚设栅极焊盘202D和介电层201，并且第六支撑层叠物DS6可包括虚设焊盘202D’和介电层201。栅电极202G、栅极焊盘202P、虚设栅极焊盘202D和虚设焊盘202D’可由相同的导电材料制成。介电层201可由诸如氧化硅的介电材料制成。
在第六栅极焊盘层叠物P6中，可通过将介电层201和栅极焊盘202P分组成一对来形成第一阶梯侧壁S31。可通过交替地层叠介电层201和栅极焊盘202P来形成第六栅极焊盘层叠物P6。换言之，第六栅极焊盘层叠物P6包括层叠的多对介电层201和栅极焊盘202P。例如，第六栅极焊盘层叠物P6可单独地包括12层的介电层201和12层的栅极焊盘202P。换言之，第六栅极焊盘层叠物P6可包括12对“介电层201和栅极焊盘202P”的层叠物。类似于第六栅极焊盘层叠物P6，也可通过交替地层叠成对的介电层201和栅极焊盘202P来形成第一栅极焊盘层叠物P1至第五栅极焊盘层叠物P5。
在第六虚设栅极焊盘层叠物DP6中，可通过将介电层201和虚设栅极焊盘202D分组成一对来形成第二阶梯侧壁S32。可通过交替地层叠成对的介电层201和虚设栅极焊盘202D来形成第六虚设栅极焊盘层叠物DP6。例如，第六虚设栅极焊盘层叠物DP6可包括12层的介电层201和12层的虚设栅极焊盘202D。换言之，第六虚设栅极焊盘层叠物DP6可包括12对“介电层201和虚设栅极焊盘202D”的层叠物。类似于第六虚设栅极焊盘层叠物DP6，也可通过层叠成对的介电层201和虚设栅极焊盘202D来形成第一虚设栅极焊盘层叠物DP1至第五虚设栅极焊盘层叠物DP5。
第一阶梯侧壁S31可包括从沟槽上升到侧壁S31的多个第一台阶ST1，并且第二阶梯侧壁S32可包括从沟槽上升到侧壁S32的多个第二台阶ST2。第一台阶ST1的高度可比第二台阶ST2短。结果，第一阶梯侧壁S31和第二阶梯侧壁S32可不对称，并且第二阶梯侧壁S32可占据比第一阶梯侧壁S31小的面积(AD<AC)。
第一栅电极层叠物GS1至第六栅电极层叠物GS6可具有介电层201和栅电极202G交替地层叠的交替层叠结构。第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6可具有介电层201和栅极焊盘202P交替地层叠的交替层叠结构。第二支撑层叠物DS2至第六支撑层叠物DS6可具有介电层201和虚设焊盘202D’交替地层叠的交替层叠结构。第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可具有介电层201和虚设栅极焊盘202D交替地层叠的交替层叠结构。相同的导电层可延伸穿过栅电极202G、栅极焊盘202P、虚设栅极焊盘202D和虚设焊盘202D’。第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6的虚设栅极焊盘202D和第二支撑层叠物DS2至第六支撑层叠物DS6的虚设焊盘202D’可被称为“虚设导电层”。栅电极202G、栅极焊盘202P、虚设栅极焊盘202D和虚设焊盘202D’可包括基于金属的材料。本文中，基于金属的材料可包括钨、氮化钛或其组合。第一栅电极层叠物GS1至第六栅电极层叠物GS6、第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6、第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6以及第二支撑层叠物GS2至第六支撑层叠物GS6可具有相同的厚度。
根据本公开的另一实施方式，第一栅电极层叠物GS1可被称为“选择栅电极层叠物”，并且第二栅电极层叠物GS2至第六栅电极层叠物GS6可被称为“字线层叠物”。第一栅极焊盘层叠物P1可被称为“选择栅极焊盘层叠物”，并且第二栅极焊盘层叠物P2至第六栅极焊盘层叠物P6可被称为“字线焊盘层叠物”。
第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6和第一虚设栅极焊盘层叠物DP1至第六虚设栅极焊盘层叠物DP6可通过阶梯沟槽T1至T6隔离。第一栅极焊盘层叠物P1和第一虚设栅极焊盘层叠物DP1可通过对称阶梯沟槽T1隔离。第二栅极焊盘层叠物P2至第六栅极焊盘层叠物P6和第二虚设栅极焊盘层叠物DP2至第六虚设栅极焊盘层叠物DP6可通过不对称阶梯沟槽T2至T6隔离。
第一栅极焊盘层叠物P1和第一虚设栅极焊盘层叠物DP1可通过对称阶梯沟槽T1划分。第一栅极焊盘层叠物P1的边缘可包括第一阶梯侧壁S1，其包括栅极焊盘202P和介电层201。第一虚设栅极焊盘层叠物DP1的边缘可包括第二阶梯侧壁S2，其包括虚设栅极焊盘202D和介电层201。对称阶梯沟槽T1可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S1和第二阶梯侧壁S2。第一阶梯侧壁S1和第二阶梯侧壁S2可彼此对称。第一虚设栅极焊盘层叠物DP1的另一边缘可具有垂直侧壁V1。该垂直侧壁V1可不同于第一阶梯侧壁S1和第二阶梯侧壁S2。第一虚设栅极焊盘层叠物DP1的两个侧壁可以是具有第二阶梯侧壁S2和垂直侧壁V1的不对称结构。第一虚设栅极焊盘层叠物DP1的垂直侧壁V1可终止于第二栅极焊盘层叠物P2的顶栅极焊盘202P处。第一虚设栅极焊盘层叠物DP1的垂直侧壁V1可从第二栅极焊盘层叠物P2的顶栅极焊盘202P到单元区域CR在第一方向X上移位。第一虚设栅极焊盘层叠物DP1的垂直侧壁V1和第二栅极焊盘层叠物P2的顶栅极焊盘202P可未自对准。
第二栅极焊盘层叠物P2和第二虚设栅极焊盘层叠物DP2可通过不对称阶梯沟槽T2划分。第二栅极焊盘层叠物P2的边缘可包括第一阶梯侧壁S31，其包括栅极焊盘202P和介电层201。第二虚设栅极焊盘层叠物DP2的边缘可包括第二阶梯侧壁S32，其包括虚设栅极焊盘202D和介电层201。不对称阶梯沟槽T2可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此不对称。类似于第一虚设栅极焊盘层叠物DP1的垂直侧壁V1，第二虚设栅极焊盘层叠物DP2的另一边缘可具有垂直侧壁(没有给出标号)。第二虚设栅极焊盘层叠物DP2的垂直侧壁可终止于第三栅极焊盘层叠物P3的顶栅极焊盘202P处。第二虚设栅极焊盘层叠物DP2的垂直侧壁可从第三栅极焊盘层叠物P3的顶栅极焊盘202P到单元区域CR在第一方向X上移位。第二虚设栅极焊盘层叠物DP2的垂直侧壁和第三栅极焊盘层叠物P3的顶栅极焊盘202P可未自对准。第二支撑层叠物DS2可形成在第二虚设栅极焊盘层叠物DP2上方，并且第二支撑层叠物DS2的两个侧壁可以是垂直侧壁V2和V3。
第三栅极焊盘层叠物P3和第三虚设栅极焊盘层叠物DP3可通过不对称阶梯沟槽T3划分。第三栅极焊盘层叠物P3的边缘可包括第一阶梯侧壁S31，其包括栅极焊盘202P和介电层201。第三虚设栅极焊盘层叠物DP3的边缘可包括第二阶梯侧壁S32，其包括虚设栅极焊盘202D和介电层201。不对称阶梯沟槽T3可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此不对称。类似于第一虚设栅极焊盘层叠物DP1的垂直侧壁V1，第三虚设栅极焊盘层叠物DP3的另一边缘可具有垂直侧壁。第三虚设栅极焊盘层叠物DP3的垂直侧壁可终止于第四栅极焊盘层叠物P4的顶栅极焊盘202P。第三虚设栅极焊盘层叠物DP3的垂直侧壁可从第四栅极焊盘层叠物P4的顶栅极焊盘202P到单元区域CR在第一方向X上移位。第三虚设栅极焊盘层叠物DP3的垂直侧壁和第四栅极焊盘层叠物P4的顶栅极焊盘202P可未自对准。第三支撑层叠物DS3可形成在第三虚设栅极焊盘层叠物DP3上方。类似于第二支撑层叠物DS2，第三支撑层叠物DS3的两个侧壁可以是垂直侧壁。
第四栅极焊盘层叠物P4和第四虚设栅极焊盘层叠物DP4可通过不对称阶梯沟槽T4划分。第四栅极焊盘层叠物P4的边缘可包括第一阶梯侧壁S31，其包括栅极焊盘202P和介电层201。第四虚设栅极焊盘层叠物DP4的边缘可包括第二阶梯侧壁S32，其包括虚设栅极焊盘202D和介电层201。不对称阶梯沟槽T4可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此不对称。类似于第一虚设栅极焊盘层叠物DP1的垂直侧壁V1，第四虚设栅极焊盘层叠物DP4的另一边缘可具有垂直侧壁。第四虚设栅极焊盘层叠物DP4的垂直侧壁可终止于第五栅极焊盘层叠物P5的顶栅极焊盘202P处。第五虚设栅极焊盘层叠物DP4的垂直侧壁可从第五栅极焊盘层叠物P5的顶栅极焊盘202P到单元区域CR在第一方向X上移位。第四虚设栅极焊盘层叠物DP4的垂直侧壁和第五栅极焊盘层叠物P5的顶栅极焊盘202P可未自对准。第四支撑层叠物DS4可形成在第四虚设栅极焊盘层叠物DP4上方。类似于第二支撑层叠物DS2，第四支撑层叠物DS4的两个侧壁可以是垂直侧壁。
第五栅极焊盘层叠物P5和第五虚设栅极焊盘层叠物DP5可通过不对称阶梯沟槽T5划分。第五栅极焊盘层叠物P5的边缘可包括第一阶梯侧壁S31，其包括栅极焊盘202P和介电层201。第五虚设栅极焊盘层叠物DP5的边缘可包括第二阶梯侧壁S32，其包括虚设栅极焊盘202D和介电层201。不对称阶梯沟槽T5可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此不对称。类似于第一虚设栅极焊盘层叠物DP1的垂直侧壁V1，第五虚设栅极焊盘层叠物DP5的另一边缘可具有垂直侧壁。第五虚设栅极焊盘层叠物DP5的垂直侧壁可终止于第六栅极焊盘层叠物P6的顶栅极焊盘202P处。第五虚设栅极焊盘层叠物DP5的垂直侧壁可从第六栅极焊盘层叠物P6的顶栅极焊盘202P到单元区域CR在第一方向X上移位。第五虚设栅极焊盘层叠物DP5的垂直侧壁和第六栅极焊盘层叠物P6的顶栅极焊盘202P可未自对准。第五支撑层叠物DS5可形成在第五虚设栅极焊盘层叠物DP5上方，并且第五支撑层叠物DS5可包括垂直侧壁。
第六栅极焊盘层叠物P6和第六虚设栅极焊盘层叠物DP6可通过不对称阶梯沟槽T6划分。第六栅极焊盘层叠物P6的边缘可包括第一阶梯侧壁S31，其包括栅极焊盘202P和介电层201。第六虚设栅极焊盘层叠物DP6的边缘可包括第二阶梯侧壁S32，其包括虚设栅极焊盘202D和介电层201。不对称阶梯沟槽T6可具有彼此面对的两个侧壁，并且这两个侧壁可分别对应于第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此不对称。类似于第一虚设栅极焊盘层叠物DP1的垂直侧壁V1，第六虚设栅极焊盘层叠物DP6的另一边缘可具有垂直侧壁。第六支撑层叠物DS6可形成在第六虚设栅极焊盘层叠物DP6上方，并且第六支撑层叠物DS6可包括垂直侧壁。
如上所述，不对称阶梯沟槽T2至T6可包括第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此相对并且可具有不同的斜率。例如，第一阶梯侧壁S31可具有角度大于第二阶梯侧壁S32的倾斜度。因此，第一阶梯侧壁S31和第二阶梯侧壁S32可不对称。第二阶梯侧壁S32所占据的面积AD可大于第一阶梯侧壁S31所占据的面积AC。
在不对称阶梯沟槽T2至T6中的每一个中，第一阶梯侧壁S31和第二阶梯侧壁S32可具有相同的形状。另外，在不对称阶梯沟槽T2至T6中的每一个中，第一阶梯侧壁S31和第二阶梯侧壁S32可具有相同的深度。
在第二区域A2至第六区域A6中，第二栅极焊盘层叠物P2至第六栅极焊盘层叠物P6可具有相同的高度。在第二区域A2至第六区域A6中，第二虚设栅极焊盘层叠物DP2至第六虚设栅极焊盘层叠物DP6可具有相同的高度。在第二区域A2至第六区域A6中，第二支撑层叠物DS2至第六支撑层叠物DS6可具有不同的高度。例如，第二支撑层叠物DS2的高度可最低，并且第六支撑层叠物DS6的高度可最高。
第二支撑层叠物DS2至第六支撑层叠物DS6的两个侧壁可包括垂直侧壁V2和V3，并且垂直侧壁V2和V3可从第二阶梯侧壁S32和垂直侧壁V1垂直延伸。第二支撑层叠物DS2至第六支撑层叠物DS6当中形成在第四区域A4至第六区域A6中的第四支撑层叠物DS4至第六支撑层叠物DS6可具有多个支撑层叠物层叠的结构。
层间介电层210可形成在阶梯沟槽T1至T6中。接触插塞211可穿透层间介电层210。接触插塞211可单独地联接到第一栅极焊盘层叠物P1至第六栅极焊盘层叠物P6。接触插塞211可通过层间介电层210联接到各个栅极焊盘202P。接触插塞211可不联接到虚设栅极焊盘202D和虚设焊盘202D’。
图2A至图2G是示出根据本公开的实施方式的制造垂直半导体装置的方法的横截面图。图2A至图2G是沿着图1A的线C-C’截取的横截面图，用于示出垂直半导体装置制造方法的示例。
参照图2A，可在下结构101L上方形成多层层叠结构104。多层层叠结构104可包括交替地层叠的多个第一层102和多个第二层103。多层层叠结构104的最下层可以是第一层102，并且多层层叠结构104的最上层可以是第二层103。第二层103可由不同于第一层102的材料形成。第一层102可包括介电材料，并且第二层103可由牺牲材料形成。牺牲材料可由对第一层102具有蚀刻选择性的材料形成。第一层102可由氧化硅形成，并且第二层103可由氮化硅形成。
根据本公开的另一实施方式，第一层102可包括介电材料，并且第二层103可包括导电材料。根据本公开的另一实施方式，第一层102和第二层103二者可由含硅材料形成。例如，第一层102可由未掺杂多晶硅形成，并且第二层103可由掺杂多晶硅形成。本文中，掺杂多晶硅可指掺杂有杂质(例如，硼、砷或磷)的多晶硅，未掺杂多晶硅可指未掺杂有任何杂质的多晶硅。
根据实施方式，多层层叠结构104可包括第一多层层叠物ML1至第四多层层叠物ML4。第一多层层叠物ML1至第四多层层叠物ML4可包括第一层102和第二层103交替的层叠物。根据本公开的一些实施方式，第二多层层叠物ML2至第四多层层叠物ML4可包括第一层102和第二层103的相同数量的层叠物。第一多层层叠物ML1可包括比第二多层层叠物ML2至第四多层层叠物ML4更多的第一层102和第二层103的层叠物。例如，第二多层层叠物ML2至第四多层层叠物ML4可单独地具有第一层102和第二层103层叠四次的八层结构，而第一多层层叠物ML1可具有第一层102和第二层103层叠十二次的24层结构。在各种实施方式中，在第一多层层叠物ML1至第四多层层叠物ML4中，第一层102和第二层103的层叠数量可不同。
下结构101L可包括基板以及设置在基板上方的下交替层叠物，并且类似于多层层叠结构104，下交替层叠物可包括第一层102和第二层103的交替层叠物。下结构101L可形成在焊盘区域A12和虚设焊盘区域A22中。
因此，焊盘区域A12和虚设焊盘区域A22可包括下结构101L以及在下结构101L上方的多层层叠结构104。
参照图2B，可形成对称阶梯沟槽160S。对称阶梯沟槽160S可包括第一阶梯侧壁S1和第二阶梯侧壁S2。第一阶梯侧壁S1和第二阶梯侧壁S2可彼此对称。
可通过多个蚀刻工艺和多个减薄工艺来执行用于形成对称阶梯沟槽160S的工艺。例如，用于形成对称阶梯沟槽160S的工艺可包括使用第一掩模111蚀刻第四多层层叠物ML4的蚀刻工艺以及减薄第一掩模111的减薄工艺。
将参照图3A至图3F描述形成对称阶梯沟槽160S的方法。图3A至图3F示出使用第一掩模111在焊盘区域A12中形成包括在多层层叠结构104的第四多层层叠物ML4中的一对第一层102和第二层103的工艺。在实施方式中，使用一个第一掩模111通过台阶形成工艺来形成四个台阶，但其它实施方式也是可能的。以下，第一图案121至第四图案124可根据蚀刻顺序来命名，并且第一虚设图案141至第四虚设图案144中的每一个可由一对第一层102和第二层103形成，并且第一虚设图案141至第四虚设图案144可形成台阶。
此外，在形成第一图案121至第四图案124的同时，可形成第一虚设图案141至第四虚设图案144。第一虚设图案141至第四虚设图案144可形成在虚设焊盘区域A22中。第一虚设图案141至第四虚设图案144中的每一个可由一对第一层102和第二层103形成，并且第一虚设图案141至第四虚设图案144可形成台阶。
参照图3A，可在多层层叠结构104的第四多层层叠物ML4上方形成第一掩模111。第一掩模111可包括光刻胶图案。第一掩模111可包括第一开口111T。第一开口111T可具有在一个方向(例如，图1A中的Y方向)上延伸的沟槽的形式。第一开口111T可部分地暴露第四多层层叠物ML4的上表面。
参照图3B，可执行第一构图工艺。第一构图工艺可包括依次执行的第一蚀刻工艺和第一减薄工艺。第一蚀刻工艺可使用第一掩模111作为蚀刻屏障来蚀刻第四多层层叠物ML4的最上一对第二层103和第一层102。第一减薄工艺可指在第一蚀刻工艺之后蚀刻第一掩模111的顶部和侧面以具有减小的体积的工艺。作为第一减薄工艺的结果，可形成体积减小的第一掩模111A。
可通过第一蚀刻工艺来蚀刻第四多层层叠物ML4的一部分。结果，可形成第一图案121和第一虚设图案141。第一图案121和第一虚设图案141可通过第一蚀刻部分E1划分。第一蚀刻部分E1可以是第一层102和第二层103被蚀刻和去除的部分。第一图案121和第一虚设图案141可以是由第一层102和第二层103的层叠物(即，一对第一层102和第二层103)形成的图案。第一图案121可形成在焊盘区域A12中，并且第一虚设图案141可形成在虚设焊盘区域A22中。第一蚀刻部分E1可具有在预定方向上延伸的沟槽的形式。
通过第一减薄工艺形成的第一掩模111A可具有比第一开口111T更宽的开口，并且加宽的开口可暴露第一图案121的边缘121E和第一虚设图案141的边缘141E。第一图案121的边缘121E的暴露面积和第一虚设图案141的边缘141E的暴露面积可相同。第一图案121的暴露边缘121E和第一虚设图案141的暴露边缘141E可以是作为第一图案121和第一虚设图案141的一部分的第二层103的边缘。
参照图3C，可执行第二构图工艺。第二构图工艺可包括依次执行的第二蚀刻工艺和第二减薄工艺。第二蚀刻工艺可使用第一掩模111A作为蚀刻屏障来蚀刻第一图案121和第一虚设图案141下方的第二层103和第一层102。第二减薄工艺可指在第二蚀刻工艺之后蚀刻第一掩模111A的顶部和侧面以具有减小的体积的工艺。作为第二减薄工艺的结果，可形成体积减小的第一掩模111B。
可通过第二蚀刻工艺形成第二图案122和第二虚设图案142。第二图案122和第二虚设图案142可通过第二蚀刻部分E2划分。第二蚀刻部分E2可以是第一层102和第二层103被蚀刻和去除的部分。第二图案122和第二虚设图案142可以是由第一层102和第二层103的层叠物形成的图案。第二图案122可形成在焊盘区域A12中，并且第二虚设图案142可形成在虚设焊盘区域A22中。第二蚀刻部分E2可具有在预定方向上延伸的沟槽的形式。
可通过第二蚀刻工艺来蚀刻通过第一掩模111A暴露的第一图案121的边缘121E和第一虚设图案141的边缘141E。
通过第二减薄工艺形成的第一掩模111B可具有比第一掩模111A更宽的开口，并且加宽的开口可暴露第二图案122的边缘122E和第二虚设图案142的边缘142E。第二图案122的边缘122E的暴露面积和第二虚设图案142的边缘142E的暴露面积可相同。第一掩模111B的开口可进一步暴露第一图案121的边缘121E1和第一虚设图案141的边缘141E1。第二图案122的暴露边缘122E和第二虚设图案142的暴露边缘142E可以是作为第二图案122和第二虚设图案142的一部分的第二层103的边缘。第一图案121的暴露边缘121E和第一虚设图案141的暴露边缘141E可以是作为第一图案121和第一虚设图案141的一部分的第二层103的边缘。
参照图3D，可执行第三构图工艺。第三构图工艺可包括依次执行的第三蚀刻工艺和第三减薄工艺。第三蚀刻工艺可使用第一掩模111B作为蚀刻屏障来蚀刻第二图案122和第二虚设图案142下方的第二层103和第一层102。第三减薄工艺可指在第三蚀刻工艺之后蚀刻第一掩模111B的顶部和侧面以具有减小的体积的工艺。作为第三减薄工艺的结果，可形成体积减小的第一掩模111C。
可通过第三蚀刻工艺形成第三图案123和第三虚设图案143。第三图案123和第三虚设图案143可通过第三蚀刻部分E3划分。第三蚀刻部分E3可以是第一层102和第二层103被蚀刻和去除的部分。第三图案123和第三虚设图案143可以是由第一层102和第二层103的层叠物形成的图案。第三图案123可形成在焊盘区域A12中，并且第三虚设图案143可形成在虚设焊盘区域A22中。第三蚀刻部分E3可具有在预定方向上延伸的沟槽的形式。
可通过第三蚀刻工艺蚀刻通过第一掩模111B暴露的第二图案122的边缘122E和第二虚设图案142的边缘142E。另外，可通过第三蚀刻工艺蚀刻第一图案121的边缘121E1和第一虚设图案141的边缘141E1。
通过第三减薄工艺形成的第一掩模111C可具有比第一掩模111B更宽的开口，并且加宽的开口可暴露第三图案123的边缘123E和第三虚设图案143的边缘143E。第三图案123的边缘123E的暴露面积和第三虚设图案143的边缘143E的暴露面积可相同。第一掩模111C的加宽的开口可进一步暴露第一图案121的边缘121E2和第一虚设图案141的边缘141E2。第一掩模111C的加宽的开口可进一步暴露第二图案122的边缘122E1和第二虚设图案142的边缘142E1。暴露的边缘123E、143E、121E2、141E2、122E1和142E1可以是第二层103的边缘。
参照图3E，可执行第四构图工艺。第四构图工艺可包括第四蚀刻工艺。第四蚀刻工艺可使用第一掩模111C作为蚀刻屏障来蚀刻第三图案123和第三虚设图案143下方的第二层103和第一层102。第四构图工艺可在第四蚀刻工艺之后不包括减薄工艺。
可通过第四蚀刻工艺形成第四图案124和第四虚设图案144。第四图案124和第四虚设图案144可通过第四蚀刻部分E4划分。第四蚀刻部分E4可以是第一层102和第二层103被蚀刻和去除的部分。第四图案124和第四虚设图案144可以是由第一层102和第二层103的层叠物形成的图案。第四图案124可形成在焊盘区域A12中，并且第四虚设图案144可形成在虚设焊盘区域A22中。第四蚀刻部分E4可具有在预定方向上延伸的沟槽的形式。
可通过第四蚀刻工艺蚀刻通过第一掩模111C暴露的第三图案123的边缘123E和第三虚设图案143的边缘143E。另外，可通过第四蚀刻工艺蚀刻第二图案122的边缘122E1和第二虚设图案142的边缘142E1。另外，可通过第四蚀刻工艺蚀刻第一图案121的边缘121E2和第一虚设图案141的边缘141E2。
参照图3F，可去除第一掩模111C。
参照图3A至图3F，可通过重复蚀刻工艺和减薄工艺来形成第一图案121至第四图案124和第一虚设图案141至第四虚设图案144。可通过蚀刻第四多层层叠物ML4来形成第一图案121至第四图案124的层叠物和第一虚设图案141至第四虚设图案144的层叠物。第一图案121至第四图案124的层叠物和第一虚设图案141至第四虚设图案144的层叠物可通过对称阶梯沟槽160S划分。对称阶梯沟槽160S可由第一蚀刻部分E1至第四蚀刻部分E4限定。对称阶梯沟槽160S可具有在深度方向上宽度减小的渐缩沟槽形状。
对称阶梯沟槽160S可包括第一阶梯侧壁S1’和第二阶梯侧壁S2’。第一阶梯侧壁S1’可形成在焊盘区域A12中，并且第二阶梯侧壁S2’可形成在虚设焊盘区域A22中。第一阶梯侧壁S1’和第二阶梯侧壁S2’可彼此面对。第一阶梯侧壁S1’可包括多个第一台阶ST1’并且第二阶梯侧壁S2’可包括多个第二台阶ST2’。第一阶梯侧壁S1’和第二阶梯侧壁S2’可具有相同数量的台阶。例如，第一阶梯侧壁S1’可包括四个第一台阶ST1’，并且第二阶梯侧壁S2’可包括四个第二台阶ST2’。第一台阶ST1’和第二台阶ST2’可具有相同的形状、相同的尺寸和相同的高度。第一台阶ST1’和第二台阶ST2’可各自包括一对第一层102和第二层103。第一台阶ST1’可被布置为从第一图案121朝着沟槽160S的底部下降到第四图案124。第二台阶ST2’可形成为从沟槽160S的底部从第四虚设图案144上升到第一虚设图案141。第二台阶ST2’可从第一虚设图案141下降到第四虚设图案144。
第一阶梯侧壁S1’和第二阶梯侧壁S2’可具有相同的高度。第一阶梯侧壁S1’和第二阶梯侧壁S2’的斜率可相同。本文中，斜率可指穿过台阶的上拐角的线的倾斜度。第一阶梯侧壁S1’和第二阶梯侧壁S2’二者可具有渐变的斜率。换言之，第一台阶ST1’和第二台阶ST2’的台阶的倾斜度可相同。
因此，第一阶梯侧壁S1’和第二阶梯侧壁S2’可彼此对称。
参照图2C，可形成不对称阶梯沟槽160A。不对称阶梯沟槽160A可包括第一阶梯侧壁S11和第二阶梯侧壁S12。第一阶梯侧壁S11和第二阶梯侧壁S12可彼此不对称。
可通过执行多个蚀刻工艺和多个减薄工艺来执行用于形成不对称阶梯沟槽160A的工艺。例如，可包括使用第二掩模112蚀刻第三多层层叠物ML3的蚀刻工艺以及减薄第二掩模112的减薄工艺。
将参照图4A至图4G描述形成不对称阶梯沟槽160A的方法。参照图4A至图4G，将描述使用第二掩模112在焊盘区域A12中成台阶形成包括在第三多层层叠物ML3中的一对第一层102和第二层103的工艺。作为示例描述使用一个第二掩模112通过台阶形成工艺形成四个台阶的实施方式。以下，第五图案125至第八图案128根据层被蚀刻的顺序来命名，并且第五图案125至第八图案128各自由包括一对第一层102和第二层103的台阶形成。
此外，在形成第五图案125至第八图案128的同时，可形成第一多层虚设图案D1至第四多层虚设图案D4。第一多层虚设图案D1至第四多层虚设图案D4可形成在虚设焊盘区域A22中。第一多层虚设图案D1至第四多层虚设图案D4可以是两对第一层102和第二层103的台阶。简言之，第一多层虚设图案D1至第四多层虚设图案D4中的每一个可以是第一层102/第二层103/第一层102/第二层103的层叠物。
参照图4A，可在形成有第四图案124和第四虚设图案144的所得结构上方形成第二掩模112。第二掩模112可包括第二开口112T。第二开口112T可具有比第一开口(图3A的111T)小的尺寸，并且可具有比第一掩模(图3E的111C)所限定的开口小的尺寸。第二开口112T的第一侧壁可形成为与第四虚设图案144(参见标号“112D”)自对准，并且第二开口112T的第二侧壁可与第四图案124间隔开。例如，第二开口112T的第一侧壁和第四虚设图案144的侧壁可自对准，并且第二开口112T的第二侧壁可覆盖第四图案124的侧壁。第二开口112T可具有在预定方向上延伸的沟槽的形式。第二掩模112可覆盖第一图案121至第四图案124的侧壁和第一虚设图案141至第三虚设图案143的侧壁，并且第四虚设图案144的侧壁可暴露。总之，第二掩模112可充分阻挡第一图案121至第四图案124和第一虚设图案141至第三虚设图案143。另外，第二掩模112可在阻挡第四虚设图案144的暴露边缘的同时不阻挡第四虚设图案144的暴露侧壁。
参照图4B和图4C，可执行第五构图工艺。第五构图工艺可包括依次执行的第五蚀刻工艺和第五减薄工艺。第五蚀刻工艺可使用第二掩模112作为蚀刻屏障来蚀刻第四图案124和第四虚设图案144下方的第二层103和第一层102。第五减薄工艺可指在第五蚀刻工艺之后蚀刻第二掩模112的顶部和侧面以具有减小的体积的工艺。作为第五减薄工艺的结果，可形成体积减小的第二掩模112A。
可通过第五蚀刻工艺形成第五图案125和第五虚设图案145。第五图案125和第五虚设图案145可通过第五蚀刻部分E5划分。第五蚀刻部分E5可以是一对第一层102和第二层103被部分地蚀刻和去除的部分，并且第五图案125和第五虚设图案145中的每一个可以是第一层102和第二层103的层叠物。第五图案125可形成在焊盘区域A12中，并且第五虚设图案145可形成在虚设焊盘区域A22中。第五蚀刻部分E5可具有在预定方向上延伸的沟槽的形式。
通过第五减薄工艺形成的第二掩模112A可暴露第五图案125的边缘125E和第四虚设图案144的边缘144E。第五图案125的边缘125E的暴露面积和第四虚设图案144的边缘144E的暴露面积可相同。暴露的边缘125E和144E可以是第二层103的边缘。
可通过第五构图工艺形成第一阶梯侧壁S11和第二阶梯侧壁S12。第一阶梯侧壁S11可由第五图案125提供，并且第二阶梯侧壁S12可由第四虚设图案144和第五虚设图案145的层叠物提供。第五构图工艺可在虚设焊盘区域A22中限定第一多层虚设图案D1。第一多层虚设图案D1可具有第五虚设图案145和第四虚设图案144的层叠结构。由于第四虚设图案144和第五虚设图案145中的每一个包括一对第一层102和第二层103，所以第一多层虚设图案D1可由两对第一层102和第二层103形成。换言之，第一多层虚设图案D1可以是第一层102/第二层103/第一层102/第二层103的层叠物。第五图案125可以是一对第一层102/第二层103的层叠物。第一多层虚设图案D1的侧壁可具有垂直侧壁的非台阶轮廓。第四虚设图案144的侧壁和第五虚设图案145的侧壁可自对准。
作为第五构图工艺的结果，可在虚设焊盘区域A22中限定第一多层虚设图案D1，而可在焊盘区域A12中同时形成第五图案125。第五图案125可具有各个台阶具有两层的单台阶结构，并且第一多层虚设图案D1可具有各个台阶具有四层的单台阶结构。第一多层虚设图案D1的高度可高于第五图案125的高度。因此，第一阶梯侧壁S11和第二阶梯侧壁S12可相对于彼此不对称。
参照图4D，可执行第六构图工艺。第六构图工艺可包括依次执行的第六蚀刻工艺和第六减薄工艺。第六蚀刻工艺可使用第二掩模112A作为蚀刻屏障来蚀刻第五图案125和第五虚设图案145下方的第二层103和第一层102。第六减薄工艺可指在第六蚀刻工艺之后蚀刻第二掩模112A的顶部和侧面以具有减小的体积的工艺。作为第六减薄工艺的结果，可形成体积减小的第二掩模112B。
可通过第六蚀刻工艺形成第六图案126和第六虚设图案146。第六图案126和第六虚设图案146可通过第六蚀刻部分E6划分。第六蚀刻部分E6可以是一对第一层102和第二层103被蚀刻和去除的部分，并且第六图案126和第六虚设图案146中的每一个可以是第一层102和第二层103的层叠物的图案。第六图案126可形成在焊盘区域A12中，并且第六虚设图案146可形成在虚设焊盘区域A22中。第六蚀刻部分E6可具有在预定方向上延伸的沟槽的形式。
第六蚀刻工艺可蚀刻通过第二掩模112A暴露的第五图案125的边缘E16以及第三虚设图案143和第四虚设图案144的边缘E26。
通过第六减薄工艺形成的第二掩模112B可具有比第二掩模112A的开口宽的开口并通过宽开口暴露第五图案125的边缘125E和第三虚设图案143的边缘143E。第五图案125的边缘125E的暴露面积和第三虚设图案143的边缘143E的暴露面积可相同。可通过第六减薄工艺暴露第六图案126的边缘126E和第五虚设图案145的边缘145E。第六图案126的边缘126E的暴露面积和第五虚设图案145的边缘145E的暴露面积可相同。
可通过第六构图工艺形成第一阶梯侧壁S11和第二阶梯侧壁S12。第一阶梯侧壁S11可由第五图案125和第六图案126的层叠物提供，并且第二阶梯侧壁S12可由第三虚设图案143至第六虚设图案146的层叠物提供。第六构图工艺可在虚设焊盘区域A22中限定第一多层虚设图案D1和第二多层虚设图案D2。第一多层虚设图案D1可具有第六虚设图案146和第五虚设图案145的层叠结构。第二多层虚设图案D2可具有第四虚设图案144和第三虚设图案143的层叠结构。由于第六虚设图案146和第五虚设图案145中的每一个包括一对第一层102和第二层103，所以第一多层虚设图案D1可由两对第一层102和第二层103的层叠物形成。换言之，第一多层虚设图案D1可以是第一层102/第二层103/第一层102/第二层103的层叠物。由于第三虚设图案143和第四虚设图案144中的每一个包括一对第一层102和第二层103，所以第二多层虚设图案D2可由两对第一层102和第二层103的层叠物形成。换言之，第二多层虚设图案D2可以是第一层102/第二层103/第一层102/第二层103的层叠物。第五图案125和第六图案126中的每一个可以是一对第一层102和第二层103的层叠物。第一多层虚设图案D1和第二多层虚设图案D2可具有相同的高度。
作为第六构图工艺的结果，可在虚设焊盘区域A22中限定第一多层虚设图案D1和第二多层虚设图案D2，而在焊盘区域A12中同时形成第五图案125和第六图案126。第五图案125和第六图案126可具有两层的单台阶结构，并且第一多层虚设图案D1和第二多层虚设图案D2可具有四层的单台阶结构。第五图案125和第六图案126可具有相同的高度。第一多层虚设图案D1和第二多层虚设图案D2的高度可高于第五图案125和第六图案126的高度。因此，第一阶梯侧壁S11和第二阶梯侧壁S12可相对于彼此不对称。
参照图4E，可执行第七构图工艺。第七构图工艺可包括依次执行的第七蚀刻工艺和第七减薄工艺。第七蚀刻工艺可使用第二掩模112B作为蚀刻屏障来蚀刻第六图案126和第六虚设图案146下方的第二层103和第一层102。第七减薄工艺可指在第七蚀刻工艺之后蚀刻第二掩模112B的顶部和侧面以具有减小的体积的工艺。作为第七减薄工艺的结果，可形成体积减小的第二掩模112C。
可通过第七蚀刻工艺形成第七图案127和第七虚设图案147。第七图案127和第七虚设图案147可通过第七蚀刻部分E7划分。第七蚀刻部分E7可以是一对第一层102和第二层103被蚀刻和去除的部分，并且第七图案127和第七虚设图案147中的每一个可以是由第一层102和第二层103的层叠物形成的图案。第七图案127可形成在焊盘区域A12中，并且第七虚设图案147可形成在虚设焊盘区域A22中。第七蚀刻部分E7可具有在预定方向上延伸的沟槽的形式。
第七蚀刻工艺可蚀刻通过第二掩模112B暴露的第五图案125和第六图案126的边缘E17以及第二虚设图案142至第五虚设图案145的边缘E27。
通过第七减薄工艺形成的第二掩模112C可具有比第二掩模112B的开口宽的开口，并且通过宽开口暴露第五图案125的边缘125E和第二虚设图案142的边缘142E。第二掩模112C的宽开口可暴露第六图案126的边缘126E和第七图案127的边缘127E。另外，第二掩模112C的宽开口可暴露第四虚设图案144的边缘144E和第六虚设图案146的边缘146E。暴露的边缘125E、126E、127E、142E、144E和146E的暴露面积可相同。
可通过第七构图工艺形成第一阶梯侧壁S11和第二阶梯侧壁S12。第一阶梯侧壁S11可由第五图案125至第七图案127提供，并且第二阶梯侧壁S12可由第二虚设图案142至第七虚设图案147提供。第七构图工艺可在虚设焊盘区域A22中限定第一多层虚设图案D1、第二多层虚设图案D2和第三多层虚设图案D3。第一多层虚设图案D1可具有第七虚设图案147和第六虚设图案146的层叠结构。第二多层虚设图案D2可具有第五虚设图案145和第四虚设图案144的层叠结构。第三多层虚设图案D3可具有第三虚设图案143和第二虚设图案142的层叠结构。第二虚设图案142至第七虚设图案147中的每一个可包括一对第一层102和第二层103。因此，第一多层虚设图案D1至第三多层虚设图案D3中的每一个可以是第一层102/第二层103/第一层102/第二层103的层叠物。第五图案125至第七图案127中的每一个可以是一对第一层102和第二层103的层叠物。第一多层虚设图案D1、第二多层虚设图案D2和第三多层虚设图案D3可具有相同的高度。
作为第七构图工艺的结果，可在虚设焊盘区域A22中限定第一多层虚设图案D1至第三多层虚设图案D3，而在焊盘区域A12中同时形成第五图案125至第七图案127。第五图案125至第七图案127可具有两层的单台阶结构，并且第一多层虚设图案D1至第三多层虚设图案D3可具有四层的单台阶结构。第五图案125、第六图案126和第七图案127可具有相同的高度。第一多层虚设图案D1至第三多层虚设图案D3的高度可高于第五图案125和第六图案126的高度。因此，第一阶梯侧壁S11和第二阶梯侧壁S12可相对于彼此不对称。
参照图4F，可执行第八构图工艺。第八构图工艺可包括第八蚀刻工艺。第八蚀刻工艺可使用第二掩模112C作为蚀刻屏障来蚀刻第七图案127和第七虚设图案147下方的第二层103和第一层102。第八构图工艺可在第八蚀刻工艺之后不包括减薄工艺。
可通过第八蚀刻工艺形成第八图案128和第八虚设图案148。第八图案128和第八虚设图案148可通过第八蚀刻部分E8划分。第八蚀刻部分E8可以是一对第一层102和第二层103被蚀刻和去除的部分，并且第八图案128和第八虚设图案148中的每一个可以是由第一层102和第二层103的层叠物形成的图案。第八图案128可形成在焊盘区域A12中，并且第八虚设图案148可形成在虚设焊盘区域A22中。第八蚀刻部分E8可具有在预定方向上延伸的沟槽的形式。
第八蚀刻工艺可蚀刻通过第一掩模112C暴露的第五图案125至第七图案127的边缘E18和第一虚设图案141至第六虚设图案146的边缘E28。
作为第八构图工艺的结果，可在虚设焊盘区域A22中限定第一多层虚设图案D1至第四多层虚设图案D4，而在焊盘区域A12中同时形成第五图案125至第八图案128。第一多层虚设图案D1可具有第八虚设图案148和第七虚设图案147的层叠结构。第二多层虚设图案D2可具有第六虚设图案146和第五虚设图案145的层叠结构。第三多层虚设图案D3可具有第四虚设图案144和第三虚设图案143的层叠结构。第四多层虚设图案D4可具有第二虚设图案142和第一虚设图案141的层叠结构。第一虚设图案141至第八虚设图案148中的每一个可包括一对第一层102和第二层103。因此，第一多层虚设图案D1至第四多层虚设图案D4中的每一个可以是第一层102/第二层103/第一层102/第二层103的层叠物。第五图案125至第八图案128中的每一个可以是一对第一层102和第二层103的层叠物。第一多层虚设图案D1、第二多层虚设图案D2、第三多层虚设图案D3和第四多层虚设图案D4可具有相同的高度。第五图案125至第八图案128中的每一个可具有两层的单台阶结构，并且第一多层虚设图案D1至第四多层虚设图案D4中的每一个可具有四层的单台阶结构。
参照图4A至图4F，可重复地执行蚀刻工艺和减薄工艺以形成第五图案125至第八图案128和第一多层虚设图案D1至第四多层虚设图案D4。
参照图4G，可去除第一掩模112C。
通过图3A至图4G所示的一系列构图工艺，可在焊盘区域A12中形成包括第一图案121至第八图案128的焊盘层叠物120并且可在虚设焊盘区域A22中形成包括第一多层虚设图案D1至第四多层虚设图案D4的虚设焊盘层叠物140。焊盘层叠物120和虚设焊盘层叠物140可通过不对称阶梯沟槽160A划分。不对称阶梯沟槽160A可由第一蚀刻部分E1至第八蚀刻部分E8提供。焊盘层叠物120和虚设焊盘层叠物140的高度可与不对称阶梯沟槽160A的深度相同。
不对称阶梯沟槽160A可具有在深度方向上宽度减小的渐缩沟槽形状。各个不对称阶梯沟槽160A可包括两个侧壁，并且这两个侧壁中的每一个可具有阶梯形状。不对称阶梯沟槽160A可包括第一阶梯侧壁S11和第二阶梯侧壁S12。第一阶梯侧壁S11可限定在焊盘层叠物120的边缘处。第一阶梯侧壁S11可由第一图案121至第八图案128的层叠物提供。第二阶梯侧壁S12可限定在虚设焊盘层叠物140的边缘处。第二阶梯侧壁S12可由第一多层虚设图案D1至第四多层虚设图案D4的层叠物提供。第一阶梯侧壁S11可位于焊盘区域A12中，并且第二阶梯侧壁S12可位于虚设焊盘区域A22中。第一阶梯侧壁S11和第二阶梯侧壁S12可彼此面对。
第一阶梯侧壁S11和第二阶梯侧壁S12可具有不对称侧壁轮廓。第一阶梯侧壁S11可具有大于第二阶梯侧壁S12的斜率。本文中，斜率可指穿过台阶的拐角的线的倾斜度。第一阶梯侧壁S11的斜率可小于第二阶梯侧壁S12的斜率。
第一阶梯侧壁S11可包括形成为从第一位置P1下降到第二位置P2的多个第一台阶ST1。第二阶梯侧壁S12可包括形成为从第二位置P2上升到第三位置P3的多个第二台阶ST2。第一台阶ST1的斜率可小于第二台阶ST2的斜率。
第一台阶ST1可具有双层层叠结构，并且第二台阶ST2可具有四层层叠结构。例如，第一台阶ST1可包括一对第一层102和第二层103的层叠物，并且第二台阶ST2可包括两对第一层102和第二层103的层叠物。第一台阶ST1可具有第一高度H1，并且第二台阶ST2可具有第二高度H2。第二高度H2可大于第一高度H1。第一阶梯侧壁S11可由八个第一台阶ST1形成，并且第二阶梯侧壁S12可由四个第二台阶ST2形成。第一阶梯侧壁S11和第二阶梯侧壁S12的高度可相同。
第一阶梯侧壁S11和第二阶梯侧壁S12可不对称，并且第二阶梯侧壁S12所占据的面积AD可小于第一阶梯侧壁S11所占据的面积AC(AD<AC)。
如上所述，由于第一阶梯侧壁S11和第二阶梯侧壁S12具有不同的斜率而彼此不对称，所以不对称阶梯沟槽160A具有不对称侧壁轮廓。
由于第二阶梯侧壁S12比第一阶梯侧壁S11占据更小的面积，所以虚设焊盘区域A22所占据的面积AD可减小。
另外，可通过减小虚设焊盘区域A22所占据的面积AD来减小多层半导体装置的芯片尺寸。
根据本公开的另一实施方式，不对称阶梯沟槽160A的深度可根据台阶的数量而变化。第一阶梯侧壁S11可包括M个第一台阶ST1，并且第二阶梯侧壁S12可包括N个第二台阶ST2，其中N是小于M的整数。第一台阶ST1可以是两个层的层叠结构，并且第二台阶ST2可以是六个或更多个层的层叠结构。例如，第一台阶ST1可包括一对第一层102和第二层103的层叠物，并且第二台阶ST2可包括三对或更多对第一层102和第二层103的层叠物。
参照图2D，不对称阶梯沟槽160A可延伸。不对称阶梯沟槽160A可在深度方向上延伸并且可如160E所示形成。不对称阶梯沟槽160E可包括第一阶梯侧壁S21和第二阶梯侧壁S22。第一阶梯侧壁S21和第二阶梯侧壁S22可相对于彼此不对称。
可通过执行多个蚀刻工艺和多个减薄工艺来形成不对称阶梯沟槽160E。例如，用于形成不对称阶梯沟槽160E的延伸工艺可包括使用第三掩模113蚀刻第二多层层叠物ML2的蚀刻工艺以及减薄第三掩模113的减薄工艺。
将参照图5A至图5D描述形成不对称阶梯沟槽160E的方法。
参照图5A，可在形成有不对称阶梯沟槽160A的图4G的所得结构上方形成第三掩模113。
可执行第九构图工艺。第九构图工艺可包括依次执行的第九蚀刻工艺和第九减薄工艺。第九蚀刻工艺可使用第三掩模113作为蚀刻屏障来蚀刻第八图案128和第八虚设图案148下方的第二层103和第一层102。第九减薄工艺可指在第九蚀刻工艺之后蚀刻第三掩模113的顶部和侧面以具有减小的体积的工艺。作为第九减薄工艺的结果，可形成体积减小的第三掩模113A。
可通过第九蚀刻工艺形成第九图案129和第九虚设图案149。第九图案129和第九虚设图案149可通过第九蚀刻部分E9划分。第九图案129和第九虚设图案149中的每一个可以是由第一层102和第二层103的层叠物形成的图案。第九图案129可形成在焊盘区域A12中，并且第九虚设图案149可形成在虚设焊盘区域A22中。第九蚀刻部分E9可具有在预定方向上延伸的沟槽的形式。
可在虚设焊盘区域A22中限定第一多层虚设图案D11，而在焊盘区域A12中同时形成第九图案129。第九图案129可具有两层的单台阶结构，并且第一多层虚设图案D11可具有六层的单台阶结构。第一多层虚设图案D11可以是第九虚设图案149/第八虚设图案148/第七虚设图案147的层叠物。由于第九虚设图案149、第八虚设图案148和第七虚设图案147中的每一个是一对第一层102和第二层103的层叠物，所以第一多层虚设图案D11可以是三对第一层102和第二层103的层叠物。
以下，如图5B至图5D所示，可重复地执行蚀刻工艺和减薄工艺。
参照图5B，可使用第三掩模113A通过蚀刻工艺蚀刻第九图案129和第九虚设图案149下方的第二层103和第一层102。结果，可形成第10图案130和第10虚设图案150。第10图案130可形成在第九图案129下方，并且第10虚设图案150可形成在第九虚设图案149下方。
在形成第10图案130和第10虚设图案150之后，可执行蚀刻第三掩模113A的顶部和侧面的减薄工艺。作为减薄工艺的结果，可形成体积减小的第三掩模113B。
可在虚设焊盘区域A22中限定第一多层虚设图案D11和第二多层虚设图案D12，而在焊盘区域A12中同时形成第10图案130。第10图案130可具有两层的台阶结构，并且第一多层虚设图案D11和第二多层虚设图案D12中的每一个可具有六层的台阶结构。第一多层虚设图案D11可以是第10虚设图案150/第九虚设图案149/第八虚设图案148的层叠物。第二多层虚设图案D12可以是第七虚设图案147/第六虚设图案146/第五虚设图案145的层叠物。由于第五虚设图案145至第10虚设图案149中的每一个是一对第一层102和第二层103的层叠物，所以第一多层虚设图案D11和第二多层虚设图案D12中的每一个是三对第一层102和第二层103的层叠物。
参照图5C，可使用第三掩模113B通过蚀刻工艺蚀刻第10图案130和第10虚设图案150下方的第二层103和第一层102。结果，可形成第11图案131和第11虚设图案151。第11图案131可形成在第10图案130下方，第11虚设图案151可形成在第10虚设图案150下方。
在形成第11图案131和第11虚设图案151之后，可执行蚀刻第三掩模113B的顶部和侧面的减薄工艺。作为减薄工艺的结果，可形成体积减小的第三掩模113C。
在虚设焊盘区域A22中形成第一多层虚设图案D11、第二多层虚设图案D12和第三多层虚设图案D13，而在焊盘区域A12中同时形成第11图案131。第11图案131可具有两层的台阶结构，并且第一多层虚设图案D11至第三多层虚设图案D13中的每一个可具有六层的台阶结构。第一多层虚设图案D11可以是第11虚设图案151/第10虚设图案150/第九虚设图案149的层叠物。第二多层虚设图案D12可以是第八虚设图案148/第七虚设图案147/第六虚设图案146的层叠物。第三多层虚设图案D13可以是第五虚设图案145/第四虚设图案144/第三虚设图案143的层叠物。由于第三虚设图案143至第11虚设图案151中的每一个是一对第一层102和第二层103的层叠物，所以第一多层虚设图案D11至第三多层虚设图案D13中的每一个可对应于三对第一层102和第二层103的层叠物。
参照图5D，可使用第三掩模113C通过蚀刻工艺蚀刻第11图案131和第11虚设图案151下方的第二层103和第一层102。结果，可形成第12图案132和第12虚设图案152。第12图案132可形成在第11图案131下方，第12虚设图案152可形成在第11虚设图案151下方。
在形成第12图案132和第12虚设图案152之后，可去除第三掩模113C。
在限定第12图案的同时，可在虚设焊盘区域A22中形成第一多层虚设图案D11、第二多层虚设图案D12、第三多层虚设图案D13和第四多层虚设图案D14。第12图案132可具有两层的单台阶结构，并且第一多层虚设图案D1至第四多层虚设图案D14中的每一个可具有六层的单台阶结构。第一多层虚设图案D11可以是第12虚设图案152/第11虚设图案151/第10虚设图案150的层叠物。第二多层虚设图案D12可以是第九虚设图案149/第八虚设图案148/第七虚设图案147的层叠物。第三多层虚设图案D13可以是第六虚设图案146/第五虚设图案145/第四虚设图案144的层叠物。第四多层虚设图案D14可以是第三虚设图案143/第二虚设图案142/第一虚设图案141的层叠物。由于第一虚设图案141至第12虚设图案152中的每一个是一对第一层102和第二层103的层叠物，所以第一多层虚设图案D11至第四多层虚设图案D14中的每一个可对应于三对第一层102和第二层103的层叠物。
通过图3A至图5D所示的一系列工艺可在焊盘区域A12中形成包括第一图案121至第12图案132的焊盘层叠物120P并且可在虚设焊盘区域A22中形成包括第一虚设图案14至第12虚设图案152的虚设焊盘层叠物140D。焊盘层叠物120P和虚设焊盘层叠物140D可通过不对称阶梯沟槽160E划分。不对称阶梯沟槽160E可具有在深度方向上宽度减小的渐缩沟槽的形式。
不对称阶梯沟槽160E可包括两个侧壁，并且这两个侧壁中的每一个可具有阶梯形状。不对称阶梯沟槽160E可包括第一阶梯侧壁S21和第二阶梯侧壁S22。第一阶梯侧壁S21和第二阶梯侧壁S22可具有不对称侧壁轮廓。
第一阶梯侧壁S21可具有比第二阶梯侧壁S22大的斜率。本文中，斜率可指台阶的倾斜度。第一阶梯侧壁S21可具有较缓的斜率，并且第二阶梯侧壁S22可具有较陡的斜率。
第一阶梯侧壁S21可位于焊盘区域A12中，第二阶梯侧壁S22可位于虚设焊盘区域A22中。第一阶梯侧壁S21和第二阶梯侧壁S22可彼此面对。第一阶梯侧壁S21和第二阶梯侧壁S22可通过蚀刻第二多层层叠物ML2至第四多层层叠物ML4来形成。
第一阶梯侧壁S21可包括形成为从第一图案121下降到第十二图案132的多个第一台阶ST1。第二阶梯侧壁S22可包括形成在高度随着从第12虚设图案152到第一虚设图案141而增大的多个第二台阶ST2。第一台阶ST1可以按照比第二台阶ST2小的斜率上升。
第一阶梯侧壁S21可包括M个第一台阶ST1，第二阶梯侧壁S12可包括N个第二台阶ST2，其中N是小于M的整数。
第一台阶ST1可具有两层的层叠结构，并且第二台阶ST2可具有六层的层叠结构。第一台阶ST1可包括一对第一层102和第二层103的层叠物，并且第二台阶ST2可包括三对第一层102和第二层103的层叠物。第二台阶ST2可比第一台阶ST1高。第一阶梯侧壁S21可由十二个第一台阶ST1形成，并且第二阶梯侧壁S22可由四个第二台阶ST2形成。第一阶梯侧壁S21和第二阶梯侧壁S22的高度可相同。
如上所述，第一阶梯侧壁S21和第二阶梯侧壁S22可不对称，并且第二阶梯侧壁S22所占据的面积AD可小于第一阶梯侧壁S21所占据的面积AC。
如上所述，由于第一阶梯侧壁S21和第二阶梯侧壁S22形成为具有不同斜率的不对称阶梯结构，所以不对称阶梯沟槽160E的两个侧壁可具有不对称侧壁轮廓。
由于第二阶梯侧壁S22所占据的面积形成为小于第一阶梯侧壁S21的面积，所以虚设焊盘区域A22所占据的面积AD可减小。另外，可通过减小虚设焊盘区域A22所占据的面积AD来减小多层半导体装置的芯片尺寸。
参照图2E和图2F，不对称阶梯沟槽160E可垂直地延伸。
以下，如图3A至图5D所示形成的不对称阶梯沟槽160E将被称为“初始不对称沟槽160E”。图3A至图5D所示的一系列蚀刻工艺和减薄工艺可在第一方向(图1A中的X方向)上执行，并且图2E和图2F所示的一系列蚀刻工艺可在与第一方向X交叉的方向(图1A中的Z方向)上执行。
参照图2E，可在包括初始不对称阶梯沟槽160E的焊盘层叠物120P和虚设焊盘层叠物140D上方形成第四掩模114。第四掩模114可包括第四开口114T。当形成第四开口114T时，第四开口114T的一个侧壁可移位第一宽度W1。例如，第四掩模114的掩模起点(例如，与焊盘区域A12对应的最上第一图案121的边缘)可形成为移位第一宽度W1。第四开口114T的另一侧壁可移位第二宽度W2。可通过使第四掩模114的掩模起点(例如，与虚设焊盘区域A22对应的最上第一虚设图案141的边缘)移位第二宽度W2来形成第四开口114T的侧壁。第一宽度W1可大于第二宽度W2。第一宽度W1可大于焊盘层叠物120P的各个台阶。
参照图2F，可使用第四掩模114作为蚀刻屏障来蚀刻第一多层层叠物ML1。蚀刻第一多层层叠物ML1的蚀刻工艺可包括回蚀工艺。通过回蚀工艺，初始不对称阶梯沟槽160E、焊盘层叠物120P和虚设焊盘层叠物140D的轮廓可被转录到第一多层层叠物ML1中。
因此，第一多层层叠物ML1可被构图为焊盘层叠物120P’和虚设焊盘层叠物140D’。焊盘层叠物120P’和虚设焊盘层叠物140D’可通过不对称阶梯沟槽160E’划分。不对称阶梯沟槽160E’可以是图2E的初始不对称阶梯沟槽160E向下延伸。图2E的焊盘层叠物120P和虚设焊盘层叠物140D可被构图为虚设层叠物120V和140V。虚设层叠物120V和140V可通过垂直沟槽160V划分，并且垂直沟槽160V可具有垂直侧壁V11和V12。本文中，垂直侧壁V11和V12可指无台阶侧壁。不对称阶梯沟槽160E’可位于垂直沟槽160V下方。
类似于图2E的不对称阶梯沟槽160E，图2F的不对称阶梯沟槽160E’可具有在深度方向上宽度减小的渐缩沟槽形状。
不对称阶梯沟槽160E’可包括两个侧壁，并且这两个侧壁中的每一个可具有阶梯形状。不对称阶梯沟槽160E’可包括第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可具有不对称侧壁轮廓。垂直侧壁V11和V12当中的第一垂直侧壁V11可从第一阶梯侧壁S31垂直延伸，并且第二垂直侧壁V12可从第二阶梯侧壁S32垂直延伸。
第一阶梯侧壁S31可具有比第二阶梯侧壁S32大的斜率。本文中，斜率可指穿过台阶的拐角的线的倾斜度。第一阶梯侧壁S31可具有渐变斜率，并且第二阶梯侧壁S32可具有较陡的斜率。
第一阶梯侧壁S31可位于焊盘区域A12中，并且第二阶梯侧壁S32可位于虚设焊盘区域A22中。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此面对。
第一阶梯侧壁S31可包括多个第一台阶ST1，并且第二阶梯侧壁S32可包括多个第二台阶ST2。第一台阶ST1可倾斜比第二台阶ST2小的角度。第一台阶ST1可以是双层层叠物，并且第二台阶ST2可具有六层的层叠结构。例如，第一台阶ST1可包括一对第一层102和第二层103，并且第二台阶ST2可包括三对第一层102和第二层103。第二台阶ST2可比第一台阶ST1高。第一阶梯侧壁S31可由12个第一台阶ST1形成，并且第二阶梯侧壁S32可由四个第二台阶ST2形成。第一阶梯侧壁S31和第二阶梯侧壁S32的高度可相同。
第一阶梯侧壁S31的最上第一台阶ST1可具有比剩余第一台阶ST1宽的宽度。
第一阶梯侧壁S31和第二阶梯侧壁S32可不对称，并且第二阶梯侧壁S32所占据的面积AD可小于第一阶梯侧壁S31所占据的面积AC。可通过减小第二阶梯侧壁S32所占据的面积AD来减小虚设焊盘区域A22所占据的面积。因此，多层半导体装置的芯片尺寸可减小。
从虚设焊盘区域A22的角度，虚设焊盘区域A22可包括占据大部分虚设焊盘区域A22的虚设主体区域A221以及形成有第二阶梯侧壁S32的虚设焊盘接触区域S222。第二阶梯侧壁S32所占据的面积AD的减小对应于虚设焊盘接触区域A222所占据的面积的减小。因此，当虚设焊盘接触区域A222所占据的面积减小时，虚设主体区域A221所占据的面积可增加。当虚设主体区域A221所占据的面积增加时，虚设焊盘区域A22的结构稳定性可增加。
此外，形成在虚设焊盘区域A22上方的虚设层叠物140V可用作支撑物以防止后续化学机械抛光(CMP)工艺中的碟形化现象。虚设层叠物140V所占据的面积A22可与虚设主体区域A221所占据的面积的增加成比例地增加。
可通过增加虚设层叠物140V所占据的面积AS来改进后续CMP工艺中的碟形化现象。
如稍后将描述的，形成在焊盘区域A12上方的虚设层叠物120V可用作支撑物以防止后续CMP工艺中的碟形化现象。虚设层叠物120V和140V可对应于图1C的支撑层叠物。
虚设层叠物120V和140V可不具有有源电路。例如，后续接触插塞可不形成在虚设层叠物120V和140V中。
参照图2G，可形成层间介电层170以填充垂直对称沟槽160V和不对称阶梯沟槽160E’。随后，可对层间介电层170执行化学机械抛光(CMP)以暴露虚设层叠物120V和140V的上表面。在层间介电层170的CMP工艺期间，虚设层叠物120V和140V可用作支撑物。因此，本公开的实施方式通过减小碟形化现象来改进半导体技术，并且焊盘层叠物120P’的图案倾斜度也可改进。
以下，将参照图6A至图6E描述利用导电层替换第二层103的工艺。
图6A至图6E通过呈现沿着图1A所示的线A-A’和线C-C’截取的示图来示出制造垂直半导体装置的方法的示例。线A-A’可示出用于单元区域CR的制造方法，并且线C-C’可以是用于外围区域PR的第二区域A2的制造方法。图6A至图6E示出在图2G的工艺之后用于单元区域CR和第二区域A2的制造方法。尽管未示出，也可在区域A1至A6中同时执行图6A至图6E所示的工艺。
参照图6A，可蚀刻多层层叠结构104以形成垂直孔VH。垂直孔VH可形成在单元区域CR中并且可不形成在第二区域A2中。如图1A所示，多个垂直孔VH可形成在单元区域CR中。
垂直孔VH可暴露下结构101L的表面的一部分。垂直孔VH可垂直于下结构101L的表面形成。
参照图6B，可形成垂直柱结构VP。垂直柱结构VP可填充垂直孔VH。垂直柱结构VP可被称为“垂直沟道结构”。垂直柱结构VP可包括隧道介电层、电荷存储层、沟道层和阻挡层。
以下，将描述利用导电层替换第二层103的工艺。导电层可包括栅电极、栅极焊盘、虚设栅极焊盘和虚设焊盘。
参照图6C，可在包括垂直柱结构VP的整个结构上方形成封盖层180。
随后，可形成狭缝SL和多个凹陷103R。在形成狭缝SL之后，可形成多个凹陷103R。可通过蚀刻多层层叠结构104来形成狭缝SL。狭缝SL可在第一方向X上延伸(参见图1A中的SL)。焊盘层叠物120P’、虚设焊盘层叠物140D’和虚设层叠物120V和140V可通过狭缝SL基于块为单位分离。单元区域CR的多层层叠结构104也可通过狭缝SL划分。狭缝SL的两个侧壁可暴露单元区域CR的多层层叠结构104、焊盘层叠物120P’、虚设焊盘层叠物140D’以及虚设层叠物120V和140V的第一层102和第二层103。
可通过狭缝SL选择性地去除第二层103。因此，可在第一层102之间形成凹陷103R。可通过湿法蚀刻工艺去除第二层103。例如，当第二层103包括氮化硅时，可使用磷酸(H3PO4)溶液通过湿法蚀刻工艺去除第二层103。凹陷103R可平行于下结构101L的表面。凹陷103R可被称为横向凹陷。凹陷103R可暴露垂直柱结构VP的侧壁。
凹陷103R可沿着第一方向X延伸到第二区域A2。在第二区域A2中，凹陷103R可通过层间介电层170划分。例如，形成在焊盘区域A12中的凹陷103R和形成在虚设焊盘区域A22中的凹陷103R可通过层间介电层170分离。可通过狭缝SL去除焊盘区域A12的第二层103和虚设焊盘区域A22的第二层103。
参照图6D，可形成栅电极层叠物GS2。栅电极层叠物GS2可包括多个栅电极103G。为了形成多个栅电极103G，可利用导电材料填充凹陷103R。这可被称为“内填充工艺”。
栅电极103G可包括钨。根据本公开的另一实施方式，栅电极103G可以是氮化钛和钨(TiN/W)的层叠物。栅电极103G可围绕垂直柱结构VP。栅电极103G可形成为隔着第一层102层叠。
栅电极103G可在形成在单元区域CR中的同时沿着第一方向X水平延伸到外围区域PR。例如，栅电极103G可填充单元区域CR的凹陷103R和第二区域A2的凹陷103R。
形成在第二区域A2的焊盘区域A12中的栅电极103G的一部分可被简称为“栅极焊盘103P”，并且形成在第二区域A2的虚设焊盘区域A22中的栅电极103G的一部分可被简称为虚设栅极焊盘103D’。
第一层102和栅极焊盘103P交替地层叠的栅极焊盘层叠物200P可形成在焊盘区域A12中。第一层102和虚设栅极焊盘103D交替地层叠的虚设栅极焊盘层叠物200D可形成在虚设焊盘区域A22中。
栅极焊盘层叠物200P和虚设栅极焊盘层叠物200D可通过不对称阶梯沟槽160E’彼此隔离。栅极焊盘层叠物200P和虚设栅极焊盘层叠物200D可通过层间介电层170彼此隔离。
在形成栅电极103G的同时，可利用虚设焊盘103D’替换虚设层叠物120V和140V的第二层103。虚设焊盘103D’和栅电极103G可具有相同的材料。包括虚设焊盘103D’的虚设层叠物120V可被简称为“栅极焊盘侧支撑层叠物201S”。包括虚设焊盘103D’的虚设层叠物140V可被称为“虚设栅极焊盘侧支撑层叠物202S”。
栅极焊盘侧支撑层叠物201S可形成在栅极焊盘层叠物200P上方，并且虚设栅极焊盘侧支撑层叠物202S可形成在虚设栅极焊盘层叠物200D上方。可通过交替地层叠第一层102和虚设焊盘103D’来形成栅极焊盘侧支撑层叠物201S。可通过交替地层叠第一层102和虚设焊盘103D’来形成虚设栅极焊盘侧支撑层叠物202S。栅极焊盘侧支撑层叠物201S和虚设栅极焊盘侧支撑层叠物202S可通过垂直沟槽160V隔离。栅极焊盘侧支撑层叠物201S和虚设栅极焊盘侧支撑层叠物202S可通过层间介电层170彼此隔离。
图6D的不对称阶梯沟槽160E’可与图2G的不对称阶梯沟槽160E’相同。不对称阶梯沟槽160E’可具有在深度方向上宽度减小的渐缩沟槽形状。不对称阶梯沟槽160E’可包括两个侧壁，并且这两个侧壁中的每一个可具有阶梯形状。不对称阶梯沟槽160E’可包括第一阶梯侧壁S31和第二阶梯侧壁S32。第一阶梯侧壁S31和第二阶梯侧壁S32可具有不对称侧壁轮廓。第一阶梯侧壁S31可形成在栅极焊盘层叠物200P的边缘处，并且第二阶梯侧壁S32可形成在虚设栅极焊盘层叠物200D的边缘处。
垂直沟槽160V可包括第一垂直侧壁V11和第二垂直侧壁V12。第一垂直侧壁V11可从第一阶梯侧壁S31垂直延伸，并且第二垂直侧壁V12可从第二阶梯侧壁S32垂直延伸。第一垂直侧壁V11可形成在栅极焊盘侧支撑层叠物201S的一个侧壁上，并且第二垂直侧壁V12可形成在虚设栅极焊盘侧支撑层叠物2002S的一个侧壁上。
如上所述，第一阶梯侧壁S31可位于焊盘区域A12中，并且第二阶梯侧壁S32可位于虚设焊盘区域A22中。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此面对。第一阶梯侧壁S31可具有比第二阶梯侧壁S32大的斜率。第一阶梯侧壁S31可具有渐变斜率，并且第二阶梯侧壁S32可具有较陡的斜率。
第一阶梯侧壁S31可包括多个第一台阶ST1，并且第二阶梯侧壁S32可包括多个第二台阶ST2。第一台阶ST1可具有比第二台阶ST2平缓的倾斜度。第一台阶ST1可具有两层的层叠结构，并且第二台阶ST2可具有六层的层叠结构。例如，第一台阶ST1可包括一对第一层102和栅极焊盘103P，第二台阶ST2可包括三对第一层102和虚设栅极焊盘103D。第二台阶ST2可比第一台阶ST1高。第一阶梯侧壁S31可由12个第一台阶ST1形成，并且第二阶梯侧壁S32可由四个第二台阶ST2形成。第一阶梯侧壁S31和第二阶梯侧壁S32的高度可相同。
第一阶梯侧壁S31和第二阶梯侧壁S32可不对称，并且第二阶梯侧壁S32所占据的面积AD可小于第一阶梯侧壁S31所占据的面积AC。可通过减小第二阶梯侧壁S32所占据的面积AD来减小虚设焊盘区域A22所占据的面积。因此，垂直半导体装置的芯片尺寸可减小。
从虚设焊盘区域A22的角度，虚设焊盘区域A22可包括占据大部分虚设焊盘区域A22的虚设主体区域A221以及形成有第二阶梯侧壁S32的虚设焊盘接触区域S222。第二阶梯侧壁S32所占据的面积的减小可指虚设焊盘接触区域A222所占据的面积的减小。因此，当虚设焊盘接触区域A222所占据的面积减小时，虚设主体区域A221所占据的面积可增加。当虚设主体区域A221所占据的面积增加时，虚设焊盘区域A22和虚设栅极焊盘侧支撑层叠物202S的结构稳定性可增加。
参照图6E，可形成多个接触插塞180。接触插塞180可通过穿透层间介电层170来联接到栅极焊盘103P。为了形成接触插塞180，可执行接触孔形成工艺和利用导电材料填充接触孔的工艺。例如，可通过蚀刻层间介电层170来形成多个接触孔，各个接触孔暴露栅极焊盘103P，然后可利用金属材料填充接触孔。可通过CMP工艺将金属材料平坦化。结果，可形成分别联接到栅极焊盘103P的接触插塞180。接触插塞180可不联接到虚设栅极焊盘103D。
本实施方式可在通过图2E中的移位W1逐步形成栅极焊盘层叠物200P时使台阶的尺寸改变最小化。因此，当形成接触插塞180时，可防止栅极焊盘通过冲头的桥接。
图7A至图7D是示出根据比较例的制造垂直半导体装置的方法的示图。根据比较例的制造垂直半导体装置的方法可包括图2A至图2F所示的一系列工艺。
首先，如图2A所示，可在下结构101L上方形成多层层叠结构104。
如图2B所示，可执行使用第一掩模111的蚀刻工艺和对第一掩模111的减薄工艺。然而，根据比较例，可不执行图2C和图2D所示的使用第二掩模112的蚀刻工艺和对第二掩模112的减薄工艺以及使用第三掩模113的蚀刻工艺和对掩模113的减薄工艺。
结果，根据比较例，可通过重复地执行仅使用第一掩模111的蚀刻工艺和减薄工艺来形成图7A所示的对称阶梯沟槽160E1。图7A的对称阶梯沟槽160E1不同于图2D的不对称阶梯沟槽160E。尽管对称阶梯沟槽160E1具有彼此不对称的第一阶梯侧壁S21和第二阶梯侧壁S21，对称阶梯沟槽160E1可具有第一阶梯侧壁S21’和第二阶梯侧壁S22’。
参照图7B，可在对称阶梯沟槽160E1上方形成第四掩模114’。比较例的第四掩模114’可包括第四开口114T’。第四开口114T’的一个侧壁可移位第一宽度W11。例如，第四掩模114’的掩模起点(例如，与焊盘区域A12对应的最上第一图案121的边缘)可形成为移位第一宽度W11。第四开口114T’的另一侧壁可移位第二宽度W12。第四开口114T’的侧壁可通过使第四掩模114’的掩模起点(例如，与虚设焊盘区域A22对应的最上第一虚设图案141的边缘)移位第二宽度W12来形成。第一宽度W11和第二宽度W12可相同。第一宽度W11可以是与各个台阶相同的宽度。图7B的第一宽度W11可小于图2E的第一宽度W1。
参照图7C，可执行使用第四掩模114’的蚀刻工艺。结果，可形成垂直沟槽160V1和对称阶梯沟槽160E1’。
尽管根据本公开的实施方式的不对称阶梯沟槽160E具有第一阶梯侧壁S31和第二阶梯侧壁S32，但对称阶梯沟槽160E1’可具有彼此对称的第一阶梯侧壁S31和第二阶梯侧壁S32’。
随后，可执行图6A至图6E所示的一系列工艺。参照图7D，可依次形成层间介电层170、栅极焊盘103P、虚设栅极焊盘103D和接触插塞180’。
根据比较例的垂直半导体装置可包括形成在下结构101L上方的栅极焊盘层叠物300P和虚设栅极焊盘层叠物300D。可通过交替地层叠多个第一层102和多个栅极焊盘103P来形成栅极焊盘层叠物300P。可通过交替地层叠多个第一层102和多个虚设栅极焊盘103D来形成虚设栅极焊盘层叠物300D。栅极焊盘侧支撑层叠物301S可形成在栅极焊盘层叠物300P上方，并且虚设栅极焊盘侧支撑层叠物302S可形成在虚设栅极焊盘层叠物300D上方。
栅极焊盘层叠物300P和虚设栅极焊盘层叠物300D可通过对称阶梯沟槽160E1’隔离。栅极焊盘侧支撑层叠物301S和虚设栅极焊盘侧支撑层叠物302S可通过垂直沟槽160V1隔离。可利用层间介电层170填充对称阶梯沟槽160E1’和垂直沟槽160V1，并且可通过穿透层间介电层170来形成多个接触插塞180’。
如上所述，由于在比较例中使用第四掩模114’来执行蚀刻工艺，所以提供对称阶梯沟槽160E1’的台阶的尺寸可显著变化。例如，一个或更多个蚀刻工艺可能使得聚合物粘附到光刻胶掩模，导致台阶相对于计划的取向偏移。另一方面，由于使用比比较例的第四掩模114’移位更多的第四掩模114’来执行蚀刻工艺，所以提供不对称阶梯沟槽的台阶的尺寸可显著变化，从而防止桥接现象。
由于在比较例中台阶的尺寸显著变化，所以当形成接触插塞180’时可导致冲穿现象181P，如图7D所示。冲穿现象181P可导致栅极焊盘103P之间的桥接。
由于在本公开的实施方式中使台阶的尺寸最小化，所以在形成接触插塞180的同时可防止冲穿现象，从而防止栅极焊盘103P之间的桥接。
图8A至图8M是示出根据本公开的另一实施方式的制造垂直半导体装置的方法的示例的示图。图8A至图8M是示出沿着图1A所示的线B-B’截取的制造垂直半导体装置的方法的示图。
参照图8A，可在基板11上方形成多层层叠结构ML。多层层叠结构ML可包括第一多层层叠物ML11至第六多层层叠物ML16。
基板11可包括单元区域CR以及从单元区域CR延伸的外围区域PR。外围区域PR可包括第一区域A1至第六区域A6。第一区域A1至第六区域A6可沿着平行于基板11的第一方向X连续地布置。第一区域A1可最靠近单元区域CR，而第六区域A6可最远离单元区域CR。第一区域A1至第六区域A6可分别包括焊盘区域A11至A16和虚设焊盘区域A21至A26。焊盘区域A11至A16可以是与接触插塞联接的区域，虚设焊盘区域A21至A26可以是不与任何接触插塞联接的区域。焊盘区域A11至A16可从单元区域CR延伸。如稍后将描述的，焊盘区域A11至A16和虚设焊盘区域A21至A26可通过不对称阶梯沟槽彼此隔离。
基板11可具有适合于半导体处理的材料。基板11可包括半导体基板。基板11可以是含硅材料。基板11可包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅或其组合。基板11可包括诸如锗的其它半导体材料。基板11可包括III/V族半导体基板(例如，诸如GaAs的化合物半导体基板)。基板11可包括SOI(绝缘体上硅)基板。
第一多层层叠物ML11至第六多层层叠物ML16中的每一个可包括交替地层叠的第一层21和第二层22。第一层21和第二层22可在第二方向Z上交替地层叠。
第二层22可由不同于第一层21的材料形成。例如，第一层21可包括介电材料，并且第二层22可由牺牲材料形成。牺牲材料可由对第一层21具有蚀刻选择性的牺牲介电材料形成。第一层21可由氧化硅形成，第二层22可由氮化硅形成。
根据本公开的另一实施方式，第一层21和第二层22二者可由含硅材料形成。例如，第一层21可由未掺杂多晶硅形成，并且第二层22可由掺杂多晶硅形成。本文中，掺杂多晶硅可指掺杂有诸如硼、砷或磷的杂质的多晶硅，未掺杂多晶硅可指未掺杂有杂质的多晶硅。
以下，为了说明方便，第一层21和第二层22的组合可被示出为单个层(由标号“21/22”表示)。
可在第六多层层叠物ML16上方形成第一掩模31。第一掩模31可包括光刻胶图案。第一掩模31可对应于图2B和图3A的第一掩模111。第一掩模31可包括暴露第一焊盘区域A11至第六焊盘区域A16的第一开口31A至31F。第一开口31A至31F中的每一个可对应于图3A的第一开口111T。
可重复地执行使用第一掩模31的蚀刻工艺和减薄工艺。例如，可重复对第六多层层叠物ML6的蚀刻工艺和对第一掩模31的减薄工艺。
因此，如图8B所示，可形成多个对称沟槽41A。对称沟槽41A可具有彼此面对的第一阶梯侧壁S1和第二阶梯侧壁S2，并且第一阶梯侧壁S1和第二阶梯侧壁S2可彼此对称。第一阶梯侧壁S1可由图案的层叠物提供，并且第二阶梯侧壁S2可由虚设图案的层叠物提供。对称沟槽41A、图案和虚设图案可根据图3A至图3F所示的工艺来形成。
可在形成对称沟槽41A之后去除第一掩模31。
参照图8C，可形成部分地暴露对称沟槽41A的第二掩模51。第二掩模51可包括光刻胶图案。第二掩模51可对应于图2C和图4A的第二掩模112。
第二掩模51可包括分别暴露第一焊盘区域A11至第六焊盘区域A16的第二开口51A至51F。第二开口51A至51F当中用于使第一焊盘区域A1开放的第二开口51A可覆盖对称沟槽41A的第一阶梯侧壁S1和第二阶梯侧壁S2。剩余第二开口51B至51F可具有与图4A的第二开口112T对应的形状。例如，第二开口51B至51F中的每一个的一个侧壁可覆盖第一阶梯侧壁S1，并且第二开口51B至51F中的每一个的另一侧壁可与第二阶梯侧壁S2的最下虚设图案41D的侧壁自对准。
如上所述，当形成第二掩模51时，虚设焊盘区域A22至A26的掩模起点可形成为与最下虚设图案41D交叠(51V)。
随后，可重复地执行使用第二掩模51的蚀刻工艺和对第二掩模51的减薄工艺。
结果，如图8D所示，可形成对称沟槽41B和不对称阶梯沟槽41S。对称沟槽41A可具有彼此面对的阶梯侧壁S1和S2，并且阶梯侧壁S1和S2可彼此对称。
不对称阶梯沟槽41S可具有彼此面对的第一阶梯侧壁S11和第二阶梯侧壁S12，并且第一阶梯侧壁S11和第二阶梯侧壁S12可彼此不对称。第一阶梯侧壁S11可由图案的层叠物提供，并且第二阶梯侧壁S12可由虚设图案的层叠物提供。
可在形成对称沟槽41B和不对称阶梯沟槽41S之后去除第一掩模31。
可在第一区域A1中形成对称沟槽41B，并且可在第二区域A2至第六区域A6中形成不对称阶梯沟槽41S。对称沟槽41B和不对称阶梯沟槽41S可同时形成。从俯视图的角度，对称沟槽41B和不对称阶梯沟槽41S中的每一个可具有线性形状。
对于重复地执行使用第二掩模51的蚀刻工艺和对第二掩模51的减薄工艺的方法，可参考图4A至图4G。
对称沟槽41B可以是形成在图8C的第一区域A1中的对称沟槽41A垂直向下延伸。对称沟槽41B可包括比对称沟槽41A更多的台阶。对称沟槽41B可比对称沟槽41A更深。不对称阶梯沟槽41S可以是形成在第二区域A2至第六区域A6中的对称沟槽41A垂直向下延伸。
参照图8E，可形成部分地暴露对称沟槽41B和不对称阶梯沟槽41S中的每一个的第三掩模61。第三掩模61可包括光刻胶图案。第三掩模61可对应于图2D和图5A的第三掩模113。
第三掩模61可包括分别暴露第一焊盘区域A11至第六焊盘区域A16的第三开口61A至61F。第三开口61A至61F当中使第一焊盘区域A11开放的第三开口61A可覆盖对称沟槽41B的阶梯侧壁。剩余的第三开口61B至61F可具有与图5A的第三开口113T相同的形状。例如，第三开口61B至61F中的每一个的一个侧壁可覆盖最下图案的侧壁，并且第三开口61B至61F中的每一个的另一侧壁可与最下虚设图案的侧壁自对准。
因此，当形成第三掩模61时，虚设焊盘区域A22至A26的掩模起点可形成为与最下虚设图案交叠(61V)。
参照图8F，可重复地执行使用第三掩模61的蚀刻工艺和对第三掩模61的减薄工艺。结果，可形成对称沟槽41和不对称阶梯沟槽41T。对称沟槽41可形成在第一区域A1中，并且不对称阶梯沟槽41T可形成在第二区域A2至第六区域A6中。对称沟槽41和不对称阶梯沟槽41T可同时形成。从俯视图的角度，对称沟槽41和不对称阶梯沟槽41T中的每一个可具有线性形状。
对于通过重复使用第三掩模61的蚀刻工艺和对第三掩模61的减薄工艺来形成不对称阶梯沟槽41T的方法，可参考图5A至图5D。
对称沟槽41可以是形成在图8D的第一区域A1中的对称沟槽41B向下垂直延伸。对称沟槽41可包括比对称沟槽41B更多的台阶。对称沟槽41可比对称沟槽41B更深。不对称阶梯沟槽41T可以是形成在第二区域A2至第六区域A6中的不对称阶梯沟槽41S向下垂直延伸。对称沟槽41可包括彼此面对的阶梯侧壁S1和S2，并且阶梯侧壁S1和S2可彼此对称。
不对称阶梯沟槽41T可具有彼此面对的第一阶梯侧壁S21和第二阶梯侧壁S22，并且第一阶梯侧壁S21和第二阶梯侧壁S22可彼此不对称。第一阶梯侧壁S21可由图案的层叠物提供，并且第二阶梯侧壁S22可由虚设图案的层叠物提供。
可在形成对称沟槽41和不对称阶梯沟槽41T之后去除第三掩模61。
对称沟槽41和不对称阶梯沟槽41T可形成在第六多层层叠物ML16中。对称沟槽41可形成在第一区域A1中。
参照图8G，可形成部分地暴露不对称阶梯沟槽41T的第四掩模71。第四掩模71可包括光刻胶图案。第四掩模71可对应于图2E的第四掩模114。
第四掩模71可包括分别暴露第二区域A2、第四区域A4和第六区域A6的第四开口71B、71D和71F。第四掩模71可阻挡第一区域A1、第三区域A3和第五区域A5。当形成第四开口71B、71D和71F时，第四开口71B、71D和71F中的每一个的一个侧壁可在第一方向X上移位。例如，第二区域A2、第四区域A4和第六区域A6的掩模起点可形成为从最上图案在第一方向X上移位(71S)。
参照图8H，可使用第四掩模71来蚀刻通过第四开口71B、71D和71F暴露的不对称阶梯沟槽41T和第六多层层叠物ML16。随后，可蚀刻不对称阶梯沟槽41T下方的第五多层层叠物ML15。使用第四掩模71的蚀刻工艺可包括回蚀工艺。对于使用第四掩模71的蚀刻工艺，可参考图2F。
通过蚀刻工艺，可形成第一延伸不对称阶梯沟槽41E。各个第一延伸不对称阶梯沟槽41E可包括第一阶梯侧壁S31和第二阶梯侧壁S32以及从第一阶梯侧壁S31和第二阶梯侧壁S32垂直地延伸的垂直侧壁V。用于形成第一阶梯侧壁S31和第二阶梯侧壁S32的蚀刻工艺可包括对第五多层层叠物ML15的蚀刻工艺，并且用于形成垂直侧壁V的蚀刻工艺可包括对不对称阶梯沟槽41T和第六多层层叠物ML16的蚀刻工艺。第五多层层叠物ML15、不对称阶梯沟槽41T和第六多层层叠物ML16可暴露于回蚀工艺以形成第一延伸不对称阶梯沟槽41E。垂直侧壁V可具有对称非阶梯轮廓，并且第一阶梯侧壁S31和第二阶梯侧壁S32可具有不对称阶梯轮廓。非阶梯轮廓可指无台阶垂直侧壁。
第一延伸不对称阶梯沟槽41E可以是不对称阶梯沟槽41T的轮廓被转录。第一延伸不对称阶梯沟槽41E当中形成在第二区域A2中的第一延伸不对称阶梯沟槽可被简称为“第一不对称阶梯沟槽T1”。可通过蚀刻第二区域A2的第五多层层叠物ML15和第六多层层叠物ML16来形成第一不对称阶梯沟槽T1。
在形成第一延伸不对称阶梯沟槽41E之后，可去除第四掩模71。
在形成第一不对称阶梯沟槽T1之后，可在第一区域A1中限定第一焊盘层叠物P11和第一虚设焊盘层叠物P21。第一焊盘层叠物P11和第一虚设焊盘层叠物P21可通过对称沟槽41划分。第二焊盘层叠物P12可由第一不对称阶梯沟槽T1限定在第二区域A2中。
参照图8I，可形成第五掩模81。第五掩模81可包括光刻胶图案。第五掩模81可包括分别暴露第三区域A3至第六区域A6的第五开口81C、81D、81E和81F。第五掩模81可阻挡第一区域A1和第二区域A2。当形成第五开口81C、81D、81E和81F时，第五开口81C、81D、81E和81F中的每一个的一个侧壁可在第一方向X上移位(81S)。例如，第三区域A3至第六区域A6的掩模起点可形成为从最上图案在第一方向X上移位(81S)。
第五开口81C、81D、81E和81F可暴露不对称阶梯沟槽41T和第一延伸不对称阶梯沟槽41E。第一不对称阶梯沟槽T1可由第五掩模81阻挡。
参照图8J，可蚀刻通过第五开口81C、81D、81E和81F暴露的不对称阶梯沟槽41T和第一延伸不对称阶梯沟槽41E。随后，可蚀刻不对称阶梯沟槽41T和第一延伸不对称阶梯沟槽41E下方的第六多层层叠物ML16至第三多层层叠物ML13。结果，可形成第二延伸不对称阶梯沟槽41E2和第三延伸不对称阶梯沟槽41E3。
各个第二延伸不对称阶梯沟槽41E2可包括从第一阶梯侧壁S31和第二阶梯侧壁S32垂直延伸的垂直侧壁以及第一阶梯侧壁S31和第二阶梯侧壁S32。用于形成第一阶梯侧壁S31和第二阶梯侧壁S32的蚀刻工艺可包括对第四多层层叠物ML14的蚀刻工艺，并且用于形成垂直侧壁的蚀刻工艺可包括对不对称阶梯沟槽41T以及第五多层层叠物ML15和第六多层层叠物ML16的蚀刻工艺。第四多层层叠物ML14、第五多层层叠物ML15、不对称阶梯沟槽41T和第六多层层叠物ML16可暴露于回蚀工艺以形成第二延伸不对称阶梯沟槽41E2。垂直侧壁可具有彼此对称的非阶梯轮廓，并且第一阶梯侧壁S31和第二阶梯侧壁S32可具有彼此不对称的阶梯轮廓。第二延伸不对称阶梯沟槽41E2可以是不对称阶梯沟槽41T的轮廓被转录。第二延伸不对称阶梯沟槽41E2当中形成在第三区域A3中的第二延伸不对称阶梯沟槽41E2可被简称为“第二不对称阶梯沟槽T2”。可通过蚀刻第三区域A3的第四多层层叠物ML14、第五多层层叠物ML15和第六多层层叠物ML16来形成第二不对称阶梯沟槽T2。
各个第三延伸不对称阶梯沟槽41E3可包括第一阶梯侧壁S31和第二阶梯侧壁S32以及从第一阶梯侧壁S31和第二阶梯侧壁S32垂直延伸的垂直侧壁(未示出)。用于形成第一阶梯侧壁S31和第二阶梯侧壁S32的蚀刻工艺可包括对第三多层层叠物ML13的蚀刻工艺，并且用于形成垂直侧壁的蚀刻工艺可包括对不对称阶梯沟槽41T以及第四多层层叠物ML14至第六多层层叠物ML16的蚀刻工艺。可通过将第三多层层叠物ML13、第四多层层叠物ML14、第五多层层叠物ML15、第一延伸不对称阶梯沟槽41E和第六多层层叠物ML16暴露于回蚀工艺来形成第三延伸不对称阶梯沟槽41E3。垂直侧壁可具有彼此对称的非阶梯轮廓，并且第一阶梯侧壁S31和第二阶梯侧壁S32可具有彼此不对称的阶梯轮廓。第三延伸不对称阶梯沟槽41E3可以是第一延伸不对称阶梯沟槽41E的轮廓被转录。第三延伸不对称阶梯沟槽41E3当中形成在第四区域A4中的第三延伸不对称阶梯沟槽41E3可被简称为“第三不对称阶梯沟槽T3”。可通过蚀刻第四区域A4的第三多层层叠物ML13、第四多层层叠物ML14、第五多层层叠物ML15和第六多层层叠物ML16来形成第三不对称阶梯沟槽T3。
第三焊盘层叠物P13和第三虚设焊盘层叠物P23可由第二不对称阶梯沟槽T2限定，并且第四焊盘层叠物P14可由第三不对称阶梯沟槽T3限定。
在形成第二延伸不对称阶梯沟槽41E2和第三延伸不对称阶梯沟槽41E3之后，可去除第五掩模81。
参照图8K，可形成第六掩模91。第六掩模91可包括光刻胶图案。第六掩模91可包括分别暴露第五区域A5和第六区域A6的第六开口91E和91F。第六掩模91可阻挡第一区域A1至第四区域A4。当形成第六开口91E和91F时，第六开口91E和91F的一个侧壁可在第一方向X上移位(91S)。例如，第五区域A5和第六区域A6的掩模起点可形成为从最上图案在第一方向X上移位(91S)。
参照图8L，可使用第六掩模91来蚀刻通过第六开口91E和91F暴露的第二延伸不对称阶梯沟槽41E2和第三延伸不对称阶梯沟槽41E3。随后，可蚀刻第二延伸不对称阶梯沟槽41E2下方的第三多层层叠物ML31、第二多层层叠物ML12和第一多层层叠物ML11。结果，可形成第四不对称阶梯沟槽T4。
第四不对称阶梯沟槽T4可具有位于较低高度的第二延伸不对称阶梯沟槽41E2的轮廓。第四不对称阶梯沟槽T4可形成在第五区域A5中。可通过蚀刻第五区域A5的第二多层层叠物ML12至第六多层层叠物ML16来形成第四不对称阶梯沟槽T4。
在同时形成第四不对称阶梯沟槽T4时，可蚀刻第三延伸不对称阶梯沟槽41E3下方的第二多层层叠物ML12和第一多层层叠物ML11。结果，可形成第五不对称阶梯沟槽T5。
第五不对称阶梯沟槽T5可以是第三延伸不对称阶梯沟槽41E3的轮廓向下垂直延伸。第五不对称阶梯沟槽T5可形成在第六区域A6中。可通过蚀刻第一多层层叠物ML11、第二多层层叠物ML12、第三多层层叠物ML13、第四多层层叠物ML14、第五多层层叠物ML15和第六多层层叠物ML16来形成第五不对称阶梯沟槽T5。
第五焊盘层叠物P15和第五虚设焊盘层叠物P25可由第四不对称阶梯沟槽T4限定。第六焊盘层叠物P16和第六虚设焊盘层叠物P26可由第五不对称阶梯沟槽T5限定。
第五不对称阶梯沟槽T5可比第四不对称阶梯沟槽T4深。第四不对称阶梯沟槽T4可比第三不对称阶梯沟槽T3深。第三不对称阶梯沟槽T3可比第二不对称阶梯沟槽T2深。第二不对称阶梯沟槽T2可比第一不对称阶梯沟槽T1深。
第一不对称阶梯沟槽至第五不对称阶梯沟槽T1至T5可通过上述一系列工艺来形成。第一不对称阶梯沟槽T1可最浅，而第五不对称阶梯沟槽T5可最深。第一不对称阶梯沟槽T1至第五不对称阶梯沟槽T5中的每一个可包括彼此不对称的第一阶梯侧壁S31和第二阶梯侧壁S32。
第一阶梯侧壁S31可位于焊盘区域A12至A16中，并且第二阶梯侧壁S2可位于虚设焊盘区域A22至A26中。第一阶梯侧壁S31和第二阶梯侧壁S32可彼此面对。对于第一阶梯侧壁S31和第二阶梯侧壁S32的详细描述，可参考图2F及其描述。
支撑虚设层叠物P32至P36可分别位于虚设焊盘层叠物P22至P26上方。支撑虚设层叠物P32至P36的两个侧壁可以是垂直侧壁V。
在形成第一不对称阶梯沟槽T1至第五不对称阶梯沟槽T5之后，如图8M所示，可形成填充不对称阶梯沟槽T1至T5的层间介电层92。层间介电层92可包括氧化硅。层间介电层92可通过化学机械抛光(CMP)工艺来平坦化以暴露最上第二层22。
本文中，由于支撑虚设层叠物P32至P36的宽度通过占据面积减小的虚设焊盘区域A21至A25而增加，所以CMP工艺的碟形化现象可改进。
随后，可执行图6A至图6E所示的一系列工艺。结果，可利用栅极焊盘层叠物替换焊盘层叠物P11至P16，并且可利用虚设栅极焊盘层叠物替换虚设焊盘层叠物P21至P26。可利用支撑层叠物替换支撑虚设层叠物P32至P36。
根据本公开的实施方式，可通过使虚设焊盘层叠物所占据的面积最小化来减小芯片的尺寸。
根据本公开的实施方式，可通过占据面积减小的虚设焊盘层叠物来改进化学机械抛光(CMP)工艺的碟形化。
根据本公开的实施方式，可通过使焊盘区域的台阶与掩模之间的间隙移位来防止后续焊盘区域的台阶塌落。当以阶梯结构形成焊盘区域时，台阶的尺寸的改变可最小化，从而改进可由接触冲头导致的字线桥接裕度。
本公开的实施方式包括以下装置1A-1K和2A-2I。
1A.根据实施方式1A，一种半导体装置包括：设置在基板上方的交替层层叠物，该交替层层叠物包括交替的多个导电层和多个介电层；以及设置在交替层层叠物中的不对称阶梯沟槽，该不对称阶梯沟槽具有第一阶梯侧壁和第二阶梯侧壁，该第一阶梯侧壁具有第一台阶，该第二阶梯侧壁具有不同于第一台阶的第二台阶。
1B.根据实施方式1A所述的装置，其中，各个第一台阶具有不超过一个介电层和不超过一个导电层。
1C.根据实施方式1B所述的装置，其中，各个第二台阶包括至少两个介电层和至少两个导电层。
1D.根据实施方式1C所述的装置，其中，第一台阶和第二台阶在垂直方向上占据相同的高度。
1E.根据实施方式1A所述的装置，其中，第二阶梯侧壁占据比第一阶梯侧壁小的基板的表面积。
1F.根据实施方式1A所述的装置，其中，第一台阶的导电层从外围区域延伸到单元区域并且不对称阶梯沟槽设置在外围区域中。
1G.根据实施方式1F所述的装置，该装置还包括设置在不对称阶梯沟槽中并且分别联接到第一台阶的导电层的多个接触插塞。
1H.根据实施方式1A所述的装置，其中，半导体装置是多层存储器装置。
1I.根据实施方式1A所述的装置，该装置还包括多个不对称阶梯沟槽，各个不对称阶梯沟槽具有不同的深度。
1J.根据实施方式1A所述的装置，该装置针对不对称沟槽中的每一个第二台阶还包括至少两个第一台阶。
1K.根据实施方式1A所述的装置，其中，第一台阶的斜率小于第二台阶的斜率。
2A.在实施方式2A中，一种半导体装置包括：设置在基板上方的交替层层叠物，该交替层层叠物包括交替的多个导电层和多个介电层；以及在层叠的多个层中具有第一侧壁和第二侧壁的不对称阶梯沟槽，第一侧壁在垂直距离内具有n个第一台阶，并且第二侧壁在相同的垂直距离内具有m个第二台阶，其中，n大于m并且n为2或更大。
2B.根据实施方式2A所述的装置，其中，各个第一台阶具有不超过一个介电层和不超过一个导电层。
2C.根据实施方式2A所述的装置，其中，各个第二台阶包括至少两个介电层和至少两个导电层。
2D.根据实施方式2A所述的装置，其中，第二阶梯侧壁占据比第一阶梯侧壁小的基板的表面积。
2E.根据实施方式2A所述的装置，其中，第一台阶的导电层从外围区域延伸到单元区域并且不对称阶梯沟槽设置在外围区域中。
2F.根据实施方式2E所述的装置，该装置还包括设置在不对称阶梯沟槽中并且联接到第一台阶的导电层的多个接触插塞。
2G.根据实施方式2A所述的装置，其中，半导体装置是多层存储器装置。
2H.根据实施方式2A所述的装置，该装置还包括多个不对称阶梯沟槽，各个不对称阶梯沟槽具有不同的深度。
2I.根据实施方式2A所述的装置，该装置针对不对称沟槽中的每一个第二台阶还包括至少两个第一台阶。
尽管关于特定实施方式描述了本公开，但对于本领域技术人员而言将显而易见的是，在不脱离以下权利要求中限定的本公开的范围的情况下，可进行各种改变和修改。
相关申请的交叉引用
本申请要求2019年3月15日提交的韩国专利申请No.10-2019-0030113的优先权，其整体通过引用并入本文。

Claims (38)

1.一种制造垂直半导体装置的方法，该方法包括以下步骤：
通过在基板上方交替地层叠介电层和牺牲层来形成包括下多层层叠物和上多层层叠物的交替层叠物；
形成将所述上多层层叠物划分为多个虚设层叠物的垂直沟槽；以及
形成从所述垂直沟槽向下延伸以将所述下多层层叠物划分为焊盘层叠物和虚设焊盘层叠物的不对称阶梯沟槽，
其中，形成所述不对称阶梯沟槽的步骤包括以下步骤：
形成限定在所述焊盘层叠物的边缘处的第一阶梯侧壁；以及
形成限定在所述虚设焊盘层叠物的边缘处并占据比所述第一阶梯侧壁小的面积的第二阶梯侧壁。
2.根据权利要求1所述的方法，其中，所述第二阶梯侧壁形成为具有比所述第一阶梯侧壁陡的倾斜度。
3.根据权利要求1所述的方法，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶形成为具有比所述第一台阶大的高度。
4.根据权利要求1所述的方法，其中，所述第一阶梯侧壁和所述第二阶梯侧壁具有相同的高度。
5.根据权利要求4所述的方法，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶的数量小于所述第一台阶的数量。
6.根据权利要求5所述的方法，其中，所述第一台阶和所述第二台阶中的每一个包括介电层和牺牲层层叠的介电层和牺牲层层叠物，并且
所述第一台阶包括一对所述介电层和所述牺牲层的层叠物，并且所述第二台阶包括至少两对所述介电层和所述牺牲层的层叠物。
7.根据权利要求1所述的方法，该方法还包括以下步骤：
在形成所述不对称阶梯沟槽之后，形成填充所述垂直沟槽和所述不对称阶梯沟槽的层间介电层；
将所述层间介电层平坦化以暴露所述虚设层叠物的上表面；
利用导电层替换所述虚设层叠物、所述焊盘层叠物和所述虚设焊盘层叠物的各个牺牲层；以及
通过穿透所述层间介电层来形成联接到所述焊盘层叠物的所述导电层的接触插塞。
8.根据权利要求1所述的方法，其中，形成将所述上多层层叠物划分为多个所述虚设层叠物的所述垂直沟槽的步骤包括以下步骤：
通过蚀刻所述上多层层叠物来形成对称阶梯沟槽；
将所述对称阶梯沟槽构图为初始不对称阶梯沟槽；
形成包括暴露所述初始不对称阶梯沟槽的开口的掩模；以及
蚀刻所述初始不对称阶梯沟槽以在所述上多层层叠物中形成所述垂直沟槽。
9.根据权利要求8所述的方法，该方法还包括以下步骤：
在蚀刻所述初始不对称阶梯沟槽之后，蚀刻所述下多层层叠物以在所述下多层层叠物中形成所述不对称阶梯沟槽，
其中，所述不对称阶梯沟槽具有与所述初始不对称阶梯沟槽的形状相同的形状。
10.根据权利要求8所述的方法，其中，使用所述掩模作为蚀刻屏障通过回蚀工艺来蚀刻所述初始不对称阶梯沟槽和所述下多层层叠物，并且
在所述回蚀工艺期间，所述初始不对称阶梯沟槽被蚀刻并被构图为所述垂直沟槽。
11.根据权利要求8所述的方法，其中，暴露所述初始不对称阶梯沟槽的所述开口包括：
第一侧壁，其通过第一宽度暴露所述初始不对称阶梯沟槽的最上台阶的一侧；以及第二侧壁，其通过小于所述第一宽度的第二宽度暴露所述初始不对称阶梯沟槽的所述最上台阶的另一侧。
12.根据权利要求8所述的方法，其中，通过蚀刻所述上多层层叠物来形成所述对称阶梯沟槽的步骤包括以下步骤：
重复地执行使用第一减薄掩模的对所述上多层层叠物的蚀刻工艺以及对所述第一减薄掩模的减薄工艺。
13.根据权利要求8所述的方法，其中，将所述对称阶梯沟槽构图为所述初始不对称阶梯沟槽的步骤包括以下步骤：
重复地执行使用第二减薄掩模的对所述上多层层叠物的蚀刻工艺以及对所述第二减薄掩模的减薄工艺。
14.根据权利要求13所述的方法，其中，所述第二减薄掩模包括开口，并且
其中，所述开口包括：
第一侧壁，其覆盖所述对称阶梯沟槽的一侧；以及
第二侧壁，其与所述对称阶梯沟槽的最下台阶自对准。
15.一种制造垂直半导体装置的方法，该方法包括以下步骤：
制备基板，该基板包括单元区域以及从所述单元区域水平布置的多个焊盘区域；
在所述基板上方形成多个介电层和多个牺牲层的交替层叠物；
通过蚀刻所述交替层叠物的上层叠物来在各个所述焊盘区域中形成具有相同深度的对称阶梯沟槽；
将所述对称阶梯沟槽构图为初始不对称阶梯沟槽；以及
通过蚀刻所述初始不对称阶梯沟槽和所述交替层叠物的下层叠物来形成具有与所述初始不对称阶梯沟槽的形状相同的形状的不对称阶梯沟槽。
16.根据权利要求15所述的方法，其中，所述不对称阶梯沟槽形成为：随着远离所述单元区域，深度逐渐增大。
17.根据权利要求15所述的方法，其中，形成所述不对称阶梯沟槽的步骤包括以下步骤：
形成通过所述不对称阶梯沟槽划分的焊盘层叠物和虚设焊盘层叠物，
其中，所述焊盘层叠物包括第一阶梯侧壁，并且
其中，所述虚设焊盘层叠物包括占据比所述第一阶梯侧壁小的面积的第二阶梯侧壁。
18.根据权利要求17所述的方法，其中，所述第二阶梯侧壁形成为具有比所述第一阶梯侧壁陡的斜率。
19.根据权利要求17所述的方法，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶形成为具有比所述第一台阶大的高度。
20.根据权利要求17所述的方法，其中，所述第一阶梯侧壁和所述第二阶梯侧壁具有相同的高度。
21.根据权利要求17所述的方法，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶的数量小于所述第一台阶的数量。
22.根据权利要求21所述的方法，其中，各个所述第一台阶包括一对所述介电层和所述牺牲层，并且各个所述第二台阶包括至少两对所述介电层和所述牺牲层。
23.根据权利要求15所述的方法，该方法还包括以下步骤：
在形成所述不对称阶梯沟槽之后，形成填充所述不对称阶梯沟槽的层间介电层；
将所述层间介电层平坦化以暴露所述交替层叠物的顶表面；
利用栅电极替换所述交替层叠物的牺牲层；以及
通过穿透所述层间介电层来形成分别联接到所述栅电极的多个接触插塞。
24.根据权利要求15所述的方法，其中，形成所述不对称阶梯沟槽的步骤包括以下步骤：
形成包括暴露所述初始不对称阶梯沟槽的开口的掩模；以及
蚀刻所述初始不对称阶梯沟槽和所述交替层叠物的所述下层叠物，以在所述交替层叠物的所述下层叠物中形成所述不对称阶梯沟槽。
25.根据权利要求24所述的方法，其中，使用所述掩模作为蚀刻屏障通过回蚀工艺来执行蚀刻所述初始不对称阶梯沟槽和所述交替层叠物的所述下层叠物的步骤，并且
在所述回蚀工艺期间，在所述不对称阶梯沟槽的上部，所述初始不对称阶梯沟槽被蚀刻并被构图为垂直沟槽。
26.根据权利要求24所述的方法，其中，暴露所述初始不对称阶梯沟槽的所述开口包括：
第一侧壁，其暴露所述初始不对称阶梯沟槽的最上台阶的一侧；以及
第二侧壁，其暴露所述初始不对称阶梯沟槽的所述最上台阶的另一侧，
其中，所述第一侧壁的宽度小于所述第二侧壁的宽度。
27.根据权利要求15所述的方法，其中，形成所述对称阶梯沟槽的步骤包括以下步骤：
重复地执行使用第一减薄掩模的对所述交替层叠物的所述上层叠物的蚀刻工艺以及对所述第一减薄掩模的减薄工艺。
28.根据权利要求27所述的方法，其中，将所述对称阶梯沟槽构图为所述初始不对称阶梯沟槽的步骤包括以下步骤：
重复地执行使用第二减薄掩模的对所述交替层叠物的所述上层叠物的蚀刻工艺以及对所述第二减薄掩模的减薄工艺。
29.根据权利要求28所述的方法，其中，所述第二减薄掩模包括开口，并且
所述开口包括：
第一侧壁，其覆盖所述对称阶梯沟槽的一侧；以及
第二侧壁，其与所述对称阶梯沟槽的最下台阶自对准。
30.一种垂直半导体装置，该垂直半导体装置包括：
基板；
栅极焊盘层叠物和虚设栅极焊盘层叠物，所述栅极焊盘层叠物和所述虚设栅极焊盘层叠物形成在所述基板上方并且通过不对称阶梯沟槽划分；
第一虚设层叠物，所述第一虚设层叠物形成在所述栅极焊盘层叠物上方；以及
第二虚设层叠物，所述第二虚设层叠物形成在所述虚设栅极焊盘层叠物上方，
其中，所述第一虚设层叠物和所述第二虚设层叠物通过垂直沟槽划分。
31.根据权利要求30所述的垂直半导体装置，其中，所述不对称阶梯沟槽包括：
第一阶梯侧壁，其限定在所述栅极焊盘层叠物的边缘处；以及
第二阶梯侧壁，其限定在所述虚设栅极焊盘层叠物的面向所述第一阶梯侧壁的边缘处，并且
所述第一阶梯侧壁和所述第二阶梯侧壁具有占据面积不同的不对称结构。
32.根据权利要求31所述的垂直半导体装置，其中，所述第二阶梯侧壁占据比所述第一阶梯侧壁小的面积。
33.根据权利要求31所述的垂直半导体装置，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶形成为具有比所述第一台阶大的高度。
34.根据权利要求31所述的垂直半导体装置，其中，所述第一阶梯侧壁和所述第二阶梯侧壁具有相同的高度。
35.根据权利要求34所述的垂直半导体装置，其中，所述第一阶梯侧壁包括多个第一台阶，并且所述第二阶梯侧壁包括多个第二台阶，并且
所述第二台阶的数量小于所述第一台阶的数量。
36.根据权利要求33所述的垂直半导体装置，其中，所述第一台阶和所述第二台阶中的每一个包括导电层和介电层的层叠物，并且
所述第一台阶包括一对所述导电层和所述介电层的层叠物，并且所述第二台阶包括至少两对所述导电层和所述介电层的层叠物。
37.根据权利要求31所述的垂直半导体装置，其中，所述第二阶梯侧壁形成为具有比所述第一阶梯侧壁陡的倾斜度。
38.根据权利要求30所述的垂直半导体装置，该垂直半导体装置还包括：
从所述栅极焊盘层叠物延伸的栅电极层叠物，
其中，所述栅电极层叠物包括：
栅电极和介电层，所述栅电极和所述介电层在平行于所述基板的方向上从所述栅极焊盘层叠物延伸；以及
垂直柱结构，所述垂直柱结构通过穿透所述栅电极和所述介电层而垂直于所述基板。
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