CN111696946A - 半导体封装、半导体器件以及用于制造半导体器件的方法 - Google Patents

半导体封装、半导体器件以及用于制造半导体器件的方法 Download PDF

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sidewall
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Sumitomo Electric Device Innovations Inc
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Abstract

本发明涉及半导体封装、半导体器件以及用于制造半导体器件的方法，所述半导体封装包括金属基底、侧壁和至少一个金属引线。所述金属基底具有主表面以安装至少一个半导体元件。所述侧壁具有框架形状并且被布置在所述主表面上。所述侧壁包括由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分。所述第二侧壁部分被放置在所述第一侧壁部分上，并利用粘合剂接合到所述第一侧壁部分。所述金属引线被部分地夹在所述第一侧壁部分和所述第二侧壁部分之间。所述金属引线的第一端在所述侧壁的内部露出，并且所述金属引线的第二端位于所述侧壁的外部。

Description

半导体封装、半导体器件以及用于制造半导体器件的方法
相关申请的交叉引用
本申请基于2019年3月12日提交的日本专利申请2019-044587并要求其优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种半导体封装、半导体器件以及用于制造半导体器件的方法。
背景技术
JP2011-165931A公开了一种高频电路模块。该模块包括第一印刷板和第二印刷板。高频组件被安装在第一印刷板上。在第二印刷板的面对高频组件的安装区域的部分中，设置有用于多个导体通孔的嵌入壁表面和沟槽，该沟槽的外周被作为外层或者内层的导体层包围。彼此面对的第一印刷板和第二印刷板的外层图案通过焊接彼此电连接。高频组件被容纳在第二印刷板的沟槽空间内。
JP H10-163353A公开了一种用于微波装置的封装。该封装包括用作接地电极的基底金属以及在其上设置的三个陶瓷层。在陶瓷层(最下层)中，设置有用于微带线的接地导电图案。在陶瓷层(中间层)中，设置有将外部电路和半导体芯片彼此电连接的线导电图案。在陶瓷层(最上层)中，设置有与基底金属连接的接地导电图案。在形成引线端子的区域附近，陶瓷层(最下层)的接地导电图案没有从层叠端部露出。
发明内容
本公开提供一种半导体封装，其包括金属基底、侧壁和至少一个金属引线。金属基底具有主表面，该主表面被构造为在其上安装有至少一个半导体元件。侧壁具有框架形状，并且被布置在金属基底的主表面上。侧壁包括由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分。第二侧壁部分被放置在第一侧壁部分上，并利用粘合剂被接合到该第一侧壁部分。金属引线部分地夹在第一侧壁部分和第二侧壁部分之间。金属引线的第一端在侧壁的内部露出，并且金属引线的第二端位于侧壁的外部。第二端与第一端相反。
本公开提供一种半导体器件。该半导体器件包括上述半导体封装件和布置在侧壁内侧的金属基底的主表面上的至少一个半导体元件。
本公开提供一种用于制造半导体器件的方法。该半导体器件包括：金属基底，其具有安装有半导体元件的主表面；和侧壁，其被接合到金属基底的主表面并包围半导体元件。该方法包括如下步骤：(a)形成引线框架组件，其中，由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分在其间夹有金属引线框架的状态下彼此接合，所述第一侧壁部分构成所述侧壁的、与所述主表面相邻的部分，所述第二侧壁部分构成所述侧壁的与所述主表面相反的其余部分；(b)将烧结金属膏涂敷到基底的主面上的引线框架组件的布置区域上，并且将引线框架组件布置在烧结金属膏上；以及(c)烧结位于金属基底和引线框架组件之间的烧结金属膏，以使基底和引线框架组件彼此接合。
附图说明
根据本公开实施例的下述详细描述并且参考附图，将更好地理解前述和其它目的、方面和优点，其中：
图1是根据第一实施例的用于半导体器件的封装的立体图。
图2是图1所示的用于半导体器件的封装的平面图。
图3是沿着图2中的III-III线截取的封装的横截面图。
图4是沿着图2中的IV-IV线截取的封装的横截面图。
图5是沿着图2中的V-V线截取的封装的横截面图。
图6A是第一侧壁部分的平面图，图6B是第二侧壁部分的平面图。
图7是示出包括封装的半导体器件的平面图。
图8是示出半导体管芯的前表面的视图。
图9是图示半导体管芯的后表面的视图。
图10A和10B是用于描述制造所述封装和半导体器件的方法的视图。
图11是用于描述制造所述封装和半导体器件的方法的视图。
图12A和图12B是用于描述制造所述封装和半导体器件的方法的视图。
图13是用于描述制造所述封装和半导体器件的方法的视图。
图14A和图14B是用于描述制造所述封装和半导体器件的方法的视图。
图15A和15B是用于描述制造所述封装和半导体器件的方法的视图。
图16A和图16B是用于描述制造所述封装和半导体器件的方法的视图。
图17是示出根据前述实施例的第一修改示例的步骤的视图，其示出引线框架和粘合剂。
图18是示出根据前述实施例的第二修改示例的步骤的视图，其示出第二侧壁部和粘合剂。
图19是示出根据前述实施例的第三修改示例的步骤的视图，其示出盖部和粘合剂。
图20A和20B是示出根据第四修改示例的制造方法中的每个步骤的图。
图21A和图21B是示出根据第四修改示例的制造方法中的每个步骤的视图。
图22A和图22B是示出根据第四修改示例的制造方法中的每个步骤的视图。
图23A和图23B是示出根据第四修改示例的制造方法中的每个步骤的视图。
图24A和图24B是示出根据第四修改示例的制造方法中的每个步骤的视图。
图25A和图25B是示出根据第四修改示例的制造方法中的每个步骤的视图。
图26A和图26B是示出根据第四修改示例的制造方法中的每个步骤的视图。
具体实施方式
[本公开解决的问题]
在高频半导体器件中使用用于以气密方式密封半导体元件的封装。该封装包括：基底，其具有金属主表面；介电质的侧壁，其具有接合到基底的主表面的底表面；以及金属引线，其被接合到侧壁的与底表面相对的上表面。为了在半导体器件的外部电路和半导体元件之间进行电连接，金属引线从侧壁的上表面延伸到封装的一侧。
在相关技术的这种封装中，陶瓷经常用作侧壁的材料。陶瓷侧壁具有比诸如树脂这样的其它材料更高的可靠性，并且能够牢固地支撑引线。然而，与诸如树脂这样的其它材料相比，陶瓷难以模制。相反，当使用树脂作为侧壁的材料时，存在能够容易地执行模制并且能够简化制造步骤的优点。另一方面，关于强度，树脂劣于陶瓷。当树脂侧壁具有类似于陶瓷侧壁的形状时，这种树脂侧壁可能不能牢固地支撑引线。因此，树脂侧壁限于使用不需要支撑强度的柔性板(FPC)代替金属引线的情况等。
[本公开的效果]
根据本公开，能够使用树脂侧壁牢固地支撑半导体封装的金属引线。
[本公开的实施方式的描述]
将列出并描述本公开的实施例。根据一个实施例的半导体封装包括金属基底、侧壁和至少一个金属引线。金属基底具有主表面，该主表面被构造为其上安装有至少一个半导体元件。侧壁具有框架形状并且被布置在金属基底的主表面上。侧壁包括由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分。第二侧壁部分被放置在第一侧壁部分上，并且利用粘合剂被接合到该第一侧壁部分。金属引线被部分地夹在第一侧壁部分和第二侧壁部分之间。金属引线的第一端在侧壁的内部露出，并且金属引线的第二端位于该侧壁的外部。第二端与第一端相反。
在一个实施例中，粘合剂可以包括热固性树脂。粘合剂可以包括热固性环氧树脂。第一侧壁部分和第二侧壁部分可以包括环氧树脂。
在一个实施例中，第一侧壁部分和第二侧壁部分中的至少一个侧壁部分可以设置有至少一对孔，每对孔在壁部分的厚度方向上穿过该壁部分。金属引线可以包括至少一对突起，每对突出部分别沿着厚度方向延伸并且被插入到所述一对孔中。厚度方向是侧壁的上表面和金属基底的主表面彼此面对的方向。
在一个实施例中，第一侧壁部分和第二侧壁部分中的至少一个可以设置有沿着侧壁部分的厚度方向下凹的凹部。金属引线的夹层部分可以被放置在凹部内。在该实施例中，第一侧壁部分可以设置有朝向金属基底的主表面下凹的凹部。在该实施例中，金属引线的第一端可以被放置在凹部内以在侧壁的内部露出。
在一个实施例中，第二侧壁部分可设置有凹部，该凹部沿着从侧壁的内表面朝向侧壁的外表面的方向下凹。金属引线的第一端可以从凹部露出。
在一个实施例中，可以利用包括烧结金属膏的接合材料将第一侧壁部分接合到金属基底。
根据一个实施例的半导体器件包括根据以上实施例中的任何一个的半导体封装，以及至少一个半导体元件，所述至少一个半导体元件被布置在侧壁内部的金属基底的主表面上。
在一个实施例中，可以通过包括烧结金属膏的接合材料将半导体元件接合到金属基底。半导体元件可以包括半导体管芯，该半导体管芯是包括源极通孔、栅电极和漏电极的晶体管。
在一个实施例中，半导体器件可以进一步包括盖，该盖被布置在侧壁的与金属基底的主表面相对的上表面上。盖可以完全覆盖侧壁的开口以气密密封半导体封装。
在一个实施例中，至少一个金属引线可以包括输入引线，其位于侧壁的第一部分处；和输出引线，其位于与第一部分相对的侧壁的第二部分处。输入引线可以被连接到半导体元件，并且该半导体元件可以被连接到输出引线。
作为一个实施例，一种用于制造半导体器件的方法，该半导体器件包括：金属基底，该金属基底具有其上安装有半导体元件的主表面；和侧壁，该侧壁被接合到该金属基底的主表面并包围该半导体元件，该方法包括a)形成引线框架组件，在该引线框架组件中，树脂制成的第一侧壁部分和树脂制成的第二侧壁部分在具有被夹在其间的金属引线框架的状态下彼此接合，该树脂制成的第一侧壁部分构成与主表面相邻的侧壁的一部分，该树脂制成的第二侧壁部分构成与主表面相对的侧壁的其余部分；(b)将烧结金属膏涂敷到基底的主表面上的引线框组件的布置区域并且将引线框架组件布置在烧结金属膏上；以及(c)烧结位于金属基底和引线框架组件之间的烧结金属膏以使基底和引线框架组件彼此接合。
在制造方法的一个实施例中，引线框架组件的形成还可以包括：(a1)在引线框架的厚度方向上弯曲形成在引线框架中的突起，和
(a2)在将突起插入到形成在第一侧壁部分或第二侧壁部分中的孔中的同时，将引线框架夹在第一侧壁部分与第二侧壁部分之间。
在制造方法的一个实施例中，第一侧壁部分和第二侧壁部分中的至少一个侧壁部分可以包括凹部，该凹部构造成将引线框架容纳在面对该引线框架的表面上。
在一个实施例中，在形成引线框架组件时，可以使用热固性树脂将第一侧壁部分、引线框架和第二侧壁部分彼此接合。
在一个实施例中，在涂敷烧结金属膏时，可以将烧结金属膏进一步涂敷到金属基底的主表面上的半导体元件的布置区域，并且半导体元件可以被布置在烧结金属膏上。在烧结金属膏的烧结中，可以烧结金属基底与半导体元件之间的烧结金属膏，使得金属基底与半导体元件彼此接合。
[本公开的实施例的详细描述]
下面将参考附图描述根据本公开的用于半导体器件的封装、半导体器件以及用于制造半导体器件的方法的具体示例。本发明不限于这些示例。本发明由权利要求书指示，并且其旨在包括与权利要求书等同的含义和范围内的所有改变。在下面的描述中，在附图的描述中，相同的附图标记被应用于相同的元件，并且将省略重复的描述。
图1是根据第一实施例的用于半导体器件的封装1A的立体图。图2是所述封装1A的平面图。图3是沿着图2中的III-III线截取的封装1A的横截面图。图4是沿着图2中的IV-IV线截取的封装1A的横截面图。图5是沿着图2中的V-V线截取的封装1A的横截面图。在这些视图中，省略盖部(盖)的图示。如这些附图中所示，本实施例的封装1A包括基底3、两个输入引线5、两个输出引线6和侧壁10。
基底3是具有平坦的金属主表面3a的板状构件。例如，基底3是由铜、铜和钼的合金或铜和钨的合金形成；或者是由铜板、钼板、钨板、铜和钼的合金板或铜和钨的合金板形成的层压材料。在图中所图示的示例中，基底3具有将铜和钼的合金板32夹在两个铜板31和33之间的结构。基底3的基底材料的前表面经过镍铬(镍铬合金，NiCr)-金、镍(Ni)-金、镍-钯-金、镍-钯-银或镍-钯-镍或镍-钯的电镀工艺。金、银和钯是电镀材料，并且NiCr、Ni等是晶种材料。与仅包括电镀材料的情况相比，在包括电镀材料和晶种材料的情况下能够增强粘附性。例如，基底3的厚度在0.5mm至1.5mm的范围内。例如，基底3的平面形状是矩形，其将沿着主表面3a的方向D2作为纵向方向。
侧壁10是大致矩形的框架形构件。如图1中所示，侧壁10具有：沿着基底3的主表面3a彼此面对的一对部分11和12；以及彼此面对的一对部分13和14。所述部分11和12在方向D2上彼此平行延伸，而部分13和14在与方向D2相交(例如，正交)的方向D1上彼此平行延伸。所述部分11至14中的每个部分的、垂直于延伸方向的横截面具有矩形或正方形形状。侧壁10在主表面3a的法线方向上的高度在例如0.5mm至1.0mm的范围内。
侧壁10由第一侧壁部分15和第二侧壁部分16构成。第一侧壁部分15由树脂制成，并且构成侧壁10的、与主表面3a相邻的一部分。第二侧壁部分16由树脂制成，并且构成侧壁10的、与主表面3a相反的其余部分。例如，构成第一侧壁部分15和第二侧壁部分16的树脂是通常在印制电路板(PCB)中使用的纸环氧树脂、玻璃环氧树脂等。玻璃环氧树脂是通过将玻璃纤维布浸入在环氧树脂中并执行热固性处理而获得的物质，并且可以称为阻燃剂类型4(FR 4)。第一侧壁部分15的厚度在0.5mm至2.0mm的范围内，并且例如是1.6mm。第二侧壁部分16的厚度在0.2mm至2.0mm的范围内，并且例如是0.7mm。
第一侧壁部分15被设置在主表面3a上，第二侧壁部分16被设置在第一侧壁部分15上。换句话说，第一侧壁部分15被定位在主表面3a和第二侧壁部分16之间。第一侧壁部分15和第二侧壁部分16之间利用介于其间的粘合剂41彼此接合。粘合剂41是热固性树脂，并且例如是热固性环氧树脂。
图6A是第一侧壁部分15的平面图，图6B是第二侧壁部分16的平面图。与侧壁10相类似，第一侧壁部分15和第二侧壁部分16的平面形状为大致矩形的框架形状。第一侧壁部分15具有：彼此面对的一对部分15a和15b；以及彼此面对的一对部分15c和15d。部分15a和15b在方向D2上彼此平行地延伸，部分15c和15d在方向D1上彼此平行地延伸。类似地，第二侧壁部分16具有：彼此面对的一对部分16a和16b；以及彼此面对的一对部分16c和16d。部分16a和16b在方向D2上彼此平行地延伸，部分16c和16d在方向D1上彼此平行地延伸。部分15a和16a构成上述侧壁10的部分12。部分15b和16b构成侧壁10的部分11。部分15c和16c构成侧壁10的部分14。部分15d和16d构成侧壁10的部分13。
侧壁10具有面向基底3的主表面3a的平坦底表面10a和与该底表面10a相反的上表面10b。底表面10a是第一侧壁部分15的、与面对第二侧壁部分16的表面相反的表面，而上表面10b是第二侧壁部分16的、与面对第一侧壁部分15的表面相反的表面。在底表面10a的整个表面上形成有金属膜45。金属膜45是牢固地固定到第一侧壁部分15的金属膜。金属膜45可以是通过在Cu膜上进行镀覆Au或Ni而获得的膜。利用介于底表面10a和主表面3a的金属膜45和接合材料47，底表面10a被接合到基底3的主表面3a。接合材料47是烧结金属膏。例如，所述烧结金属膏是包括溶剂和银填料的银膏，该银膏具有比相关技术中已知的银膏中包含的银填料的粒径明显更小的粒径。使用烧结银膏的接合成为颗粒之间的金属和烧结结合，其包括微细的银填料被活化并且在相对较低的温度下执行烧结的现象，从而具有优异的强度和长期可靠性。
输入引线5和输出引线6是从侧壁10向外突出的金属板状构件，并且是例如铜、铜合金或铁合金的薄金属板。输入引线5在方向D1上的一个端部被夹在第一侧壁部分15的部分15a和第二侧壁部分16的部分16a之间。具体地，第一侧壁部分15和第二侧壁部分16中的至少一个侧壁部分(所示示例中的第一侧壁部分15)在面对输入引线5的表面上具有用于分别容纳输入引线5的凹部151(参考图3和图4)。在图6A中，使用阴影来示出凹部151的存在范围。凹部151在第一侧壁部分15的厚度方向上下凹。输入引线5通过第一侧壁部分15的部分15a而相对于基底3的主表面3a绝缘。
输出引线6在方向D1的一个端部被夹在第一侧壁部分15的部分15b和第二侧壁部分16的部分16b之间。具体地，第一侧壁部分15和第二侧壁部分16中的至少一个侧壁部分(所示示例中的第一侧壁部分15)在面对输出引线6的表面上具有用于分别容纳输出引线6的凹部152(参考图3和图5)。在图6A中，使用阴影示出凹部152的存在范围。输出引线6通过第一侧壁部分15的部分15b相对于基底3的主表面3a绝缘。
第二侧壁部分16的部分16a具有形成在内表面16a1上的凹部161。凹部161从内表面16a1朝向外表面16a2凹入，并且从部分16a的面对输入引线5的表面延伸到与之相反的表面(上表面10b)。当在第二侧壁部分16的厚度方向上观察时，凹部161被设置在与输入引线5重叠的位置处，并且，输入引线5的一个端部51的上表面在封装1A内部的这些凹部161中露出(参考图1和图2)。类似地，第二侧壁部分16的部分16b具有形成在内表面16b1上的凹部162。凹部162从内表面16b1朝向外表面16b2凹入，并且从部分16b的面对输出引线6的表面延伸到与其相反的表面(上表面10b)。凹部162被设置在与输出引线6重叠的位置处，并且输出引线6的一个端部61的上表面在封装1A内部的凹部162中露出(参见图1和图2)。
在所述部分16a的延伸方向(方向D2)上，凹部161的两端的附近形成有贯穿所述部分16a的微小孔163。形成在输入引线5的端部中的突起(将在下面描述)被插入到孔163中。类似地，在所述部分16b的延伸方向(方向D2)上，凹部162的两端的附近形成有贯穿所述部分16b的微小孔164。形成在输出引线6的端部中的突起(将在下面描述)被插入到孔164中。
输入引线5和输出引线6的每个端部利用介于该端部与第一侧壁部分15之间的粘合剂42接合到第一侧壁部分15。粘合剂42是热固性树脂，并且例如是热固性环氧树脂。输入引线5和输出引线6的每个端部利用介于第一侧壁部分15和第二侧壁部分16之间且用于将第一侧壁部分15和第二侧壁部分16彼此接合的粘合剂41接合到第二侧壁部分16。
图7是示出包括上述本实施例的封装1A的半导体器件100的构造的平面图。图7示出半导体器件100的盖部(盖)被拆离的状态。除了封装1A之外，该半导体器件100还包括输入匹配电路106、半导体管芯(semiconductor die)107(半导体元件)、输出匹配电路108和输出电容器109。输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109被容纳在封装1A中，并且被安装在基底3的主表面3a上的被侧壁10包围的区域中。半导体器件100能够通过利用盖部覆盖封装1A的侧壁10来使用。在封装1A的内部空间已经经过氮置换的状态下，可以通过利用盖部覆盖侧壁10来进行气密密封。
从侧壁10的部分11依次设置输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109。例如，半导体管芯107是晶体管，其包括诸如Si、SiC、GaN、GaAs或金刚石这样的衬底，并且衬底的后表面被金属镀覆。作为示例，半导体管芯107是GaN-HEMT。例如，输入匹配电路106和输出匹配电路108是平行平板型电容器，其中在陶瓷衬底的上表面和下表面中的每一个表面上设置有电极。
输入匹配电路106、半导体管芯107和输出匹配电路108的后表面被金属镀覆(例如，镀金)，并且利用介于其间的、类似于烧结金属膏的接合材料47固定到基底3的主表面3a。输入匹配电路106被安装在半导体管芯107的输入侧上，输出匹配电路108被安装在半导体管芯107的输出侧上。各组输入引线5和输入匹配电路106、输入匹配电路106和半导体管芯107、半导体管芯107和输出匹配电路108、输出匹配电路108和输出电容器109以及输出电容器109和输出引线6使用多条结合线(未示出)彼此电连接。
图8是示出半导体管芯107的前表面的视图。图9是示出半导体管芯107的后表面的视图。如图8和9中所示，半导体管芯107具有以细长方式延伸的矩形平面形状，并且由一对短边107a和一对长边107b限定。半导体管芯107具有衬底107c和设置在衬底107c的后表面上的源电极107d。半导体管芯107包括在衬底107c的前表面上沿着长边107b布置的多个栅电极107e和源极通孔107f、有源区域107g和漏电极107h。例如，源电极107d被镀金，并且源电极107d的厚度在5μm至20μm的范围内。
通过夹在栅电极107e和漏电极107h之间的有源区域107g，栅电极107e被设置成与漏电极107h相对。有源区域107g包括漏极指(drain fingers)和源极指(source fingers)。后表面上的源极指和源电极107d通过贯穿半导体管芯107的源极通孔107f彼此电连接。能够从漏极指流到源极指的电流的最大值与栅极宽度成比例。因此，在具有较大输出的晶体管中，为了增加栅极宽度，并联设置许多漏极指/源极指。因此，半导体管芯107具有沿着长边107b以细长方式延伸的平面形状。
将再次参考图7。输入匹配电路106执行输入引线5与半导体管芯107之间的阻抗的匹配。输入匹配电路106的一端经由结合线电连接到输入引线5。输入匹配电路106的另一端经由结合线电连接到半导体管芯107的栅电极107e(参考图8)。以这种方式，输入引线5经由封装1A内部的配线电连接到半导体管芯107的栅电极107e。
输出匹配电路108调整半导体管芯107与输出引线6之间的阻抗的失配，并且以最大的效率输出出现在输出引线6中的高频信号。输出匹配电路108的一端经由结合线电连接到半导体管芯107的漏电极107h(参考图8)。输出匹配电路108的另一端经由结合线电连接到输出引线6。以这种方式，输出引线6经由封装1A内部的配线电连接到半导体管芯107的漏电极107h。
图10A和图10B至图16A和图16B是用于描述制造封装件1A和半导体器件100的方法的视图。将参考这些附图来描述制造封装1A和半导体器件100的方法。
首先，通过在使金属引线框架夹在第一侧壁部分15和第二侧壁部分16之间的状态下将第一侧壁部分15和第二侧壁部分16彼此结合来形成引线框架组件。如图10A中所示，使用分配器将粘合剂42涂敷在第一侧壁部分15的凹部151和152的底表面上。然后，如图10B中所示，包括输入引线5和输出引线6的引线框架7以重叠的方式被布置在第一侧壁部分15上。此外，使用分配器将粘合剂41(在附图中用阴影指示)涂敷在第一侧壁部分15的(包括该引线框架7上的部分)整个外周上。
图11的(a)部分是示出引线框架7的具体形状的平面图。图11的(b)部分是示出引线框架7的一部分的放大图。如这些图中所示，本实施例的引线框架7具有使用矩形框架部(拉杆)7a将两个输入引线5和两个输出引线6集成为一体的形状。框架部7a的构成材料与输入引线5和输出引线6的构成材料相同。例如，引线框架7通过对一块金属板进行冲压来形成。引线框7的输入引线5和输出引线6的端部(被定位在第一侧壁部分15上的部分)的宽度W1大于输入引线5和输出引线6的其它部分(被定位在封装1A外部的部分)的宽度W2。在输入引线5的端部的宽度方向上的两端处形成有突起71。类似地，在输出引线6的端部的宽度方向上的两端处形成有突起72。突起71和72在引线框架7的厚度方向上弯曲(附图中的箭头A1)，并且基本上垂直于引线框架7的延伸平面竖立。
随后，如图12A中所示，第二侧壁部分16被布置在第一侧壁部分15上，以将引线框架7夹在第一侧壁部分15和第二侧壁部分16之间。此时，粘合剂41(固化之前)介于第一侧壁部分15和第二侧壁部分16之间。如图13中所示，第二侧壁部分16被布置在第一侧壁部分15上，而引线框架7的突起71和72被分别插入到第二侧壁部分16的孔163和164中。当将引线框架7的突起71和72中的每一个突起插入到孔163和164中的每一个孔时，确定第二侧壁部分16相对于第一侧壁部分15和引线框架7的位置。
随后，粘合剂41和42被固化。在两个阶段中执行热处理。具体地，在第一温度下执行临时固化的热处理，随后在比第一温度高的第二温度下执行主固化的热处理。例如，第一温度是110℃，并且第二温度是160℃。例如，在第一温度下的热处理时间为30分钟，并且在第二温度下的热处理时间为60分钟。为了确保固化的可靠性和固化后的强度，在两个阶段中执行热处理。通过此步骤，第一侧壁部分15、引线框架7和第二侧壁部分16彼此接合。代替以上两个阶段中的热处理，可以执行基于连续温度轮廓线的热处理。
随后，沿着图12中所示的切割线A2切割引线框架7。因此，从输入引线5和输出引线6上切断引线框架7的框架部7a。通过前述步骤，形成在图14A中所示的引线框架组件8。
随后，如图14B中所示，向在基底3的主表面3a上的引线框架组件8的布置区域3aa涂敷烧结金属膏46。可以将烧结金属膏46进一步涂敷到基底3的主表面3a上的输入匹配电路106、半导体管芯107、输出匹配电路108以及输出电容器109的布置区域3ab至3ae中的每一个区域(全部参考图7)。在图14B中，使用阴影示出烧结金属膏46的存在范围。在该步骤中，例如，通过丝网印刷共同涂敷布置区域3aa至3ae中的每一个区域中的烧结金属膏46。
随后，如图15A中所示，引线框组件8被布置在涂敷到布置区域3aa的烧结金属膏46上。另外，输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109中的每一个被布置在涂敷到布置区域3ab至3ae的烧结金属膏46上。然后，烧结金属膏46被固化。在示例中，布置有引线框架组件8、输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109的基底3被安装在热处理炉的内部。在将炉内的温度在60分钟期间内从室温升高至210℃之后，将其保持在该温度60分钟。因此，将烧结金属膏46的溶剂气化以生成金属体，使得利用介于其间的金属体将基底3接合到引线框架组件8、输入匹配电路106、半导体管芯107、输出匹配电路108、以及输出电容器109。为了防止被包括在烧结金属膏46中的金属(例如，Ag)的氧化，热处理炉的内部可以处于氮气(N2)气氛中。
随后，如图15B中所示，在输入引线5、输入匹配电路106、半导体管芯107、输出匹配电路108、输出电容器109和输出引线6之间执行配线结合。具体地，在大约200℃下加热基底3和侧壁10的同时执行超声结合。此步骤可以在大气中执行。为了防止源自烧结金属膏46的金属体的氧化，可以在氮(N2)气氛中执行。
随后，如图16A中所示，将粘合剂48(在附图中用阴影指示)涂敷到侧壁10的上表面10b。粘合剂48是热固性树脂，并且例如是热固性环氧树脂。如图16B中所示，侧壁10被盖部(帽)4覆盖，并且利用介于侧壁10的上表面10b和盖4的后表面之间的粘合剂48使侧壁10的上表面10b和盖4的后表面彼此面对。此时，侧壁10的开口被盖4完全覆盖。之后，通过使粘接剂48固化来将封装体1A的内部密封。具体地，与粘接剂41、42相类似，在两个阶段中执行热处理。该温度和时间类似于粘合剂41和42的温度和时间。代替两个阶段中的热处理，可以执行基于连续温度轮廓线的热处理。此步骤可以在大气中执行。为了尽可能多地消除封装1A内部的水分，可以在干燥的N2气氛中执行。通过前述步骤，完成本实施例的半导体器件100。
将描述上述本实施例的效果。如上所述，在相关技术中的用于半导体器件的封装中，陶瓷经常用作侧壁的材料。陶瓷侧壁比诸如树脂这样的其它材料具有更高的可靠性，并且能够牢固地支撑引线。然而，存在与诸如树脂这样的的其它材料相比陶瓷难以模制的问题。相反，当使用树脂作为侧壁的材料时，存在能够容易地执行模制并且能够简化制造步骤的优点。另一方面，对于强度而言，树脂劣于陶瓷。当树脂侧壁具有类似于陶瓷侧壁的形状时，这种树脂侧壁可能不能牢固地支撑引线。
为了解决此问题，根据本实施例的制造方法包括如下步骤：形成引线框架组件8(图14A)，其中，在金属引线框架7夹在其间的状态下，使得构成侧壁10的位于主表面3a附近的一部分的、由树脂制成的第一侧壁部分15和构成侧壁10的与主表面3a相反的其余部分的、由树脂制成的第二侧壁部分16彼此结合；将烧结金属膏46涂敷到基底3的主表面3a上的引线框组件8的布置区域3aa上(图14B)，并将引线框组件8布置在烧结金属膏46上(图15A)；以及烧结基底3和引线框架组件8之间的烧结金属膏46，以将基底3和引线框架组件8彼此接合。根据此方法，因为引线框架7被夹在第一侧壁部分15与第二侧壁部分16之间，所以能够使用树脂侧壁10牢固地支撑引线框架7的输入引线5和输出引线6。
如在本实施例中一样，形成引线框架组件8的步骤可以进一步包括如下步骤：在引线框架7的厚度方向上弯曲形成在引线框架7中的突起71和72，以及在将突出部71和72分别插入到形成在第二侧壁部分16中的孔163和164中的同时将引线框架7夹在第一侧壁部分15和第二侧壁部分16之间。因此，能够容易且准确地执行第二侧壁部分16相对于引线框架7的定位，并且能够增强引线框架7与第二侧壁部分16之间的结合强度，从而能够提高可靠性。在本实施例中，用于插入突起71和72的孔163和164被形成在第二侧壁部分16中。然而，类似的孔也可以被形成在第一侧壁部分15中。
如在本实施例中一样，第一侧壁部分15可以在面向引线框架7的表面上具有用于容纳引线框架7的输入引线5的凹部151和用于容纳输出引线6的凹部152。根据这种构造，能够将具有一定厚度的引线框架7夹在第一侧壁部分15和第二侧壁部分16之间。此外，能够轻松且准确地执行引线框架7和第一侧壁部分15的定位。在本实施例中，凹部151和152被形成在第一侧壁部分15中。然而，类似的凹部也可以形成在第二侧壁部分16中。替代地，凹部可以形成在第一侧壁部分15和第二侧部部分16两者中。作为示例，用于插入引线框架7的突起71和72的孔被形成在一个侧壁部分中，用于容纳引线框架7的凹部被形成在另一侧部分中。在这种情况下，能够容易且准确地执行第一侧壁部分15、引线框架7和第二侧壁部分16的定位。
如在本实施例中，在形成引线框架组件8的步骤中，第一侧壁部分15、引线框架7和第二侧壁部分16可以使用粘合剂41和42(热固性树脂)彼此结合。当引线框架组件8和基底3之间的烧结金属膏46被烧结时，粘合剂41和42暴露于高温。当粘合剂41和42是热固性树脂时，能够抑制由于高温而导致的粘合剂41和42的软化，并且能够维持粘合强度。
如在本实施例中一样，在涂敷烧结金属膏46的步骤中(图14B)，可以将烧结金属膏46进一步涂敷到基底3的主表面3a上的布置区域3ab至3ae，并且输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109可以被布置在烧结金属膏46上(图15A)。在烧结烧结金属膏46的步骤中，可以烧结在这些布置区域3ab至3ae上的烧结金属膏46，使得输入匹配电路106、半导体管芯107、输出匹配电路108以及输出电容器109被接合到基底3。以这样的方式，通过使用烧结金属膏46在与引线框架组件8同时将封装1A内部的安装部件接合到基底3，能够减少工序数。
(第一修改示例)
图17是示出根据前述实施例的第一修改示例的步骤的视图，其示出引线框架7和粘合剂42。在前述实施例的图10A中，当引线框架7被结合到第一侧壁部分15时，粘合剂42被涂敷到第一侧壁部分15。如图17中所示，可以将处于B阶段(半固化状态)的粘合剂42涂敷到引线框架7。同样以这样的方式，引线框架7和第一侧壁部分15也能够被容易且牢固地彼此结合。
(第二修改示例)
图18是示出根据前述实施例的第二修改示例的步骤的视图，其示出第二侧壁部分16和粘合剂41。在前述实施例的图10B中，当第二侧壁部分16被结合到第一侧壁部分15和引线框架7时，粘合剂41被涂敷到第一侧壁部分15和引线框架7。如图18中所示，可以将处于B阶段(半固化状态)的粘合剂41涂敷到第二侧壁部分16。同样以这样的方式，第二侧壁部分16也能够被容易且牢固地结合到第一侧壁部分15和引线框架7。
(第三修改示例)
图19是示出根据前述实施例的第三修改示例的步骤的视图，其示出盖4和粘合剂48。在前述实施例的图16A和图16B中，当将盖4被结合到侧壁10的上表面10b时，粘合剂48被涂敷到上表面10b。如图19中所示，可以将处于B阶段(半固化状态)的粘合剂48涂敷到盖4的后表面上。同样以这样的方式，盖4和侧壁10也能够被容易且牢固地彼此结合。
(第四修改示例)
图20A和图20B至图26A和26B是示出根据前述实施例的第四修改示例的制造方法中的每个步骤的视图。在此修改示例中，将N(N为2以上的整数，并且附图示出N＝3的情况的示例)个半导体器件100集体地组装。首先，如图20A中所示，将N个第一侧壁部分15粘贴在布置在板状夹具91上的各个预定区域93中。接下来，如图20B中所示，将粘合剂42涂敷到第一侧壁部分15的凹部151和152中的每一个凹部。随后，如图21A中所示，在第一侧壁部分15上布置有引线框7A。本修改示例的引线框架7A具有如下构造：与N个半导体器件100相对应的N组输入引线5和N组输出引线6由框架部7a一体地支撑。
随后，如图21B中所示，在所述第一侧壁部分15中的每一个第一侧壁部分的整个外周上(包括引线框架7A上的部分)涂敷粘合剂41。如图22A中所示，使第二侧壁部分16在所述第一侧壁部分15中的每一个第一侧壁部分上与其重叠，并且粘合剂41和42在热处理炉中固化。从夹具91上剥离所述第一侧壁部分15中的每一个第一侧壁部分，从而完成引线框架组件8A(参见图22B)。
随后，如图23A中所示，将N个基底3分别粘贴在布置在板状夹具92上的预定区域94中。如图23B中所示，将烧结金属膏46涂敷在基底3中的每一个的主表面3a上。在此步骤中，例如，通过丝网印刷将烧结金属膏46集体地涂敷到N个基底3。在图24A中所示，将待容纳在引线框架组件8A和封装1A中的组件(例如，前述实施例的输入匹配电路106、半导体管芯107、输出匹配电路108和输出电容器109)中的每个组件布置在烧结金属膏46上。烧结和固化烧结金属膏46。随后，如图24B中所示，在主表面3a上的部件之间以及所述部件中的每个部件与输入引线5和输出引线6之间执行配线结合。
随后，如图25A中所示，将粘合剂48涂敷到侧壁10的上表面。如图25B中所示，侧壁10被盖部(帽)4覆盖，并且侧壁10的上表面和盖4的后表面利用介于其间的粘合剂48彼此面对。通过固化粘合剂48来密封封装1A的内部。此后，沿着图26A中指示的切割线A2切割引线框架7A。因此，从输入引线5和输出引线6切断引线框架7A的框架部7a。如图26B中所示，将芯片与夹具92单独地分离。通过前述步骤，完成前述实施例的半导体器件100。
根据本发明的半导体封装、半导体器件以及用于制造半导体器件的方法不限于上述实施例，并且能够执行各种其它修改。例如，在前述实施例和所述修改示例中的每个修改示例中，侧壁10限定单个内部空间。然而，侧壁可以限定多个(例如，两个)内部空间。例如，当侧壁限定两个内部空间时，优选的是，进一步设置侧壁部分，该侧壁部分将方向D2上的部分11的中央部分和相同方向上的部分12的中央部分彼此连接。在前述实施例中，已经描述了作为用作半导体元件的晶体管的半导体管芯107的示例。然而，根据本发明的半导体器件不限于此，并且其可以包括各种半导体元件。

Claims (20)

1.一种半导体封装，包括：
金属基底，所述金属基底具有主表面，所述主表面被构造成在其上安装有至少一个半导体元件；
侧壁，所述侧壁具有框架形状，并且被布置在所述金属基底的所述主表面上，所述侧壁包括由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分，并且所述第二侧壁部分被放置在所述第一侧壁部分上，其中，所述第二侧壁部分利用粘合剂被接合到所述第一侧壁部分；和
至少一个金属引线，所述至少一个金属引线被夹在所述第一侧壁部分和所述第二侧壁部分之间，其中，所述金属引线的第一端在所述侧壁的内部露出，并且所述金属引线的第二端位于所述侧壁的外部，所述第二端与所述第一端相反。
2.根据权利要求1所述的半导体封装，其中，所述粘合剂包括热固性树脂。
3.根据权利要求2所述的半导体封装，其中，所述粘合剂包括热固性环氧树脂。
4.根据权利要求1至3中的任意一项所述的半导体封装，其中，所述第一侧壁部分和所述第二侧壁部分包括环氧树脂。
5.根据权利要求1至4中的任一项所述的半导体封装，其中，所述第一侧壁部分和所述第二侧壁部分中的至少一个设置有至少一对孔，每对所述孔在所述壁部分的厚度方向上穿过所述壁部分，并且所述金属引线包括至少一对突起，每对所述突起分别沿着所述厚度方向延伸，并且被插入到所述一对孔中。
6.根据权利要求1至5中的任意一项所述的半导体封装，其中，所述第一侧壁部分和所述第二侧壁部分中的至少一个设置有沿着所述侧壁部分的厚度方向凹入的凹部，其中，所述金属引线的夹层部分被放置在所述凹部内。
7.根据权利要求6所述的半导体封装，其中，所述第一侧壁部设置有朝向所述金属基底的所述主表面凹入的所述凹部。
8.根据权利要求1至5中的任意一项所述的半导体封装，其中，所述第一侧壁部分和所述第二侧壁部分中的至少一个设置有沿着所述侧壁部分的厚度方向凹入的凹部，其中，所述金属引线的第一端被放置在所述凹部内，以在所述侧壁的内部露出。
9.根据权利要求1至8中的任意一项所述的半导体封装，其中，所述第二侧壁部分设置有沿着从所述侧壁的内表面朝向所述侧壁的外表面的方向凹入的凹部，其中，所述金属引线的第一端从所述凹部露出。
10.根据权利要求1至9中的任意一项所述的半导体封装，其中，利用包括烧结金属膏的接合材料将所述第一侧壁部分接合到所述金属基底。
11.一种半导体器件，包括：
根据权利要求1至10中的任意一项所述的半导体封装；和
至少一个半导体元件，所述至少一个半导体元件被布置在所述侧壁内部的所述金属基底的主表面上。
12.根据权利要求11所述的半导体器件，其中，所述半导体元件通过包括烧结金属膏的接合材料被接合到所述金属基底。
13.根据权利要求11或权利要求12所述的半导体器件，其中，所述半导体元件包括半导体管芯，所述半导体管芯是包括源极通孔、栅电极和漏电极的晶体管。
14.根据权利要求11至13中的任意一项所述的半导体器件，还包括：
盖，所述该被布置在所述侧壁的与所述金属基底的主表面相反的上表面上，所述盖完全覆盖所述侧壁的开口，以气密地密封所述半导体封装。
15.根据权利要求11至14中的任意一项所述的半导体器件，其中，所述至少一个金属引线包括：输入引线，所述输入引线位于所述侧壁的第一部分处；和输出引线，所述输出引线位于所述侧壁的与所述第一部分相反的第二部分处，并且所述输入引线被连接到所述半导体元件，并且所述半导体元件被连接到所述输出引线。
16.一种用于制造半导体器件的方法，所述半导体器件包括：金属基底，所述金属基底具有在其上安装有半导体元件的主表面；和侧壁，所述侧壁被接合到所述金属基底的主表面，并包围所述半导体元件，所述方法包括如下步骤：
形成引线框架组件，其中，由树脂制成的第一侧壁部分和由树脂制成的第二侧壁部分在其间夹有金属引线框架的状态下彼此接合，所述第一侧壁部分构成所述侧壁的、与所述主表面相邻的部分，所述第二侧壁部分构成所述侧壁的与所述主表面相反的其余部分；
将烧结金属膏涂敷到所述基底的所述主面上的所述引线框架组件的布置区域，并且将所述引线框架组件布置在所述烧结金属膏上；以及
烧结位于所述金属基底和所述引线框架组件之间的所述烧结金属膏，以使所述基底和所述引线框架组件彼此接合。
17.根据权利要求16所述的用于制造半导体器件的方法，其中，所述形成引线框架组件的步骤还包括：
在所述引线框架的厚度方向上弯曲形成在所述引线框架中的突起，并且
在将所述突起插入到形成在所述第一侧壁部分或所述第二侧壁部分中的孔中的同时，将所述引线框架夹在所述第一侧壁部分和所述第二侧壁部分之间。
18.根据权利要求16或权利要求17所述的用于制造半导体器件的方法，其中，所述第一侧壁部分和所述第二侧壁部分中的至少一个包括凹部，所述凹部被构造成在面向所述引线框的表面上容纳所述引线框架。
19.根据权利要求16至18中的任意一项所述的用于制造半导体器件的方法，其中，在形成所述引线框架组件时，所述第一侧壁部分、所述引线框架和所述第二侧壁部分使用热固性树脂彼此接合。
20.根据权利要求16至19中的任意一项所述的用于制造半导体器件的方法，
其中，在涂敷所述烧结金属膏的步骤中，将所述烧结金属膏进一步涂敷到所述金属基底的所述主表面上的所述半导体元件的布置区域，并且将所述半导体元件布置在所述烧结金属膏上，并且
其中，在烧结所述烧结金属膏的步骤中，烧结位于所述金属基底与所述半导体元件之间的所述烧结金属膏，使得所述金属基底与所述半导体元件彼此接合。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6952834B1 (ja) * 2020-06-04 2021-10-27 三菱電機株式会社 パワーモジュール
JP2022169064A (ja) * 2021-04-27 2022-11-09 Ｎｇｋエレクトロデバイス株式会社 パッケージおよび電子装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08162569A (ja) * 1994-12-08 1996-06-21 Fuji Electric Co Ltd 半導体装置
JPH11297868A (ja) * 1998-04-08 1999-10-29 Oki Electric Ind Co Ltd 半導体装置
JP2014132651A (ja) * 2012-12-03 2014-07-17 Deiakkusu:Kk マイクロ波電力素子用外囲器、マイクロ波電力素子及びそれらの製造方法
WO2014156029A1 (ja) * 2013-03-28 2014-10-02 パナソニック株式会社 半導体パッケージおよび半導体デバイス
JP6717523B2 (ja) * 2017-08-02 2020-07-01 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

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