CN111682076A - 薄膜晶体管及其制备方法、阵列基板、显示面板 - Google Patents

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Abstract

本发明提供一种薄膜晶体管、薄膜晶体管的制备方法、阵列基板和显示面板，属于薄膜晶体管器件技术领域。本发明提供的一种薄膜晶体管包括基底，和设置在基底上的有源层，其中，有源层包括多条半导体纳米线，薄膜晶体管还包括设置在基底上的多条引导凸部，多条引导凸部沿第一方向延伸且间隔设置，每条引导凸部包括两个沿第一方向延伸的侧壁，半导体纳米线沿引导凸部的至少一个侧壁延伸。本发明提供的薄膜晶体管由于使用多条半导体纳米线作为薄膜晶体管的有源层，因此可以有效提高薄膜晶体管的载流子迁移率和载流子浓度，从而能够提高薄膜晶体管的性能，并且由于半导体纳米线的长度不受限制，因此能够使薄膜晶体管的尺寸不受限制。

Description

薄膜晶体管及其制备方法、阵列基板、显示面板
技术领域
本发明属于薄膜晶体管器件技术领域，具体涉及一种薄膜晶体管、薄膜晶体管的制备方法、阵列基板、显示面板。
背景技术
薄膜晶体管(ThinFilmTransistor，TFT)可应用在各种电子设备中，例如应用在显示面板中，薄膜晶体管可用于驱动显示面板中的发光器件，或作为发光器件的开关单元等。而薄膜晶体管的重要指标包括迁移率，在相关技术中，薄膜晶体管受限于有源层的工艺和结构，迁移率较低，难以实现高效率地驱动发光器件。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提供薄膜晶体管，若天线受到雷击，其有效提高薄膜晶体管的载流子迁移率和载流子浓度，从而能够提高薄膜晶体管的性能，并且能够使薄膜晶体管的尺寸不受限制。
解决本发明技术问题所采用的技术方案是一种薄膜晶体管，该薄膜晶体管包括：基底和设置在所述基底上的有源层；其中，
所述有源层包括多条半导体纳米线；
所述薄膜晶体管还包括：
设置在所述基底靠近所述有源层一侧的多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸。
本发明实施例提供的薄膜晶体管，由于使用多条半导体纳米线作为薄膜晶体管的有源层，因此可以有效提高薄膜晶体管的载流子迁移率和载流子浓度，从而能够提高薄膜晶体管的性能，并且由于半导体纳米线的长度不受限制，因此能够使薄膜晶体管的尺寸不受限制。
优选的是，所述半导体纳米线为硅纳米线。
优选的是，所述基底与多条所述引导凸部一体成型。
优选的是，还包括：源极和漏极，所述源极和漏极同层设置，且所述源极和所述漏极设置在所述有源层背离所述基底一侧。
相应地，本发明实施例还提供一种薄膜晶体管的制备方法，包括以下步骤：
制作基底；
在所述基底上制作多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁；
在所述基底上制作有源层，包括制作多条半导体纳米线，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸。
优选的是，在所述基底上制作多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁，具体包括：
在所述基底靠近所述有源层一侧沉积一层氧化硅，形成引导凸部材料层；
在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部。
优选的是，在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部，具体包括：
通过纳米压印工艺，或通过光刻工艺，在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部。
优选的是，所述基底与所述引导凸部材料层通过一次工艺成型，所述基底和所述引导凸部材料层的材料包括玻璃。
优选的是，所述基底上制作有源层，包括制作多条半导体纳米线，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸，具体包括：
在多条所述引导凸部的一端制作引导颗粒；
在多条所述引导凸部背离所述基底一侧沉积一层半导体材料，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线。
优选的是，在多条所述引导凸部的一端制作引导颗粒，具体包括：
在多条所述引导凸部的一端，沉积引导材料，所述引导材料与所述引导颗粒具有相同化学元素；
在等离子体增强化学气相沉积系统中，通过等离子体处理工艺，使所述引导材料转化为所述引导颗粒。
优选的是，所述引导材料为氧化铟锡，所述引导颗粒为铟。
优选的是，在多条所述引导凸部背离所述基底一侧沉积一层半导体材料，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线，具体包括：
在温度200℃下，在多条所述引导凸部背离所述基底一侧沉积一层半导体材料；
在惰性还原气体条件下，在温度250℃～350℃下，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线。
优选的是，所述半导体材料包括非晶硅，所述半导体纳米线包括硅纳米线。
优选的是，在惰性还原气体条件下，在温度250℃～350℃下，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线之后，还包括：清除多余的非晶硅；
清除多余的非晶硅具体包括：在温度200℃下，通过退火工艺将所述非晶硅转换为多晶硅后清除。
优选的是，在清除多余的非晶硅之后，还包括：对所述半导体纳米线做钝化处理。
相应地，本发明实施例还提供一种阵列基板，包括上述的薄膜晶体管，或，包括上述的制备方法所制备的薄膜晶体管。
相应地，本发明实施例还提供一种显示面板，包括上述阵列基板。
优选的是，所述显示面板包括有源矩阵有机发光二极管面板。
附图说明
图1为本实施例提供的薄膜晶体管的一种实施例的结构示意图(仅示出基底、引导凸部和有源层)；
图2为本实施例提供的薄膜晶体管的一种实施例的结构示意图(仅示出基底、引导凸部、有源层和源漏极)；
图3为本实施例提供的薄膜晶体管的一种实施例的层结构示意图之一(顶栅顶接触)；
图4为本实施例提供的薄膜晶体管的一种实施例的层结构示意图之二(底栅顶接触)；
图5为本实施例提供的薄膜晶体管的一种实施例的层结构示意图之三(顶栅底接触)；
图6为本实施例提供的薄膜晶体管的一种实施例的层结构示意图之四(底栅底接触)；
图7为本实施例提供的薄膜晶体管的制备方法的一种实施例的流程图；
图8为本实施例提供的薄膜晶体管的制备方法的一种实施例的制备过程示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅是本发明的部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
附图中各部件的形状和大小不反映真实比例，目的只是为了便于对本发明实施例的内容的理解。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”、“底”、“顶”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
第一方面，如图1所示，本实施例提供一种薄膜晶体管，该薄膜晶体管包括基底1，和设置在基底1之上的有源层。有源层包括多条半导体纳米线2。薄膜晶体管还包括设置在基底1靠近有源层一侧的多条引导凸部3，多条引导凸部3沿第一方向S1延伸，且多条引导凸部3间隔设置，每条引导凸部具有两个沿第一方向S1延伸的侧壁，引导凸部3用于引导半导体纳米线2的延伸方向，半导体纳米线2沿引导凸部3两个侧壁中的至少一个侧壁延伸，也即半导体纳米线2也沿第一方向S1延伸，一引导凸部3的两个侧壁可以都附着有半导体纳米线2，也可以仅在两个侧壁的任一个侧壁附着有半导体纳米线2，具体的可根据需要设置。以下皆以半导体纳米线2仅附着在引导凸部3的一个侧壁为例进行说明。
需要说明的是，有源层即为半导体纳米线2所形成。引导凸部3可以为各种材料，例如氧化硅。图1中所示的引导凸部3的数量仅为示例，引导凸部3可以存在更多条，且排布更密集，具体的引导凸部3的数量和相邻引导凸部3的间距可以根据需要设置，在此不做限定。
需要说明的是，第一方向S1可以是任意方向，例如第一方向S1为基底1的长度方向，具体的可以根据需要设置。
需要说明的是，薄膜晶体管还包括源极41、漏极42、栅极5，栅极5在基底1上的正投影与有源层在基底1上的正投影重叠，源极41和漏极42与有源层相接，图1中仅示出基底1和有源层。
本发明实施例提供的薄膜晶体管，由于使用多条半导体纳米线2作为薄膜晶体管的有源层，载流子的通道增多，因此可以有效提高薄膜晶体管的载流子迁移率和载流子浓度，从而能够提高薄膜晶体管的性能，并且由于半导体纳米线2的长度不受限制，因此有源层的尺寸也不受限制，从而能够使薄膜晶体管的尺寸不受限制，可以适应各个类型的显示面板。
可选地，半导体纳米线2包括各种类型的纳米线，例如半导体纳米线2为硅纳米线、锗纳米线等，硅纳米线为硅原子排列形成，硅的半导体性质有利于作为薄膜晶体管的有源层。以下皆以半导体纳米线为硅纳米线为例进行说明。
可选地，基底1可以包括各种类型的基底，例如玻璃基底等刚性基底，或聚烯亚胺基底等柔性基底，基底1可以与多条引导凸部3一体成型，即引导凸部3与基底1为一体结构，可以直接在基底1之上制作多条引导凸部3，再沿引导凸部3的至少一个侧壁形成多条半导体纳米线2。基底1也可以与引导凸部3采用不同的材料制成，例如，若采用硅工艺制作引导凸部3，可以在基底1(例如玻璃基底)上设置硅基的材料形成引导凸部材料层，再在引导凸部材料层背离基底1一侧制作出多条引导凸部3。
可选地，如图2所示，本实施例提供的薄膜晶体管的源极41和漏极42同层设置，且源极41和漏极42均与有源层相接，具体的，二者均与有源层中的多条半导体纳米线2的两端相接，源极41和漏极42沿第二方向S2延伸，第一方向S1和第二方向S2不平行即可，例如，第一方向S1和第二方向S2近似垂直或相垂直。
进一步地，如图3-图6所示，薄膜晶体管包括基底1、有源层、源极41、漏极42和栅极5。本实施例提供的薄膜晶体管可以采用多种结构，在不同的结构中，有源层、源极41、漏极42和栅极5的位置关系不同。以下以图3-图6中上为顶，下为底，以方式一～方式四为例进行说明。
方式一、
参见图3，薄膜晶体管为顶栅顶接触结构。也即基底1上设置有源层(即半导体纳米线2)，有源层的顶面设置源极41和漏极42，且源极41、漏极42同层设置，栅极5设置在源极41和漏极42背离有源层一侧，栅极4和有源层之间具有栅极绝缘层6，栅极5背离有源层一侧设置有保护层7。
方式二、
参见图4，薄膜晶体管为底栅顶接触结构。也即基底1上设置栅极5，有源层(即半导体纳米线2)设置在栅极5背离基底一侧，栅极4和有源层之间具有栅极绝缘层6，有源层的顶面设置源极41和漏极42，且源极41、漏极42同层设置，源极41和漏极42背离有源层一侧设置有保护层7。
方式三、
参见图5，薄膜晶体管为顶栅底接触结构。也即基底1上设置源极41和漏极42，且源极41和漏极42同层设置，有源层(即半导体纳米线2)设置在源极41和漏极42背离基底1一侧，也即源极41和漏极42通过有源层的底面与有源层相接，栅极5设置有源层背离基底1一侧，栅极4和有源层之间具有栅极绝缘层6，栅极5背离有源层一侧设置有保护层7。
方式四、
参见图6，薄膜晶体管为底栅底接触结构。也即基底1上设置栅极5，源极41和漏极42设置在栅极5背离基底1一侧，且源极41和漏极42同层设置，源极41和漏极42所在层与栅极5之间设置有栅极绝缘层6，有源层(即半导体纳米线2)设置在源极41和漏极42背离基底1一侧，即源极41和漏极42通过有源层的底面与有源层相接，有源层背离基底1一侧一侧设置有保护层7。
本实施例采用的薄膜晶体管可以采用上述任一种结构，在一些实施例中，薄膜晶体管采用顶接触(图3、图4)结构，即源极41和漏极42设置在有源层背离基底1一侧，源极41、漏极42通过有源层的顶面与有源层接触，从而可以避免在对源极41和漏极42进行刻蚀时使有源层中半导体纳米线2受损。
第二方面，如图7所示，本发明实施例还提供一种薄膜晶体管的制备方法，包括以下步骤：
S1、制作基底1。
具体地，基底1可以为任意类型的基底，例如玻璃基底等刚性基底或聚烯亚胺基底等柔性基底。在一些实施例中，基底1和有源层中的导向层可以采用一次工艺成型，即基底1和导向层为一体，例如基底1和导向层均为玻璃，在这种情况下，可以直接在基底1上制作多条引导凸部3。
S2、在基底1上制作多条引导凸部3，多条引导凸部3沿第一方向S1延伸且间隔设置，每条引导凸部3包括两个沿第一方向延伸的侧壁。
具体地，以引导凸部3与基底1采用不同材料为例进行说明，S2可以包括：
S21、在基底1靠近有源层一侧沉积氧化硅(SiO),沉积的材料形成引导凸部材料层。
在基底1上沉积的引导凸部材料层作为图案化引导凸部3的衬底，相比只能在硅片上制作引导凸部3，使图案化引导凸部3的工艺可以适应各种类型的基底，例如，基底1可以是任意类型的基底，例如玻璃基底或聚酰亚胺基底，再在基底1上沉积一层氧化硅，从而可以在氧化硅形成的引导凸部材料层上制作引导凸部3，使得图案化引导凸部3的工艺精度不受影响。
S22、在引导凸部材料层背离基底1一侧制作多条沿第一方向S1延伸的引导凸部3。参见图8(a)所示，氧化硅形成的引导凸部材料层即为引导凸部3的材料，由于氧化硅有利于进行精密的图案化工艺，因此用氧化硅作形成引导凸部材料层，可以使引导凸部3的结构更精确。
具体地，S22中在引导凸部材料层上形成的引导凸部3，可以通过纳米压印工艺形成，也可以通过光刻工艺形成。若通过纳米压印工艺制作引导凸部3，则在沉积引导凸部材料层材料(例如氧化硅)后，根据所需的引导凸部3的图案制作压印模板，压印模板具有多个凸起结构，相邻的凸起结构之间的凹部与引导凸部3一一对应，将压印模板压在引导凸部材料层上形成对应的引导凸部3后，再进行去胶，形成最终的导向层。使用纳米压印工艺制作引导凸部3，相比其他图案化工艺，由于纳米压印工艺的图案化精度高，因此能够减小相邻的引导凸部3的间距，提高引导凸部3的排布密度，使半导体纳米线2的线宽减小(达到纳米级宽度)，从而有源层中的半导体纳米线2的数量显著提高，进而载流子的迁移率和浓度升高，能够有效提升薄膜晶体管的效率。
可选地，若引导凸部3与基底1为同种材料，则可以在基底1靠近有源层一侧直接制作引导凸部3，也即基底1与引导凸部材料层通过一次工艺成型，例如基底1和引导凸部材料层为同一基底结构，例如玻璃基底，可以直接在玻璃基底靠近有源层一侧制作多条引导凸部3。
S3、在基底1上制作有源层，包括制作多条半导体纳米线2，半导体纳米线2沿引导凸部3的至少一个侧壁延伸。
具体地，S3可以包括：S231、参见图8(a)-图8(c)，在多条引导凸部3的一端制作引导颗粒。
具体地，参见图8(a)-图8(b)，可以先在多条引导凸部3的一端，通过溅射(sputter)工艺沉积引导材料02。参见图8(b)-图8(c)，之后在等离子体增强化学气相沉积(PlasmaEnhancedChemicalVaporDeposition，PECVD)系统中，通过等离子体处理(Plasma)工艺，在氢气环境下，且在温度150℃～300℃下，使引导材料02转化为纳米级的引导颗粒03，引导颗粒03在接触到形成半导体纳米线2的半导体材料后，能够引导其沿着引导凸部3的至少一个侧壁生长，形成半导体纳米线2。
可选地，引导材料02与引导颗粒03具有相同化学元素，例如，引导颗粒03可以为铟(In)、锡(Sn)或铋(Bi)等金属颗粒，引导材料02则可以为含与引导颗粒03的元素的材料，例如，引导材料02可以为氧化铟锡(IndiumTinOxide，ITO)，引导颗粒03为In颗粒，则在引导凸部3的一端沉积ITO后，在PECVD系统中，通过Plasma工艺，利用氢离子将ITO还原为多个纳米级大小的In颗粒。
需要说明的是，引导凸部3沉积引导材料02的一端，也即设置引导颗粒03的一端，即为半导体纳米线2生长的起点端。
S32、参见图8(d)-图8(e)，在多条引导凸部3背离基底1一侧沉积一层半导体材料，半导体材料在引导颗粒03的引导下，沿着引导凸部3的侧壁生长，形成半导体纳米线2。
具体地，在PECVD系统中的化学气相沉积(CVD)腔室的温度达到200℃时，在引导凸部3背离基底1一侧沉积一层半导体材料，半导体材料即为形成半导体纳米线2的材料。之后在惰性还原气体条件下，在温度250℃～350℃下，如图8(d)所示，位于引导凸部3的端部的引导颗粒03接触到半导体材料后，能够吸收引导颗粒03周围的半导体材料，从而生长出半导体纳米线2，且半导体纳米线2在引导颗粒的引导下，沿着多条引导凸部3的侧壁生长，也即沿第一方向S1生长，如图8(e)所示，从而形成多条沿第一方向S1延伸的半导体纳米线2。其中，以半导体纳米线2为硅纳米线为例，半导体材料可以为非晶硅(a-Si)，a-Si在接触In颗粒(引导颗粒02)，沿多条引导凸部3的侧壁生长，形成多条硅纳米线，硅纳米线的生长时间约为30分钟。
进一步地，如图8(d)所述，以引导颗粒03为In颗粒，半导体材料为a-Si，半导体纳米线为硅纳米线为例，在温度250℃～350℃下，In颗粒的状态为液滴态，In金属液滴可以吸收周围的a-Si，在In金属液滴中的Si含量饱和时，会析出硅晶核(c-Si),硅纳米线即为硅晶核沿第一方向排列形成，由于a-Si的吉布斯自由能Ea大于c-Si的吉布斯自由能Ec，二者的吉布斯自由能差Eac＝Ea-Ec≈0.12eV，而In金属液滴能够降低a-Si向c-Si的输运能力，也就是说将固体(a-Si)-固体(c-Si)的过程转变为固体-液体-固体的过程，因此在Eac的驱动下，In金属液滴将a-Si析出硅晶核后，In金属液滴继续牵引硅晶核沿引导凸部3的侧壁生长，在生长过程中In金属液滴继续吸收侧壁周围的a-Si并析出硅晶核，最终硅晶核生长形成沿第一方向S1延伸的半导体纳米线2。
可选地，在半导体纳米线2生长完成后，可能存在多余的半导体材料，因此可以清除多余的半导体材料。以半导体材料为非晶硅为例，可以待CVD腔室冷却至200℃后，通过退火(ExcimerLaserAnnealing，ELA)工艺将非晶硅转换为多晶硅后清除，以使半导体纳米线2的表面洁净。
可选地，在清除多余的非晶硅后，还可以对半导体纳米线2做钝化处理，即在半导体纳米线2上形成钝化层，以保护半导体纳米线2，避免半导体纳米线2在后续工艺中受损。
可选地，参见图8(f)，本实施例提供的薄膜晶体管的制备方法还包括制作源极41、漏极42和栅极5，根据上述方式一～方式四所述的薄膜晶体管的不同结构，有源层、源极41、漏极42和栅极5的制作顺序进行相应的调整，以薄膜晶体管采用顶栅顶接触型薄膜晶体管为例，按照上述步骤制作完有源层(即半导体纳米线2)后，在有源层背离基底1一侧沉积源极41和漏极42的金属材料，再通过光刻工艺刻蚀出源极41和漏极42所需的图案，通过打孔工艺使二者与有源层相接，之后再源极41和漏极42背离基底1一侧制作栅极绝缘层6，再在栅极绝缘层6背离基底1一侧制作栅极5，之后在栅极5背离基底1一侧制作保护层7，从而形成薄膜晶体管。
通过上述方法制备薄膜晶体管，可以简化薄膜晶体管的制作工艺，并且，由于薄膜晶体管的有源层包括多条半导体纳米线2，载流子的通道增多，因此可以有效提高薄膜晶体管的载流子迁移率和载流子浓度，从而能够提高薄膜晶体管的性能，并且由于半导体纳米线2的长度不受限制，因此有源层的尺寸也不受限制，从而能够使薄膜晶体管的尺寸不受限制，可以适应各个类型的显示面板。
第三方面，本发明实施例还提供一种阵列基板，包括上述的薄膜晶体管，或，包括上述的制备方法所制备的薄膜晶体管。
具体的，阵列基板中的驱动电路可以包括多种结构，阵列基板用于驱动发光器件时，一个发光器件的驱动电路可以包括任意个薄膜晶体管，例如包括开关晶体管、驱动晶体管，这些晶体管中至少一个晶体管为本实施例提供的薄膜晶体管。
第四方面，本发明实施例还提供一种显示面板，包括上述阵列基板。
可选地，显示面板可以包括各种类型的显示面板，例如有源矩阵有机发光二极管(Active-matrixOLED，AMOLED)面板，也可以是无源矩阵有机电激发光二极管(PassivematrixOLED，PMOLED)板，当然，也可以是其他类型的显示面板。通常AMOLED的尺寸较大，而本实施例提供的薄膜晶体管，由于有源层的尺寸不受限制，因此可以有效渠道AMOLED面板。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (18)

1.一种薄膜晶体管，其特征在于，包括：基底和设置在所述基底上的有源层；其中，
所述有源层包括多条半导体纳米线；
所述薄膜晶体管还包括：
设置在所述基底靠近所述有源层一侧的多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体纳米线为硅纳米线。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述基底与多条所述引导凸部一体成型。
4.根据权利要求1所述的薄膜晶体管，其特征在于，还包括：源极和漏极，所述源极和漏极同层设置，且所述源极和所述漏极设置在所述有源层背离所述基底一侧。
5.一种薄膜晶体管的制备方法，其特征在于，包括以下步骤：
制作基底；
在所述基底上制作多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁；
在所述基底上制作有源层，包括制作多条半导体纳米线，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸。
6.根据权利要求5所述的制备方法，其特征在于，在所述基底上制作多条引导凸部，多条所述引导凸部沿第一方向延伸且间隔设置，每条所述引导凸部包括两个沿第一方向延伸的侧壁，具体包括：
在所述基底靠近所述有源层一侧沉积一层氧化硅，形成引导凸部材料层；
在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部。
7.根据权利要求6所述的制备方法，其特征在于，在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部，具体包括：
通过纳米压印工艺，或通过光刻工艺，在所述引导凸部材料层背离所述基底一侧制作多条沿第一方向延伸的引导凸部。
8.根据权利要求5所述的制备方法，其特征在于，所述基底与所述引导凸部材料层通过一次工艺成型，所述基底和所述引导凸部材料层的材料包括玻璃。
9.根据权利要求5所述的制备方法，其特征在于，在所述基底上制作有源层，包括制作多条半导体纳米线，所述半导体纳米线沿所述引导凸部的至少一个侧壁延伸，具体包括：
在多条所述引导凸部的一端制作引导颗粒；
在多条所述引导凸部背离所述基底一侧沉积一层半导体材料，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线。
10.根据权利要求9所述的制备方法，其特征在于，在多条所述引导凸部的一端制作引导颗粒，具体包括：
在多条所述引导凸部的一端，沉积引导材料，所述引导材料与所述引导颗粒具有相同化学元素；
在等离子体增强化学气相沉积系统中，通过等离子体处理工艺，使所述引导材料转化为所述引导颗粒。
11.根据权利要求10所述的制备方法，其特征在于，所述引导材料为氧化铟锡，所述引导颗粒为铟。
12.根据权利要求9所述的制备方法，其特征在于，在多条所述引导凸部背离所述基底一侧沉积一层半导体材料，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线，具体包括：
在温度200℃下，在多条所述引导凸部背离所述基底一侧沉积一层半导体材料；
在惰性还原气体条件下，在温度250℃～350℃下，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线。
13.根据权利要求9所述的制备方法，其特征在于，所述半导体材料包括非晶硅，所述半导体纳米线包括硅纳米线。
14.根据权利要求13所述的制备方法，其特征在于，在惰性还原气体条件下，在温度250℃～350℃下，所述半导体材料在所述引导颗粒的引导下，沿着所述引导凸部的至少一个侧壁生长，形成所述半导体纳米线之后，还包括：清除多余的非晶硅；
清除多余的非晶硅具体包括：在温度200℃下，通过退火工艺将所述非晶硅转换为多晶硅后清除。
15.根据权利要求14所述的制备方法，其特征在于，在清除多余的非晶硅之后，还包括：对所述半导体纳米线做钝化处理。
16.一种阵列基板，其特征在于，包括权利要求1-4任一所述的薄膜晶体管，或，包括权利要求5-15任一所述的制备方法所制备的薄膜晶体管。
17.一种显示面板，其特征在于，包括权利要求16所述的阵列基板。
18.根据权利要求17所述的显示面板，其特征在于，所述显示面板包括有源矩阵有机发光二极管面板。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
WO2021259361A1 (zh) * 2020-06-24 2021-12-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板
WO2023225831A1 (zh) * 2022-05-24 2023-11-30 京东方科技集团股份有限公司 纳米线、阵列基板制备方法、阵列基板及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1652350A (zh) * 2003-11-25 2005-08-10 三星Sdi株式会社 薄膜晶体管及其制造方法
US20160274285A1 (en) * 2015-03-20 2016-09-22 Samsung Display Co. Ltd. Wire grid polarizer and method of fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985751B (zh) * 2013-02-08 2016-12-28 中国科学院微电子研究所 半导体设置及其制造方法
CN103346070B (zh) * 2013-06-13 2015-08-05 中国科学院半导体研究所 硅基iii-v族纳米线选区横向外延生长的方法
CN106082121A (zh) * 2016-06-16 2016-11-09 华南师范大学 纳米线阵列制备方法、纳米线阵列集成器件及其制备方法
US10170376B1 (en) * 2017-10-22 2019-01-01 United Microelectronics Corp. Device and forming method thereof
CN111682076A (zh) * 2020-06-24 2020-09-18 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1652350A (zh) * 2003-11-25 2005-08-10 三星Sdi株式会社 薄膜晶体管及其制造方法
US20160274285A1 (en) * 2015-03-20 2016-09-22 Samsung Display Co. Ltd. Wire grid polarizer and method of fabricating the same

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
ZHENG FAN ET AL: ""In-situ TEM observation of in-plane silicon nanowires growth via solid-liquid-solid process:reactive wetting of indium droplets on a-Si：H"", 《MATERIALS SCIENCE》 *
徐卫兵 等: "《纳米与物理》", 30 April 2018, 苏州大学出版社 *
李坚: "《轻稀贵金属冶金学》", 31 March 2018, 冶金工业出版社 *
许明坤: ""平面硅纳米线自定位生长及同质、异质外延调控"", 《中国博士学位论文电子期刊网》 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021259361A1 (zh) * 2020-06-24 2021-12-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板
CN113206015A (zh) * 2021-04-30 2021-08-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
WO2023225831A1 (zh) * 2022-05-24 2023-11-30 京东方科技集团股份有限公司 纳米线、阵列基板制备方法、阵列基板及电子设备

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