CN111668170A - 固晶结构及其制造方法 - Google Patents

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die
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Hangzhou Silergy Semiconductor Technology Ltd
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Abstract

本发明公开了一种固晶结构及其制造方法，包括：基板，位于所述基板第一表面上的晶片，位于所述晶片背面的第一层胶，以及至少覆盖所述晶片侧壁的第二层胶，其中，所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。本发明提供的固晶结构使得晶片在工作中产生的结温可通过晶片下方的第一层胶传导至基板上，同时可通过在晶片侧壁的第二层胶传导至基板，且所述第一层胶中不包括空洞，可在保证稳定的绝缘能力的情况下，提升封装的散热能力。

Description

固晶结构及其制造方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种固晶结构及其制造方法。
背景技术
随着封装集成度的迅速提高，同一个封装中会集成两个以上硅芯片，同时因为wafer工艺需求不同，会出现同一个封装中不同芯片的衬底电压不同，需要对部分芯片进行绝缘隔离。
目前隔离使用的不导电装片胶的工艺包括刷胶，贴DAF(Die Attach Film)膜，点胶三种工艺：
1)刷胶工艺和贴DAF膜能很好的控制胶层厚度，且不易产生空洞，绝缘可靠性上明显优于点胶工艺，但是两种材料的导热系数很低(<1W/mK),不利于封装整体的散热设计。
2)点胶工艺可以使用高导热系数的不导电胶(>2W/mK)来提升散热设计，但是点胶工艺不易控制胶厚度，而且容易产生空洞，影响胶层的绝缘能力，尤其在高压产品(>100V)上使用，有潜在的高压击穿失效风险。
综上，目前的设计没有很好的兼容隔离和散热要求。
发明内容
有鉴于此，本发明提出一种固晶结构及其制造方法，在保证稳定的绝缘隔离能力的情况下，提升封装的散热能力。
根据本发明的第一方面，提出一种固晶结构，包括：基板，位于所述基板第一表面上的晶片，位于所述晶片背面的第一层胶，以及至少覆盖所述晶片侧壁的第二层胶，其中，所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。
优选地，所述第一层胶和所述第二层胶通过不同的工艺形成。
优选地，，所述第一层胶和所述第二层胶不相同。
优选地，，所述第二层胶还位于所述基板的第一表面，所述晶片通过所述第一层胶和所述第二层胶粘贴在所述基板的第一表面。
优选地，所述基板的第一表面被设置为平的。
优选地，所述基板的第一表面包括凹槽，所述晶片被安装在所述凹槽中。
优选地，所述晶片的上表面高于所述凹槽的顶部，其中，所述晶片的上表面与所述晶片的背面相对。
优选地，所述凹槽呈下窄上宽的形状。
优选地，所述第一层胶通过刷胶的工艺形成。
优选地，所述第一层胶为通过在所述晶片的背面贴DAF膜。
优选地，所述第二层胶通过点胶的工艺形成。
优选地，所述凹槽通过刻蚀或机械打凹的方式形成。
优选地，所述第二层胶爬覆在所述晶片侧壁的高度不大于所述晶片厚度的90％，所述第一层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。
优选地，所述第一层胶和第二层胶被设置为不导电胶。
优选地，所述第二层胶具有高的导热系数。
优选地，所述第二层胶的导热系数不小于2W/mK。
优选地，所述第一层胶中不包括空洞。
优选地，所述第一层胶具有均匀的厚度。
优选地，所述基板的第一表面包括焊盘，所述晶片被粘贴在所述焊盘上。
根据本发明的第二方面，提供一种固晶结构的制造方法，包括：
提供一晶片和一基板；
形成位于所述晶片背面的第一层胶；
形成至少覆盖所述晶片侧壁的第二层胶；以及
将所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。
优选地，形成所述第一层胶和形成所述第二层胶的工艺不同。
优选地，所述第二层胶还形成在所述基板的第一表面，所述晶片通过所述第一层胶和所述第二层胶粘贴在所述基板的第一表面。
优选地，在所述晶片侧壁上，采用点胶工艺形成覆盖所述晶片侧壁的所述第二层胶。
优选地，形成所述第二层胶的步骤包括：
采用点胶工艺在所述基板的第一表面形成第二层胶；
在将所述晶片粘贴在包括所述第二层胶的所述基板的第一表面时，施加一定的压力，使得部分所述第二层胶能爬覆至所述晶片的侧壁。
优选地，在将所述晶片粘贴在所述基板的第一表面之前，对所述第二层胶不做固化处理。
优选地，所述第一层胶通过刷胶的工艺形成。
优选地，所述第一层胶为通过在所述晶片的背面贴DAF膜。
优选地，所述基板的第一表面被设置为平的。
优选地，所述基板的第一表面包括凹槽，所述芯片被安装在所述凹槽中。
优选地，所述凹槽通过刻蚀或机械打凹的方式形成。
优选地，所述第二层胶爬覆在所述晶片侧壁的高度不大于所述晶片厚度的90％，所述第一层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。
优选地，所述基板的上表面包括焊盘，所述晶片被粘贴在所述焊盘上。
根据本发明提供的固晶结构及其制造方法，采用不同的工艺形成两层不导电胶，使得晶片在工作中产生的结温可通过晶片下方的第一层胶传导至基板上，同时可通过在晶片侧壁的第二层胶传导至基板，进而提升封装的散热能力。另外，通过刷胶工艺和贴DAF膜的方式形成的第一层胶具有均匀厚度，不易产生空洞，可以对晶片起到很好的绝缘隔离作用。
附图说明
图1为根据本发明第一实施例的固晶结构的截面图；
图2为根据本发明第二实施例的固晶结构的截面图；
图3为根据本发明第三实施例的固晶结构的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的组成部分采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本发明的许多特定的细节，例如每个组成部分的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明提供了一种固晶结构，包括：基板，以及位于所述基板第一表面上的晶片，位于所述晶片背面的第一层胶，至少覆盖所述晶片侧壁的第二层胶，其中，所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。所述第一层胶和所述第二层胶通过不同的工艺形成。
如图1所示，为本发明第一实施例的固晶结构的截面图。所述固晶结构包括基板101，第一层胶103，第二层胶102，以及晶片104。其中，所述晶片104位于所述基板101的第一表面上，所述第一层胶103位于所述晶片104的背面，所述第二层胶102至少覆盖所述晶片104的侧壁，所述晶片104至少通过所述第一层胶103粘贴在所述基板101的第一表面。具体地，在本实施例中，所述基板的第一表面是平的，所述第二层胶102包括位于所述基板第一表面的第一部分以及爬覆在所述晶片侧壁的第二部分，即所述晶片104通过所述第一层胶103和所述第二层胶102的第一部分粘贴在所述基板第一表面，所述第二层胶102包覆所述晶片背面(包括晶片背面的第一层胶103)和部分所述晶片的侧壁。
需要注意的是，所述第二层胶不能爬覆至所述晶片的上表面(有源面)，所述晶片的上表面与背面相对。进一步地，所述第二层胶的第二部分爬覆在所述晶片侧壁的高度不大于所述晶片的厚度的90％，所述第二层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。
在本实施例中，所述第一层胶和所述第二层胶都为不导电胶，但所述第一层胶和所述第二层胶不相同。其中，所述第二层胶采用点胶的工艺形成，所述第二层胶具有高的导热系数，具体地，所述第二层胶的导热系数不小于2W/mK。所述第一层胶采用刷胶或在晶片背面贴DAF膜形成，因此所述第一层胶具有均匀的厚度，不易产生空洞。另外，所述基板的第一表面还包括焊盘，即所述晶片104粘贴在所述基板第一表面的焊盘上。
本发明还提供了一种固晶结构的制造方法，包括：提供一晶片和一基板；形成位于所述晶片背面的第一层胶；形成至少覆盖所述晶片侧壁的第二层胶；以及将所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。
具体地，根据本发明第一实施例的固晶结构的制造方法的步骤如下：
步骤一：在晶片104的背面形成第一层胶103。
具体地，形成所述第一层胶103的方法包括采用刷胶的工艺形成，或者在所述晶片的背面贴DAF膜。通过这两种工艺形成的第一层胶比较容易控制胶层的厚度，使其具有均匀的厚度，且不易产生空洞，可保证晶片的绝缘隔离。所述第一层胶为不导电胶，例如8006胶。
其中，所述刷胶工艺包括：在晶片背面通过刮刀涂布或者高速旋转涂布的方式将胶水均匀的附着晶片背面，并进行烘烤预固化以确保胶水和晶圆背面的连接。一般在晶片的背面形成第二层胶之前先将所述晶片减薄到指定厚度。
步骤二：在基板101的第一表面上形成第二层胶102。
具体地，采用点胶工艺在所述基板101的第一表面上形成所述第二层胶102，所述点胶工艺是通过利用压力将针管中的胶水材料或利用其他转移方式将胶水涂布在基板第一表面的指定位置以形成所述第二层胶102，并且对所述第二层胶不做固化处理。其中，所述第二层胶为不导电胶，例如8472胶，8488胶等。所述第二层胶具有高的导热系数，具体地，所述第二层胶的导热系数不小于2W/mK。在本实施例中，基板的第一表面还包括焊盘，所述第二层胶位于所述基板的焊盘的上。
需要注意的是，上述步骤一和步骤二的顺序不作限定，也可以先进行步骤二的工艺，再进行步骤一的工艺，或者两步步骤同时进行。
步骤三：将所述晶片104以背面朝向所述基板101的第一表面的方式粘贴在所述基板101的第一表面，其中，在将所述晶片104粘贴在所述基板101的第一表面时，施加一定的压力，使得部分所述第二层胶102能爬覆至所述晶片104的侧壁。
具体地，所述第二层胶爬覆所述晶片侧壁的高度不大于所述晶片厚度的90％，所述第二层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。在本实施例，可适当增加所述晶片的厚度，以利于管控点胶工艺形成的第二层胶在晶片侧壁爬覆的高度，也可增加晶片侧壁和第二层胶的接触面积以提升散热能力。
如图2所示，为本发明第二实施例的固晶结构的截面图，所述固晶结构包括基板201，第一层胶202，第二层胶203，以及晶片204。其中，所述基板的第一表面是平的，所述晶片204的背面通过所述第一层胶202粘贴在所述基板201第一表面上，所述第二层胶203覆盖所述第一层胶202的侧表面和所述晶片204的侧壁。其中，所述第二层胶203爬覆在所述晶片侧壁的高度不大于所述晶片的厚度的90％，所述第二层胶203爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。所述第二层胶203具有高的导热系数，具体地，所述第二层胶203的导热系数不小于2W/mK。所述第一层胶202具有均匀的厚度，不包括空洞。在本实施例中，所述第二层胶203采用点胶的工艺形成，所述第一层胶202采用刷胶或在晶片背面贴DAF膜形成。所述基板201的第一表面还包括焊盘，即所述晶片204粘贴在所述基板第一表面的焊盘上。
根据本发明第二实施例的固晶结构的制造方法的具体步骤如下：
步骤一：在晶片204的背面形成第一层胶202。
具体地，形成所述第一层胶202的方法包括采用刷胶的工艺形成，或者在所述晶片的背面贴DAF膜。通过这两种工艺形成的第一层胶比较容易控制胶层的厚度，不易产生空洞，可保证晶片的绝缘隔离。所述第一层胶为不导电胶。
所述刷胶工艺与第一实施例的刷胶工艺相同。
步骤S202：将所述晶片204以背面朝向所述基板201的第一表面的方式，通过所述第一层胶202粘贴在所述基板的第一表面。
步骤S203：采用点胶工艺形成覆盖所述晶片204侧壁的第二层胶203。
具体地，所述点胶工艺是利用压力将针管中胶水材料或其他转移方式直接涂布将胶水涂覆在晶片的侧壁。所述第二层胶还进一步覆盖所述第一层胶的侧表面。其中，所述第二层胶为不导电胶。所述第二层胶具有高的导热系数，具体地，所述第二层胶的导热系数不小于2W/mK。
具体地，所述第二层胶覆盖所述晶片侧壁的高度不大于所述晶片厚度的90％。在本实施例，可适当增加所述晶片的厚度，以利于管控点胶工艺形成的第二层胶在晶片侧壁爬覆的高度，也可增加晶片侧壁和第二层胶的接触面积以提升散热能力。
根据本发明提供的固晶结构及其制造方法，采用不同的工艺形成两层不导电胶，使得晶片在工作中产生的结温可通过晶片下方的第一层胶传导至基板上，同时可通过在晶片侧壁的第二层胶传导至基板，进而提升封装的散热能力。另外，通过刷胶工艺和贴DAF膜的方式形成的第一层胶具有均匀厚度，不易产生空洞，可以对晶片起到很好的绝缘隔离。
如图3所示，为本发明第三实施例的固晶结构的截面图。所述固晶结构包括基板301，第一层胶302，第二层胶303，以及晶片304。与本发明第一实施例不同的是，本实施例中的所述基板301的第一表面包括一凹槽，所述晶片304被安装在所述凹槽中。其他结构与第一实施例相同，在此不再赘述。在本实施例中，所述凹槽的尺寸足以容纳所述晶片的横向宽度，即所述晶片304的至少部分厚度位于所述凹槽中，即所述晶片304的上表面高于所述凹槽的顶部。所述晶片304通过所述第一层胶302和第二层胶303粘贴在所述凹槽的底部，所述第二层胶303不仅爬覆所述晶片的侧壁，还填充所述凹槽与所述晶片之间的空隙。在本实施例中，所述凹槽优选为下窄上宽的结构。当然，本领域的技术人员也可选择其他合适的结构，在此并不做限制。
本实施例的基板结构也适用于本发明第二实施例中的固晶结构，即所述晶片204也可只通过第一层胶302粘贴在所述基板第一表面的凹槽的底部，所述第二层胶303只覆盖所述第一层胶302的侧表面和所述晶片204的侧壁。
根据本发明的第三方面，本发明第三实施例的固晶结构的制造方法与第一实施例不同的是，在形成所述第一层胶和所述第二层胶之前，先在所述基板301的第一表面形成一凹槽，通过药水蚀刻或机械打凹的方式形成所述凹槽。其他的工艺步骤与第一实施例相同，在此不再赘述。
本实施例提供的固晶结构，通过在基板的第一表面形成凹槽，并将所述晶片安装在所述凹槽中，缩短了芯片四周与焊盘的距离，即缩短了晶片侧面的散热路径，进一步提升了散热能力。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (32)

1.一种固晶结构，包括：
基板，
位于所述基板第一表面上的晶片，
位于所述晶片背面的第一层胶，以及
至少覆盖所述晶片侧壁的第二层胶，
其中，所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。
2.根据权利要求1所述的固晶结构，其中，所述第一层胶和所述第二层胶通过不同的工艺形成。
3.根据权利要求1所述的固晶结构，其中，所述第一层胶和所述第二层胶不相同。
4.根据权利要求1所述的固晶结构，其中，所述第二层胶还位于所述基板的第一表面，所述晶片通过所述第一层胶和所述第二层胶粘贴在所述基板的第一表面。
5.根据权利要求1所述的固晶结构，其中，所述基板的第一表面被设置为平的。
6.根据权利要求1所述的固晶结构，其中，所述基板的第一表面包括凹槽，所述晶片被安装在所述凹槽中。
7.根据权利要求6所述的固晶结构，其中，所述晶片的上表面高于所述凹槽的顶部，其中，所述晶片的上表面与所述晶片的背面相对。
8.根据权利要求6所述的固晶结构，其中，所述凹槽呈下窄上宽的形状。
9.根据权利要求1所述的固晶结构，其中，所述第一层胶通过刷胶的工艺形成。
10.根据权利要求1所述的固晶结构，其中，所述第一层胶通过在所述晶片的背面贴DAF膜形成。
11.根据权利要求1所述的固晶结构，其中，所述第二层胶通过点胶的工艺形成。
12.根据权利要求6所述的固晶结构，其中，所述凹槽通过刻蚀或机械打凹的方式形成。
13.根据权利要求1所述的固晶结构，其中，所述第二层胶爬覆在所述晶片侧壁的高度不大于所述晶片厚度的90％，所述第二层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。
14.根据权利要求1所述的固晶结构，其中，所述第一层胶和第二层胶被设置为不导电胶。
15.根据权利要求1所述的固晶结构，其中，所述第二层胶具有高的导热系数。
16.根据权利要求1所述的固晶结构，其中，所述第二层胶的导热系数不小于2W/mK。
17.根据权利要求1所述的固晶结构，其中，所述第一层胶中不包括空洞。
18.根据权利要求1所述的固晶结构，其中，所述第一层胶具有均匀的厚度。
19.根据权利要求1所述的固晶结构，其中，所述基板的第一表面包括焊盘，所述晶片被粘贴在所述焊盘上。
20.一种固晶结构的制造方法，包括：
提供一晶片和一基板；
形成位于所述晶片背面的第一层胶；
形成至少覆盖所述晶片侧壁的第二层胶；以及
将所述晶片至少通过所述第一层胶粘贴在所述基板的第一表面。
21.根据权利要求20所述的方法，其中，形成所述第一层胶和形成所述第二层胶的工艺不同。
22.根据权利要求20所述的方法，其中，所述第二层胶还形成在所述基板的第一表面，所述晶片通过所述第一层胶和所述第二层胶粘贴在所述基板的第一表面。
23.根据权利要求20所述的方法，其中，在所述晶片侧壁上，采用点胶工艺形成覆盖所述晶片侧壁的所述第二层胶。
24.根据权利要求22所述的方法，其中，形成所述第二层胶的步骤包括：
采用点胶工艺在所述基板的第一表面形成第二层胶；
在将所述晶片粘贴在包括所述第二层胶的所述基板的第一表面时，施加一定的压力，使得部分所述第二层胶能爬覆至所述晶片的侧壁。
25.根据权利要求24所述的方法，其中，在将所述晶片粘贴在所述基板的第一表面之前，对所述第二层胶不做固化处理。
26.根据权利要求20所述的方法，其中，所述第一层胶通过刷胶的工艺形成。
27.根据权利要求20所述的方法，其中，所述第一层胶通过在所述晶片的背面贴DAF膜形成。
28.根据权利要求20所述的方法，其中，所述基板的第一表面被设置为平的。
29.根据权利要求20所述的方法，其中，所述基板的第一表面包括凹槽，所述芯片被安装在所述凹槽中。
30.根据权利要求29所述的方法，其中，所述凹槽通过刻蚀或机械打凹的方式形成。
31.根据权利要求20所述的方法，其中，所述第二层胶爬覆在所述晶片侧壁的高度不大于所述晶片厚度的90％，所述第二层胶爬覆在所述晶片侧壁的方向是由所述晶片的背面延伸至所述晶片上表面的方向，所述晶片的上表面与所述晶片的背面相对。
32.根据权利要求20所述的方法，其中，所述基板的上表面包括焊盘，所述晶片被粘贴在所述焊盘上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242848A (zh) * 2021-11-17 2022-03-25 深圳市源磊科技有限公司 一种led封装方法及led灯

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020078478A (ko) * 2001-04-03 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체칩의 접착 방법
US20070221318A1 (en) * 2006-03-24 2007-09-27 Martin Reiss Adhesion tape and method for mounting a chip onto a substrate
US20150255312A1 (en) * 2014-03-05 2015-09-10 International Business Machines Corporation Low-stress dual underfill packaging
US20180218941A1 (en) * 2017-01-30 2018-08-02 Shinko Electric Industries Co., Ltd. Semiconductor device
US20180242455A1 (en) * 2008-04-23 2018-08-23 Skyworks Solutions, Inc. 3-d stacking of active devices over passive devices
US20190123250A1 (en) * 2017-10-19 2019-04-25 Lumileds Llc Light emitting device package
CN212676244U (zh) * 2020-06-05 2021-03-09 矽力杰半导体技术(杭州)有限公司 固晶结构

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020078478A (ko) * 2001-04-03 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체칩의 접착 방법
US20070221318A1 (en) * 2006-03-24 2007-09-27 Martin Reiss Adhesion tape and method for mounting a chip onto a substrate
US20180242455A1 (en) * 2008-04-23 2018-08-23 Skyworks Solutions, Inc. 3-d stacking of active devices over passive devices
US20150255312A1 (en) * 2014-03-05 2015-09-10 International Business Machines Corporation Low-stress dual underfill packaging
US20180218941A1 (en) * 2017-01-30 2018-08-02 Shinko Electric Industries Co., Ltd. Semiconductor device
US20190123250A1 (en) * 2017-10-19 2019-04-25 Lumileds Llc Light emitting device package
CN212676244U (zh) * 2020-06-05 2021-03-09 矽力杰半导体技术(杭州)有限公司 固晶结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242848A (zh) * 2021-11-17 2022-03-25 深圳市源磊科技有限公司 一种led封装方法及led灯

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