CN111654271A - 上电复位电路及芯片 - Google Patents

Abstract

本发明实施例提供一种上电复位电路及芯片，属于芯片领域。所述上电复位电路包括：包括电容模块、开关模块和波形整形模块，在电源电压上升阶段，所述开关模块用于在所述电源电压大于第一预设值的情况下接通，其中在所述开关模块未接通的情况下，所述第一电压处于上升状态，在所述开关模块接通的情况下，所述第一电压处于下降状态，所述波形整形模块，用于对所述第一电压进行整形并将整形后的电压作为复位信号输出。其在电源电压上电缓慢时芯片仍然能够正常复位，并且在电源快速掉电重启时，仍然能够正常产生二次复位信号。

Description

上电复位电路及芯片

技术领域

本发明涉及芯片领域，具体地涉及一种上电复位电路及芯片。

背景技术

芯片在电源上电或掉电重启时，需要一个复位信号来初始化寄存器及锁存器等存储单元，然后才能正常进入工作状态。因此复位电路对电路能否正常的启动工作至关重要。

相关技术中，可以采用图1所示的上电复位电路，电源上电后，NMOS管M11对电容C11充电。因为电容两端电压不能突变，会使输出电压相对于电源电压VDD产生一定的滞后，使得反相器INV11的输出端Vout首先输出高电平的复位信号，芯片进入复位状态，随着电容两端的电压逐渐升高，反相器的输出端Vout输出的复位信号的电平值发生翻转，芯片退出复位状态。该电路结构简单，但是当上电较为缓慢时，与电源的相对延时减少，就会在反相器的输出端Vout产生一个低矮的复位信号(即，输出信号幅值较低)，无法使系统正常复位。

图2所示的上电复位电路为充电箝位上电复位电路，只有当电源电压VDD升高到高于左侧的NMOS管M21、M22和M23的开启电压之和时，右侧的NMOS管M20才能够给电容C21充电，使得反相器INV21的输出端Vout首先输出高电平的复位信号，芯片进入复位状态，随着电容两端的电压逐渐升高，反相器的输出端Vout输出的复位信号的电平值发生翻转，芯片退出复位状态。该电路可以避免图1所述的电路中电容C的充电时间无法限制导致的上电缓慢使系统无法正常复位的问题。但是在该电路中，当电源快速掉电重启时，若电容中的电荷未及时释放，将无法产生二次复位信号。

总的来说，图1和图2所示的两种电路，电路结构都相对简单，但存在的问题对芯片的功能和性能影响较大，因此无法满足一般的电路要求。

发明内容

本发明实施例的目的是提供一种上电复位电路，用于至少部分解决上述技术问题。

为了实现上述目的，本发明实施例提供一种上电复位电路，所述上电复位电路包括电容模块、开关模块和波形整形模块，所述电容模块的一端与电源相连接，所述电容模块的另一端接地，所述电源用于对所述电容模块进行充电，所述电容模块用于将充电电流转换为第一电压输出，所述开关模块的一端与所述电源耦合，所述开关模块的另一端接地，其中，在电源电压上升阶段，所述开关模块用于在所述电源电压大于第一预设值的情况下接通，其中在所述开关模块未接通的情况下，所述第一电压处于上升状态，在所述开关模块接通的情况下，所述第一电压处于下降状态，所述波形整形模块，用于对所述第一电压进行整形并将整形后的电压作为复位信号输出。

可选的，所述电容模块包括：第一电阻、第一NMOS管和第二NMOS管，其中所述第一电阻的一端与所述电源相连接，所述第一NMOS管的栅极与所述第一电阻的另一端相连接，所述第一NMOS管的漏极和源极接地，所述第二NMOS管的栅极与所述第一电阻的另一端相连接，所述第二NMOS管的漏极和源极接地。

可选的，所述开关模块包括第三NMOS管和第四NMOS管，其中所述第三NMOS管的栅极与所述电源相连接，所述第三NMOS管的漏极与所述第一电阻的另一端相连接，所述第四NMOS管的栅极和漏极均与所述第三NMOS管的源极相连接，所述第四NMOS管的源极接地。

可选的，所述第一预设值为所述第三NMOS管的开启电压和所述第四NMOS管的开启电压之和。

可选的，所述波形整形模块为CMOS施密特触发器，所述CMOS施密特触发器的输入端与所述第一电阻的另一端相连接，其中所述CMOS施密特触发器的低触发阈值小于所述第三NMOS管的开启电压和所述第四NMOS管的开启电压之和而大于所述第四NMOS管的开启电压。

可选的，所述电容模块进一步包括：第二电阻、第五NMOS管和第六NMOS管，其中所述第二电阻的一端与所述电源相连接，所述第五NMOS管的栅极与所述第二电阻的另一端相连接，所述第五NMOS管的漏极和源极接地，所述第六NMOS管的栅极与所述第二电阻的另一端相连接，所述第六NMOS管的漏极和源极接地。

可选的，所述开关模块包括第七NMOS管和第八NMOS管，其中所述第七NMOS管的栅极与所述第二电阻的另一端相连接，所述第七NMOS管的漏极与所述第一电阻的另一端相连接，所述第八NMOS管的栅极和漏极均与所述第七NMOS管的源极相连接，所述第八NMOS管的源极接地。

可选的，所述第一预设值为所述第七NMOS管的开启电压和所述第八NMOS管的开启电压之和。

可选的，所述波形整形模块为CMOS施密特触发器，所述CMOS施密特触发器的输入端与所述第一电阻的另一端相连接，其中所述CMOS施密特触发器的低触发阈值小于所述第七NMOS管的开启电压和所述第八NMOS管的开启电压之和而大于所述第八NMOS管的开启电压。

相应的，本发明实施例还提供一种芯片，所述芯片包括上述的上电复位电路。

通过上述技术方案，在电源电压因电源上电而处于上升阶段时，电源电压小于第一预设值的情况下开关模块处于未接通状态，第一电压随着电源电压的升高而上升，在电源电压升高至大于第一预设值的情况下开关模块接通，此时第一电压随着电源电压的升高而降低，波形整形模块对第一电压进行合适的整形后输出的电压可以作为复位信号，其在电源电压上电缓慢时芯片仍然能够正常复位，并且在电源快速掉电重启时，仍然能够正常产生二次复位信号。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1示出了相关技术中的一种上电复位电路示意图；

图2示出了相关技术中的另一种上电复位电路示意图；

图3示出了根据本发明实施例的上电复位电路的结构框图；

图4示出了根据本发明一实施例的上电复位电路示意图；

图5示出了图4所示的上电复位电路的信号示意图；

图6示出了根据本发明另一实施例的上电复位电路示意图；

图7示出了图5所示的上电复位电路的信号示意图；以及

图8示出了CMOS施密特触发器的示例示意图。

具体实施方式

以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。

图3示出了根据本发明一实施例的上电复位电路示意图。如图3所示，本发明实施例提供一种上电复位电路，其可以包括电容模块、开关模块和波形整形模块。所述电容模块的一端与电源相连接，所述电容模块的另一端接地，所述电源用于对所述电容模块进行充电，所述电容模块用于将充电电流转换为第一电压输出，所述开关模块的一端与所述电源耦合，所述开关模块的另一端接地，其中，在电源电压上升阶段，所述开关模块用于在所述电源电压大于第一预设值的情况下接通，其中在所述开关模块未接通的情况下，所述第一电压处于上升状态，在所述开关模块接通的情况下，所述第一电压处于下降状态，所述波形整形模块，用于对所述第一电压进行整形并将整形后的电压作为复位信号输出。

在电源电压因电源上电而处于上升阶段时，电源电压小于第一预设值的情况下开关模块处于未接通状态，第一电压随着电源电压的升高而上升，在电源电压升高至大于第一预设值的情况下开关模块接通，可以对电容模块输出的第一电压进行分压，此时第一电压随着电源电压的升高而降低。

波形整形模块可以对第一电压进行合适的整形后输出的电压可以作为复位信号。波形整形模块例如可以在第一电压从上升阶段到第一电压降低至某一阈值电压时输出低电平信号，该低电平信号可以作为复位信号，在第一电压降低至某一阈值电压之后整形模块输出高电平信号，复位结束。或者，在可选情况下，波形整形模块例如可以在第一电压从上升阶段到第一电压降低至某一阈值电压时输出高电平信号，该高电平信号可以作为复位信号，在第一电压降低至某一阈值电压之后整形模块输出低电平信号，复位结束。

可选的，电容模块可以采用MOS电容结构，以降低上位电路的占用面积。

本发明实施例提供的上电复位电路能够克服相关技术中上电缓慢时系统无法正常复位或无法产生二次复位信号的缺点。

图4示出了根据本发明一实施例的上电复位电路示意图。如图4所示，上电复位电路中，电容模块可以包括第一电阻R41、第一NMOS管M41、第二NMOS管M42，开关模块可以包括第三NMOS管M43和第四NMOS管M44，波形整形模块可以是CMOS施密特触发器SMT41。

具体的，第一电阻R41的一端与电源相连接，第一NMOS管M41的栅极和第二NMOS管M42的栅极均与第一电阻R41的另一端相连接，第一第一NMOS管M41的漏极和源极接地，第二NMOS管M42的漏极和源极接地。第一NMOS管M42和第二NMOS管M42构成MOS电容。这里以第一NMOS管M42和第二NMOS管M42构成MOS电容仅用于举例，实际应用中构成MOS电容的NMOS管的数量可以不作限制，可以使用一个或多个NMOS管构成MOS电容。另外本发明实施例中第一电阻、MOS电容可以根据需要选择任意合适的值。

第三NMOS管M43的栅极与电源相连接，第三NMOS管M43的漏极与第一电阻R41的另一端相连接，第四NMOS管M44的栅极和漏极均与第三NMOS管M43的源极相连接。第三NMOS管M43相当于一开关管，第四NMOS管M44的栅极和漏极连接在一起构成一二极管连接的MOS管。在电源电压VDD大于第三NMOS管M43的开启电压V_th,M43和所述第四NMOS管M44的开启电压V_th,M44之和的情况下，第一电阻R41、第三NMOS管M43和第四NMOS管M44所在支路接通。

CMOS施密特触发器SMT41的正向输入端与第一电阻R41的另一端相连接。CMOS施密特触发器SMT41的低触发阈值可以小于第三NMOS管M43的开启电压V_th,M43和第四NMOS管M44的开启电压V_th,M44之和而大于第四NMOS管M44的开启电压V_th,M44。本发明实施例中对CMOS施密特触发器SMT41的高触发阈值可以不作限制。

当电源重新上电时，电源电压VDD从0开始升高。VDD升高过程中，首先通过第一电阻R41支路对第一NMOS管M42和第二NMOS管M42构成的MOS电容充电。此时CMOS施密特触发器SMT41输入端的电压Vb随VDD从0开始逐渐上升。当VDD继续增大，满足VDD>V_th,M43+V_th,M44时，第一电阻R41、第三NMOS管M43和第四NMOS管M44所在支路接通对电压Vb进行分压，电压Vb逐渐降低，直到电压Vb等于V_th,M44。

图5示出了图4所示的上电复位电路的信号示意图。图5中Vout为CMOS施密特触发器SMT41的输出信号，如图5所示，在CMOS施密特触发器SMT41输入端的电压Vb随VDD从0开始逐渐上升期间，由于VDD属于高电平电压，因此电压Vb也属于高电平电压，则CMOS施密特触发器SMT41输出低电平。在电压Vb降低阶段，在Vb未降低至CMOS施密特触发器SMT41的低触发阈值的情况下，Vb仍然属于高电平电压，CMOS施密特触发器SMT41继续输出低电平信号。在Vb降低至施密特触发器SMT41的低触发阈值及之后，CMOS施密特触发器SMT41输出的信号产生翻转，即输出高电平信号。CMOS施密特触发器SMT41输出的低电平信号可以作为复位信号，在CMOS施密特触发器SMT41输出高电平信号时，复位结束。

如图5中的信号图所示，电源电压上电缓慢与否，均不会影响CMOS施密特触发器SMT41输出的复位信号。也就是说，即使电源电压上电缓慢，芯片仍然能够正常复位。

在电源快速掉电重启时，一开始Vb的大小等于V_th,M44，在电源电压VDD的大小升高至V_th,M44时，Vb将随着电源电压VDD的升高而提升，当VDD继续增大，满足VDD>V_th,M43+V_th,M44时，第一电阻R41、第三NMOS管M43和第四NMOS管M44所在支路接通对电压Vb进行分压，电压Vb逐渐降低，直到电压Vb等于V_th,M44。相应的，在Vb降低至施密特触发器SMT41的低触发阈值之前，CMOS施密特触发器SMT41输出能够正常输出低电平的复位信号，在Vb降低至施密特触发器SMT41的低触发阈值及之后，CMOS施密特触发器SMT41输出的信号产生翻转，输出高电平信号。也就是说，即使电源快速掉电重启，本发明实施例提供的上电复位电路，仍然能够正常的产生复位信号。

图6示出了根据本发明另一实施例的上电复位电路示意图。如图6所示，上电复位电路中，电容模块除可以包括第一电阻R41、第一NMOS管M41、第二NMOS管M42之外，还可以包括第二电阻R42、第五NMOS管M45、第六NMOS管M46，开关模块可以包括第七NMOS管M47和第四NMOS管M48，波形整形模块可以是CMOS施密特触发器SMT42。

具体的，第一电阻R41的一端与电源相连接，第一NMOS管M41的栅极和第二NMOS管M42的栅极均与第一电阻R41的另一端相连接，第一第一NMOS管M41的漏极和源极接地，第二NMOS管M42的漏极和源极接地。第一NMOS管M42和第二NMOS管M42构成MOS电容。第二电阻R42的一端与电源相连接，第五NMOS管M45的栅极和第六NMOS管M46的栅极均与第二电阻R42的另一端相连接，第五NMOS管M45的漏极和源极接地，第六NMOS管M46的漏极和源极接地。第五NMOS管M45和第六NMOS管M46构成MOS电容。第一电阻R41和第二电阻R42的阻值可以相同。这里以两个NMOS管构成MOS电容仅用于举例，实际应用中构成MOS电容的NMOS管的数量可以不作限制，可以使用一个或多个NMOS管构成MOS电容。另外本发明实施例中第一电阻、第二电阻、MOS电容可以根据需要选择任意合适的值。

第七NMOS管M47的栅极与第二电阻R42的另一端相连接，第七NMOS管M47的漏极与第一电阻R41的另一端相连接，第八NMOS管M48的栅极和漏极均与第七NMOS管M47的源极相连接。第七NMOS管M47相当于一开关管，第八NMOS管M48的栅极和漏极连接在一起构成一二极管连接的MOS管。在电源电压VDD大于第七NMOS管M47的开启电压V_th,M47和所述第八NMOS管M48的开启电压V_th,M48之和的情况下，第一电阻R41、第七NMOS管M47和第八NMOS管M48所在支路接通。

CMOS施密特触发器SMT42的正向输入端与第一电阻R41的另一端相连接。CMOS施密特触发器SMT42的低触发阈值可以小于第七NMOS管M47的开启电压V_th,M47和第八NMOS管M48的开启电压V_th,M48之和而大于第八NMOS管M44的开启电压V_th,M48。本发明实施例中对CMOS施密特触发器SMT42的高触发阈值可以不作限制。

当电源重新上电时，电源电压VDD从0开始升高。VDD升高过程中，首先通过第一电阻R41支路对第一NMOS管M42和第二NMOS管M42构成的MOS电容充电，通过第二电阻R42支路对第五NMOS管M45和第六NMOS管M46构成的MOS电容充电。此时CMOS施密特触发器SMT42输入端的电压Vb随VDD从0开始逐渐上升。当VDD继续增大，满足VDD>V_th,M47+V_th,M48时，第一电阻R41、第七NMOS管M47和第八NMOS管M48所在支路接通对电压Vb进行分压，电压Vb逐渐降低，直到电压Vb等于V_th,M48。

图7示出了图6所示的上电复位电路的信号示意图。图5中Vout为施密特触发器SMT42的输出信号，如图6所示，在CMOS施密特触发器SMT42输入端的电压Vb随VDD从0开始逐渐上升期间，由于VDD属于高电平电压，因此电压Vb也属于高电平电压，则CMOS施密特触发器SMT42输出低电平。在电压Vb降低阶段，在Vb未降低至CMOS施密特触发器SMT42的低触发阈值的情况下，Vb仍然属于高电平电压，CMOS施密特触发器SMT42继续输出低电平信号。在Vb降低至施密特触发器SMT42的低触发阈值及之后，CMOS施密特触发器SMT42输出的信号产生翻转，输出高电平信号。CMOS施密特触发器SMT42输出的低电平信号可以作为复位信号，在CMOS施密特触发器SMT42输出高电平信号时，复位结束。

如图7中的信号图所示，电源电压上电缓慢与否，均不会影响CMOS施密特触发器SMT42输出的复位信号。也就是说，即使电源电压上电缓慢，芯片仍然能够正常复位。

在电源快速掉电重启时，一开始Vb的大小等于V_th,M48，在电源电压VDD的大小升高至V_th,M48时，Vb将随着电源电压VDD的升高而提升，当VDD继续增大，满足VDD>V_th,M47+V_th,M48时，第一电阻R41、第七NMOS管M47和第八NMOS管M48所在支路接通对电压Vb进行分压，电压Vb逐渐降低，直到电压Vb等于V_th,M48。相应的，在Vb降低至施密特触发器SMT42的低触发阈值之前，CMOS施密特触发器SMT42输出能够正常输出低电平的复位信号，在Vb降低至施密特触发器SMT42的低触发阈值及之后，CMOS施密特触发器SMT42输出的信号产生翻转，输出高电平信号。也就是说，即使电源快速掉电重启，本发明实施例提供的上电复位电路，仍然能够正常的产生复位信号。

本发明任意实施例中使用的CMOS施密特触发器可以是低触发阈值满足本发明实施例限定的任一种CMOS施密特触发器。图8示出了CMOS施密特触发器的示例示意图。如图8所示，所述CMOS施密特触发器包括第一PMOS管M81、第二PMOS管M82、第三PMOS管M83、第九NMOS管M84、第十NMOS管M85、第十一NMOS管M86。

第一PMOS管M81的栅极、第二PMOS管M82的栅极、第九NMOS管M84的栅极、第十NMOS管M85的栅极连接在一起作为正向输入端，并与CMOS施密特触发器的输入电压连接在一起。例如，针对图4和图6所示的上电复位电路，第一PMOS管M81的栅极、第二PMOS管M82的栅极、第九NMOS管M84的栅极、第十NMOS管M85的栅极连接在一起以后可以与第一电阻R41的另一端相连接。

第一PMOS管M81的源极与电源相连接，第一PMOS管M81的漏极与第二PMOS管M82的源极相连接，第二PMOS管M82的漏极与第九NMOS管M84的漏极相连接，第九NMOS管M84的源极与第十NMOS管M85的漏极相连接，第十NMOS管M85的源极接地。

第三PMOS管M83的源极与第一PMOS管M81的漏极相连接，第三PMOS管M83的漏极接地，第三PMOS管M83的栅极与第十一NMOS管M86的栅极相连接。第十一NMOS管M86的源极与第九NMOS管M88的源极相连接，第十一NMOS管M86的漏极与所述电源相连接。

图8所示的CMOS施密特触发器在应用至图4所示的上电复位电路中时，可以输出图5所示的信号变化。图8所示的CMOS施密特触发器在应用至图6所示的上电复位电路中时，可以输出图7所示的信号变化。

本发明实施例提供的上电复位电路的比较器采用施密特触发器，同时左侧的基准产生电路的电容采用MOS电容结构，使得其具有较强的抗电源纹波干扰能力及较高的可靠性，同时，上电复位电路具有较低的电路功耗、温漂系数以及较小的工艺变化以及占用面积小等优点。

相应的，本发明实施例还提供一种芯片，该芯片可以包括根据本发明任意实施例所述的上电复位电路。

需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (10)

1.一种上电复位电路，其特征在于，所述上电复位电路包括电容模块、开关模块和波形整形模块，

所述电容模块的一端与电源相连接，所述电容模块的另一端接地，所述电源用于对所述电容模块进行充电，所述电容模块用于将充电电流转换为第一电压输出，

所述开关模块的一端与所述电源耦合，所述开关模块的另一端接地，其中，在电源电压上升阶段，所述开关模块用于在所述电源电压大于第一预设值的情况下接通，其中在所述开关模块未接通的情况下，所述第一电压处于上升状态，在所述开关模块接通的情况下，所述第一电压处于下降状态，

所述波形整形模块，用于对所述第一电压进行整形并将整形后的电压作为复位信号输出。

2.根据权利要求1所述的上电复位电路，其特征在于，所述电容模块包括：第一电阻、第一NMOS管和第二NMOS管，

其中所述第一电阻的一端与所述电源相连接，所述第一NMOS管的栅极与所述第一电阻的另一端相连接，所述第一NMOS管的漏极和源极接地，所述第二NMOS管的栅极与所述第一电阻的另一端相连接，所述第二NMOS管的漏极和源极接地。

3.根据权利要求2所述的上电复位电路，其特征在于，所述开关模块包括第三NMOS管和第四NMOS管，其中所述第三NMOS管的栅极与所述电源相连接，所述第三NMOS管的漏极与所述第一电阻的另一端相连接，所述第四NMOS管的栅极和漏极均与所述第三NMOS管的源极相连接，所述第四NMOS管的源极接地。

4.根据权利要求3所述的上电复位电路，其特征在于，所述第一预设值为所述第三NMOS管的开启电压和所述第四NMOS管的开启电压之和。

5.根据权利要求3或4所述的上电复位电路，其特征在于，所述波形整形模块为CMOS施密特触发器，所述CMOS施密特触发器的输入端与所述第一电阻的另一端相连接，其中所述CMOS施密特触发器的低触发阈值小于所述第三NMOS管的开启电压和所述第四NMOS管的开启电压之和而大于所述第四NMOS管的开启电压。

6.根据权利要求2所述的上电复位电路，其特征在于，所述电容模块进一步包括：第二电阻、第五NMOS管和第六NMOS管，

其中所述第二电阻的一端与所述电源相连接，所述第五NMOS管的栅极与所述第二电阻的另一端相连接，所述第五NMOS管的漏极和源极接地，所述第六NMOS管的栅极与所述第二电阻的另一端相连接，所述第六NMOS管的漏极和源极接地。

7.根据权利要求5所述的上电复位电路，其特征在于，所述开关模块包括第七NMOS管和第八NMOS管，其中所述第七NMOS管的栅极与所述第二电阻的另一端相连接，所述第七NMOS管的漏极与所述第一电阻的另一端相连接，所述第八NMOS管的栅极和漏极均与所述第七NMOS管的源极相连接，所述第八NMOS管的源极接地。

8.根据权利要求6所述的上电复位电路，其特征在于，所述第一预设值为所述第七NMOS管的开启电压和所述第八NMOS管的开启电压之和。

9.根据权利要求7或8所述的上电复位电路，其特征在于，所述波形整形模块为CMOS施密特触发器，所述CMOS施密特触发器的输入端与所述第一电阻的另一端相连接，其中所述CMOS施密特触发器的低触发阈值小于所述第七NMOS管的开启电压和所述第八NMOS管的开启电压之和而大于所述第八NMOS管的开启电压。

10.一种芯片，其特征在于，所述芯片包括根据权利要求1至10中任一项所述的上电复位电路。

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