CN104796119A - 上电复位电路 - Google Patents

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CN104796119A CN201510023154.7A CN201510023154A CN104796119A CN 104796119 A CN104796119 A CN 104796119A CN 201510023154 A CN201510023154 A CN 201510023154A CN 104796119 A CN104796119 A CN 104796119A
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Abstract

本发明的目的在于即使在共用上电复位电路的电压源和IC的电压源的情况下，也能使上电复位电路稳定地动作。上电复位电路(100A)包括：具有与电源节点(N1)连接的一端(R1-L)的第一电阻(R1)；与第一电阻(R1)的另一端(R1-R)连接的第一电容器(C1)；具有与电源节点(N1)连接的一端(R2-L)的第二电阻(R2)；与第二电阻(R2)的另一端(R2-R)连接的第二电容器(C2)；第一逆变器(INV1)，该第一逆变器(INV1)具有与所述第一电阻(R1)的另一端(R1-R)连接的电源端子(T13)、及与所述第二电阻(R2)的另一端(R2-R)连接的输入端子(T11)；以及第二逆变器(INV2)，该第二逆变器(INV2)具有与第一电阻(R1)的另一端(R1-L)连接的电源端子(T23)、与所述第一逆变器(INV1)的输出端子(T12)连接的输入端子(T21)、及与复位信号输出端子(120)电连接的输出端子(T22)。

Description

上电复位电路
技术领域
本发明涉及上电复位电路。
背景技术
数字集成电路(下面有时简称为“IC”)等设有复位端子。将低电平和高电平的复位信号(电压)提供给复位端子。
例如，在将高电平的电压提供给复位端子的期间，IC进行动作。另一方面，若将低电平的电压提供给复位端子，则IC被复位。在将低电平的电压提供给复位端子的期间，IC成为复位状态。
例如基于IC的电源电压来设计将低电平或高电平中的某一种电压提供给复位端子。在电源电压较低的情况下，IC可能无法正常动作。因此，优选为将低电平的复位信号提供给复位端子，从而将IC设为复位状态。在电源电压并不低的情况下，优选为提供高电平的复位信号来使IC进行动作。另外，在开始提供电源电压且IC起动时，优选为利用复位信号对IC进行复位。
作为基于电源电压向复位端子提供复位信号的电路，已知有上电复位电路。例如日本专利特开2003-8426号公报中公开了如下上电复位电路：即，在施加电源电压时生成复位信号，利用该复位信号对IC所包含的触发电路进行复位。如上所述的上电复位电路包含有逆变器等有源元件。
现有技术文献
专利文献
专利文献1：日本专利特开2003－8426号公报
发明内容
发明所要解决的技术问题
上电复位电路需要用于使逆变器等有源元件工作的电源电压。作为小型化、低成本化等的一个对策，考虑共用向上电复位电路提供电源电压的电压源和向IC提供电源电压的电压源的结构。日本专利特开2003－8426号公报中对于这样的结构给出启示。
在共用上电复位电路的电压源和IC的电压源的情况下，若电压源的电压(电源电压)下降，则例如无法获得上电复位电路所包含的逆变器的动作所需的电压。其结果是，可能会导致上电复位电路无法正常动作。
本发明的目的在于，即使在共用上电复位电路的电压源和IC的电压源的情况下，也能使上电复位电路稳定地进行动作。
解决技术问题所采用的技术方案
本发明在某个方面是集成于半导体芯片的上电复位电路，该上电复位电路包括：第一电阻，该第一电阻具有与电源节点相连接的一端；第一电容器，该第一电容器与所述第一电阻的另一端相连接；第二电阻，该第二电阻具有与所述电源节点相连接的一端；第二电容器，该第二电容器与所述第二电阻的另一端相连接；第一逆变器，该第一逆变器具有与所述第一电阻的另一端相连接的电源端子、及与所述第二电阻的另一端相连接的输入端子；以及第二逆变器，该第二逆变器具有与所述第一电阻的另一端相连接的电源端子、与所述第一逆变器的输出端子相连接的输入端子、以及与复位信号输出端子电连接的输出端子。
上述结构的上电复位电路包括作为有源元件的第一逆变器及第二逆变器这两个逆变器。
上述结构的上电复位电路中，通过将来自IC等的电压源的电压提供给电源节点，从而能共用上电复位电路的电压源与IC等的电压源。
上述结构的上电复位电路中，电压从电源节点经由第一电阻及第一电容器被提供给第一逆变器的电源端子及第二逆变器的电源端子。第一电阻及第一电容器构成用于向第一逆变器的电源端子及第二逆变器的电源端子提供电压的辅助电压源。
因而，即使电压源的电压、即电源节点的电压下降，也能利用辅助电压源在短时间内向第一逆变器的电源端子及第二逆变器的电源端子提供电压。因此，上电复位电路稳定地进行动作。
发明效果
根据本发明，即使在共用上电复位电路的电压源和IC的电压源的情况下，也能使上电复位电路稳定地进行动作。
附图说明
图1是用于说明本发明的实施方式所涉及的上电复位(POR)电路的用途的一个示例的图。
图2是用于说明POR电路的结构的图。
图3是用于说明POR电路的变形例的图。
图4是用于说明POR电路的参数的一个示例的图。
图5是用于说明POR电路的参数的一个示例的图。
图6是用于说明电阻R1和电容器C1的效果的图。
图7是用于说明电阻R1和电容器C1的效果的图。
图8是用于说明电阻R1和电容器C1的效果的图。
图9是用于说明电阻R2和电容器C2的效果的图。
图10是用于说明电阻R3和电容器C2的效果的图。
图11是用于说明晶体管MP1的效果的图。
图12是用于说明逆变器的结构的一个示例的图。
具体实施方式
下面，参照附图对本发明的实施方式进行详细说明。另外，对图中相同或相当的部分附加相同的标号，不重复其说明。
图1是用于说明本发明的实施方式所涉及的上电复位(POR)电路的用途的一个示例的图。
如图1所示，POR电路100用于向IC200提供复位信号Vout。POR电路100被集成于半导体芯片1。优先POR电路100被集成于SOI(Silicon On Insulator：绝缘体上硅)芯片。IC200是包含数字电路的集成电路，用于各种用途中。
参照图1，POR电路100包括电源输入端子110、复位信号输出端子120。电源输入端子110接受POR电路100的动作所需的电压及电流(动作电流IPOR)。复位信号输出端子120输出复位信号Vout。POR电路100将复位信号Vout的电压控制成适当的电平、例如高电平及低电平中的某一个电平的电压。低电平例如是0V或接近于0V的电压。高电平是比低电平高的电压。高电平和低电平以POR电路100及IC200能区别的程度相异即可。
IC200包括电源输入端子210、复位输入端子220。将IC200的动作所需的电压及电流提供给电源输入端子210。复位信号输入端子220接受复位信号Vout。例如，在复位信号Vout的电压为高电平的情况下，IC200维持动作。另一方面，当复位信号Vout的电压在IC200的复位所需的规定时间以上为低电平时，IC200成为复位状态。若IC200被复位，则例如IC200所包含的触发电路等(未图示)被初始化。
图1中，提供给POR电路100的电源输入端子110的电压和提供给IC200的电源输入端子210的电压均为电源电压Vdd。即，将POR电路100的电压源和IC200的电压源共用。将电源电压Vdd设计为用于使IC200适当地进行动作的电压电平。
POR电路100利用电源电压Vdd及动作电流(消耗电流)IPOR来进行动作。
在电源电压Vdd处于适当电平、且IC200正常动作时，POR电路100将复位信号Vout设定为高电平。由此，IC200维持动作。电源电压Vdd是否处于适当电平例如利用对于电源电压Vdd的阈值VPOR来进行判断。例如通过参考IC200的设计数据、实验数据来确定阈值VPOR。
若电源电压Vdd下降且小于阈值VPOR，则IC200无法正常动作。若电源电压Vdd小于阈值VPOR，则POR电路100将复位信号Vout设定为低电平。由此，IC200成为复位状态。
参照图2之后的图来说明POR电路100的详细情况。
图2是用于说明本发明的实施方式所涉及的POR电路100A的结构的图。
参照图2，POR电路100A包括：电源输入端子110、复位信号输出端子120、电源节点N1、电阻R1、R2、电容器C1、C2、逆变器INV1、INV2。
将电源电压Vdd提供给电源节点N1。如已经参照图1所说明的那样，电压电压Vdd也被提供到从POR电路100A接受复位信号的IC(图2中未图示)。
电阻R1具有与电源节点N1相连接的一端(R1-L)。电容器C1具有与电阻R1的另一端(R1-R)相连接的另一端。电容器C1的另一端连接到接地GND。接地GND提供基准电压(例如0V)。电阻R2具有与电源节点N1相连接的一端(R2-L)。电容器C2的一端与电阻R2的另一端(R2-R)相连接。电容器C2的另一端连接到接地GND。
逆变器INV1具有：输入端子T11、输出端子T12、以及电源端子T13。输入端子T11与电阻R2的另一端(R2-R)相连接。输出端子T12与逆变器INV2的输入端子T21相连接。电源端子T23与电阻R1的另一端(R1-R)相连接。
逆变器INV2具有：输入端子T21、输出端子T22、以及电源端子T23。输入端子T21与逆变器INV1的输出端子T12相连接。输出端子T22与复位信号输出端子120电连接。在输出端子T22和复位信号输出端子120之间例如可以设有电阻等无源元件及晶体管等有源元件。电源端子T23与电阻R1的另一端(R1-R)相连接。
[动作]
对图2所示的POR电路100A的动作进行说明。
电源电压Vdd经由电阻R1被提供给逆变器INV1的电源端子T13及逆变器INV2的电源端子T23，以作为电压VddINV。逆变器INV1及INV2接受电压VddINV来进行动作。
此外，电源电压Vdd经由电阻R2被提供给逆变器INV1的输入端子T11。逆变器INV1对提供给输入端子T11的电源电压Vdd的电压进行反转，并输出至输出端子T12。
具体而言，在电源电压Vdd为阈值VPOR以上的情况下，逆变器INV1将低电平的电压输出至输出端子T12。即，将阈值VPOR以上的电源电压Vdd反转为低电平的电压。另一方面，在电源电压Vdd小于阈值VPOR的情况下，逆变器INV1将高电平的电压输出至输出端子T12。即，将小于阈值VPOR的电源电压反转为高电平的电压。
逆变器INV2构成为具有与逆变器INV1相同的功能。逆变器INV2利用输入端子T21来接受逆变器INV1的输出端子T12的电压。逆变器INV2对输入端子T21的电压进行反转，并输出至输出端子T22。例如，在输入端子T21的电压为低电平的情况下，输出端子T22的电压变为高电平。反之，在输入端子T21的电压为高电平的情况下，输出端子T22的电压变为低电平。
由此，在电源电压Vdd为阈值VPOR以上的情况下，逆变器INV2将高电平的电压输出至输出端子T22。另一方面，在电源电压Vdd小于阈值VPOR的情况下，逆变器INV2将低电平的电压输出至输出端子T22。
复位信号输出端子120接受来自逆变器INV2的输出端子T22的电压，并被设为该电压。
电阻R1及电容器C1构成用于将电压VddINV提供给逆变器INV1的电源端子T13和逆变器INV2的电源端子T23的辅助电源。
在稳定状态下，电压VddINV是与电源电压Vdd相等的电压，为固定。若不再是稳定状态且电源电压Vdd下降(例如变为0V)，则电压VddINV逐渐降低并变为0V。该电压VddINV降低所需的时间依赖于由电阻R1及电容器C1所确定的时间常数τ1。由于存在时间常数τ1(τ1不为零)，即使失去电源电压Vdd，在一定期间也能将具有某一程度大小的电压VddINV提供给逆变器INV1的电源端子T13及逆变器INV2的电源端子T23。在该一定期间内，逆变器INV1及INV2可正常进行动作。
另一方面，若电源电压Vdd下降，则提供给逆变器INV1的输入端子T11的电压也逐渐降低，且变为0V。该电压下降所需的时间依赖于由电阻R2及电容器C2所确定的时间常数τ2。由于存在时间常数τ2，即使失去电源电压Vdd，提供给逆变器INV1的输入端子T11的电压也不会立即下降到阈值VPOR以下。
即、从失去电源电压Vdd的时刻起到提供给逆变器INV1的输入端子T11的电压变为阈值VPOR以下的时刻之间存在延迟。在该延迟期间，逆变器INV1及INV2需要由电源端子T13及T23接受适当的电压，并正常进行动作。
将由电阻R1及电容器C1所确定的时间常数τ1设定得比由电阻R2及电容器C2所确定的时间常数τ2要大。由此，在提供给逆变器INV1的输入端子T11的电压小于阈值VPOR后经过的短暂期间(短时间)，电压VddINV变为逆变器INV1及INV2能正常动作的电平。因而，即使电源电压Vdd下降，POR电路100A也正常进行动作。
根据图2所示的结构，即使在将POR电路的电压源与IC等的电压源共用的情况下，也能使POR电路稳定地进行动作。
[变形例]
图3是用于说明作为图2所示的POR电路100A的变形例、即POR电路100B的结构的图。
与图2所示的POR电路100A相比较，POR电路100B还包括电阻R3、电容器C3、以及晶体管MP1。
电阻R3的一端(R3-L)与逆变器INV2的输出端子T22相连接。电阻R3的另一端(R3-R)与复位信号输出端子120相连接。电容器C3的一端与电阻R3的另一端(R3-R)相连接。电容器C3的另一端连接到接地GND。晶体管MP1与电容器C3相连接，且使电容器C3放电。晶体管MP1的栅极端MP1-G与逆变器INV2的输出端子T22相连接。栅极端MP1-G是晶体管MP1的控制端子。
POR电路100B中，在逆变器INV2的输出端子T22和复位信号输出端子120之间设有电阻R3及电容器C3。因此，复位信号输出端子120的电压产生用于追踪输出端子T22的电压的延迟时间。该延迟时间依赖于由电阻R3及电容器C3所确定的时间常数τ3。通过改变电阻R3及电容器C3的设计值，能对输出端子T22的电压和复位信号输出端子120的电压之间的延迟时间进行调节。
晶体管MP1例如是P型FET(Field Effect Transistor：场效应晶体管)。晶体管MP1具有控制端子即栅极端MP1-G、源极端MP1-S、漏极端MP1-D。栅极端MP1-G与逆变器INV2的输出端子T22相连接，因此若输出端子T22的电压变为低电平，则栅极端MP1-G的电压也变为低电平。晶体管MP1被设计为若栅极端MP1-G的电压也变为低电平、则源极端MP1-S和漏极端MP1-D导通。
源极端MP1-S与电阻R3的另一端(R3-R)相连接。漏极端MP1-D连接到接地GND。因此，若逆变器INV2的输出端子T22的电压变为低电平，则源极端MP1-S和漏极端MP1-D导通，积蓄于电容器C3的电荷经由晶体管MP1对接地GND进行放电。由此，能在短期间内使电容器C3放电。因此，在将输出端子T22的电压从高电平切换到低电平之后，立即在短期间内也将复位信号输出端子120的电压从高电平切换到低电平。
根据POR电路100B的结构，在将输出端子T22的电压从低电平切换到高电平的情况下，能对输出端子T22的电压和复位信号输出端子120的电压之间的延迟时间进行调节。此外，在将复位信号输出端子120的电压从高电平切换到低电平的情况下，在比较短期间内从高电平切换到低电平，提高了POR电路100B的响应性。
[POR电路的参数]
此处，对表示POR电路的性能的几个参数进行说明。图4及图5是用于说明POR电路的参数的一个示例的图。
图4是表示图1等所示的电源电压Vdd的变化的一个示例的曲线图。图4的横轴表示时间，纵轴表示电源电压Vdd。
参照图4，在时刻t10，电源电压Vdd为固定。此时的电源电压Vdd是能使IC(图1的IC200等)正常动作的电压。
在时刻t20，电源电压Vdd开始下降(降低)。
在时刻t30，电源电压Vdd小于阈值VPOR。
在时刻t40，电源电压Vdd停止下降，成为固定。
在时刻t50，电源电压Vdd开始上升(恢复)。
在时刻t60，电源电压Vdd变为在阈值VPOR以上。
在时刻t70，电源电压Vdd停止上升，成为固定。电源电压Vdd完全恢复到时刻t20以前的状态。
图5是表示接受电源电压Vdd并进行动作的POR电路的动作的一个示例的曲线图。图5的横轴表示时间，纵轴表示POR电路输出的复位信号Vout。
参照图4及图5，在时刻t10，复位信号Vout为固定。此时的复位信号Vout为高电平，IC为不会被复位的状态(复位解除状态)。
在时刻t30，电源电压Vdd小于阈值VPOR，因此复位信号Vout开始下降。
在时刻t35，复位信号Vout变成低电平。因此，IC成为复位状态。即，IC被初始化，并处于停止状态。
在从时刻t30到时刻t60的期间(延迟时间TPOR)，复位信号Vout不依赖于电源电压Vdd而被设为低电平。利用延迟时间TPOR，使POR电路的动作稳定。例如，在时刻t30，电源电压Vdd小于阈值VPOR。即使仅在之后的短期间内电源电压Vdd变为阈值VPOR以上，复位信号Vout也被稳定地设为低电平。
并且，从时刻t60到时刻t70的期间(延迟时间TR)，复位信号Vout维持在低电平。利用延迟时间TR，使POR电路的动作稳定。
从时刻t70到时刻t90的期间(延迟时间TDELAY)，复位信号Vout维持在低电平。即，在电源电压Vdd在时刻t70完全恢复之后，复位信号Vout在时刻t80开始上升，在时刻t90变为高电平。利用延迟时间TDELAY，使POR电路的动作稳定。即，通过延迟时间TDELAY，在将IC复位所需的足够的期间(已经参照图1所说明的IC200的复位所需的规定时间)，将复位信号Vout设为低电平。
图4及图5所示的延迟时间TPOR、延迟时间TR、延迟时间TDELAY等是表示POR电路的性能的参数。此外，图3等所示的动作电流IPOR也是表示POR电路的性能的参数。此外，图4等所示的电源电压Vdd及阈值VPOR也是表示POR电路的性能的参数。
[POR电路的结构要素的效果]
接着，对由图3所示的POR电路100B的结构要素所带来的效果的一个示例进行说明。
[R1、C1的效果]
图6至图8是用于说明图3所示的电阻R1及电容器C1的效果的图。
图6是表示在图3所示的POR电路100B中、复位信号Vout相对于电源电压Vdd的变化的模拟结果的曲线图。曲线的横轴表示时间(ms)，纵轴表示电压(V)。作为参照，横轴和纵轴记载有模拟结果的数值。另外，在该曲线中，在电源电压Vdd比较急剧地降低之后，比较平缓地上升。
图6所示的线A1表示图3所示的POR电路100B、即具有电阻R1及电容器C1的POR电路的复位信号Vout。线B1作为比较例，表示不具有电阻R1及电容器C1的POR电路的复位信号Vout。将不具有电阻R1及电容器C1的POR电路构成为例如通过将图3中的电源电压Vdd与电源端子T13及T23直接连接。另外，图6的模拟中，POR电路中包括图3的电阻R2、R3及电容器C2、C3。图7及图8中也同样。
如图6所示，在电源电压Vdd较高的情况下，线A1及线B1表示高电平。电源电压Vdd较高的情况是指电源电压Vdd在阈值VPOR(图6中未图示)以上的情况。
若电源电压Vdd下降，则线A1及线B1所表示的电压均下降。此时，如线A1所表示的那样，具有电阻R1及电容器C1的POR电路中，复位信号Vout的电压降低至低电压(0V附近)。这表示逆变器INV1及INV2正常地进行动作。另一方面，如线B1所表示的那样，不具有电阻R1及电容器C1的POR电路中，复位信号Vout的电压不会降低至0V附近。这表示逆变器INV1及INV2没有正常地进行动作。线B1中，逆变器INV1及INV2没有正常地进行动作的理由在于：若电源电压Vdd下降，则会失去提供给逆变器INV1及INV2的电源端子T13及T23的电压。
即，即使在电源电压Vdd下降的情况下，也通过电阻R1及电容器C1使逆变器INV1及INV2正常动作，将复位信号Vout设定为充分低的电压。
通过适当地设计电阻R1及电容器C1，可调节必须将复位信号Vout设为低电平的时刻、例如表示POR电路的性能的参数即延迟时间TPOR(参照图5)。
图7是表示在电源电压Vdd与图6同样地进行变化的情况下、图3所示POR电路100B的逆变器INV2的输入电压Vin2的模拟结果的曲线图。
图7所示的线A2表示图3所示POR电路100B的逆变器INV2的输入电压Vin2。线B2作为比较例，表示不具有电阻R1及电容器C1的POR电路的逆变器INV2的输入电压Vin2。
如图7所示，若电源电压Vdd下降，则如线A2所示的那样，在具有电阻R1及电容器C1的POR电路中，输入电压Vin2在上升之后逐渐下降。即，存在Vin2为高电平的时间。这表示在该时间内逆变器INV1正常进行动作，输出将电源电压Vdd反转后的电压。另一方面，如线B2所表示的那样，在不具有电阻R1及电容器C1的POR电路中，输入电压Vin2不上升，例如为负电压。这表示逆变器INV1没有正常进行动作。
即，即使在电源电压Vdd降低的情况下，也通过电阻R1及电容器C1使逆变器INV1正常动作。逆变器INV2也同样。
图8是表示在电源电压Vdd与图6所示的变化同样地进行变化的情况下、提供给图3所示的POR电路100B中的逆变器INV1及INV2的电源端子T13及T23的电压VddINV的模拟结果的曲线图。
图8所示的线A2及线B2与图6所示的线A2及线B2相对应。即，线A2表示具有电阻R1及电容器C1的POR电路的复位信号Vout，线B2表示不具有电阻R1及电容器C1的POR电路的复位信号Vout。线C表示图3所示的POR电路100B、即具有电阻R1及电容器C1的POR电路中的电压VddINV。
如图8所示，若电源电压Vdd下降，如线C所示，VddINV以晚于电源电压Vdd的方式下降。因此，即使电源电压Vdd下降，电压VddINV在一定期间内也具有大于零的某一程度的电压。因而，电压被提供给逆变器INV1及INV2的电源端子T13及T23，逆变器INV1及INV2正常进行动作。
即，即使在电源电压Vdd降低的情况下，也通过电阻R1及电容器C1来使逆变器INV1正常动作。
以上，参照图6至图8对电阻R1及电容器C1的效果进行了说明。在图2所示的POR电路100A中也能得到该效果。
[R2、C2的效果]
图9是用于说明图3所示的电阻R2及电容器C2的效果的图。图9是表示在图3所示的POR电路100B中、复位信号Vout相对于电源电压Vdd的变化的模拟结果的曲线图。曲线的横轴表示时间(μs)，纵轴表示电压(V)。该曲线中，电源电压Vdd比较急剧地下降。另外，图9的模拟中，POR电路包括图3的电阻R1及电容器C1。
图9所示的线A3表示图3所示的POR电路100B、即具有电阻R2及电容器C2的POR电路的复位信号Vout。线B3作为比较例，表示不具有电阻R2及电容器C2的POR电路的复位信号Vout。不具有电阻R2及电容器C2的POR电路构成为例如将图3中的电源电压Vdd与输入端子T11直接连接。
需要注意的是图9所示的曲线的时间轴(μs)与图6至图8所示曲线的时间轴(ms)量程不同。即，图9所示曲线与图6至图8所示曲线相比，时间轴被放大。
如图9所示，在电源电压Vdd较高的情况下，如线A3及线B3所示，复位信号Vout的电压也成为高电平。
若电源电压Vdd下降，则如线A3及线B3所表示的那样，复位信号Vout的电压均下降。此时，如线B3所表示的那样，不具有电阻R2及电容器C2的POR电路中，复位信号Vout的电压的下降以几乎不晚于电源电压Vdd的方式下降。与此相对地，如线A3所示，具有电阻R2及电容器C2的POR电路中，复位信号Vout的电压的下降以晚于电源电压Vdd的方式下降。
如线B3所示，若复位信号Vout的下降以几乎不晚于电源电压Vdd的方式下降，则会引起如下问题。即，在电源电压Vdd仅在一瞬间下降而发生瞬停(瞬时断电)的情况下，复位信号Vout的电压也下降。其结果是，可对IC进行复位。IC有时被设计为对于瞬停可无问题地进行动作。在发生瞬停的情况下，POR电路提供作为这样的低电平的复位信号Vout，则IC被复位。其结果是，上述POR电路的动作成为误动作。
另一方面，若如线A3所示那样，复位信号Vout的下降相对于电源电压Vdd的下降具有一定延迟，则能抑制因瞬停而引起的误动作。
另外，考虑各种电源电压Vdd的瞬停时间。作为一个示例，POR电路设计为对于10μs左右的瞬停时间不会产生误动作。在该情况下，将POR电路设计为相对于电源电压Vdd的下降、复位信号Vout以具有10μs以上的延迟时间的方式下降。通过适当地设计由图3所示的电阻R2及电容器C2所确定的时间常数τ2，来实现10μs以上的延迟时间。对于电阻R2及电容器C2的具体设计值将在之后进行说明。
也就是说，即使在电源电压Vdd发生瞬停的情况下，也能利用电阻R2及电容器C2来抑制发生错误地对IC进行复位的误动作。
以上，对电阻R2及电容器C2的效果进行了说明，但该效果也能在图2所示的POR电路100A中获得。
[R3、C3的效果]
图10是用于说明图3所示的电阻R3及电容器C3的效果的图。图10是表示在图3所示的POR电路100B中、复位信号Vout相对于电源电压Vdd的变化的模拟结果的曲线图。曲线的横轴表示时间(ms)，纵轴表示电压(V)。另外，该曲线中，电源电压在比较缓和地下降之后，比较平缓地上升。
图10所示的线A4表示图4所示的POR电路100B、即具有电阻R2及电容器C2的POR电路的复位信号Vout。线B4作为比较例，表示不具有电阻R3及电容器C3的POR电路的复位信号Vout。不具有电阻R3及电容器C3的POR电路例如是图1所示的POR电路100A的结构。
如图所示，若电源电压Vdd上升(爬升)，则如线A4及线B4所示，复位信号Vout的电压均上升。如线B4所示，不具有电阻R3及电容器C3的POR电路中，复位信号Vout的电压较好地追踪电源电压Vdd而上升。与此相对地，如线A4所示，具有电阻R3及电容器C3的POR电路中，复位信号Vout的电压相对于电源电压Vdd以具有某一程度的延迟的方式上升。
如线B4所示，若复位信号Vout的电压以良好地追踪电源电压Vdd的方式上升，则无法充分确保复位信号Vout为低电平的时间。因而，可能无法对IC进行复位。
与此相对地，如线A4所示，在复位信号Vout的电压以具有某一程度的延迟时间的方式追踪电源电压Vdd的情况下，充分确保了复位信号Vout为低电平的时间，能对IC进行复位。
即，利用电阻R3及电容器C3对电源电压Vdd的上升设定适当的延迟时间，能对IC进行复位。
通过适当地设计电阻R3及电容器C3，可调节复位信号Vout相对于电源电压Vdd的上升的延迟时间、例如表示POR电路的性能的参数即延迟时间TDELAY(参照图5)。
[MP1的效果]
图11是用于说明图3所示的晶体管MP1的效果的图。
图11是表示在图3所示的POR电路100B中、复位信号Vout相对于电源电压Vdd的变化的模拟结果的曲线图。曲线的横轴表示时间(ms)，纵轴表示电压(V)。该曲线中，电源电压Vdd比较急剧地下降。
图11所示的线A5表示图3所示的POR电路100B、即具有晶体管MP1的POR电路的复位信号Vout。线B5作为比较例，表示不具有晶体管MP1的POR电路的复位信号Vout。不具有晶体管MP1的POR电路例如是省略了图3中的晶体管MP1的结构。
如图11所示，若电源电压Vdd下降，则无论是否有晶体管MP1，复位信号Vout的电压均下降。此处，如线B5所示，不具有晶体管MP1的POR电路中，复位信号Vout的电压以相对于电源电压Vdd严重延迟的方式下降。另一方面，如线A5所示，具有晶体管MP1的POR电路中，复位信号Vout的电压以良好地追踪电源电压Vdd方式下降。这是由于利用晶体管MP1来使充电到电容器C3的电荷在短期间内放电。
即，能利用晶体管MP1使复位信号Vout良好地追踪电源电压Vdd的下降。
利用晶体管MP1来控制复位信号Vout的下降，例如调节延迟时间TPOR中的复位信号Vout为低电平的时间。
[设计值]
再次参照图3，POR电路100B通过集成于半导体芯片来形成。即，POR电路100B所包含的元件例如电阻R1～R3、电容器C1～C3等元件也形成于半导体芯片。
如之前所阐述的那样，电阻R2及电容器C2提供时间常数τ2。例如，考虑对时间常数τ2进行设定的一个示例，以使得复位信号Vout相对于电源电压Vdd的下降具有10μs以上的延迟时间。在该情况下，优选将时间常数τ2设定为比10μs大的值。例如，通过将电阻R2设为16.6MΩ左右，电容器C2设为0.66pF，能获得10μs以上适当的时间常数τ2。
如之前所阐述的那样，电阻R1及电容器C1提供时间常数τ1。将时间常数τ1设定为大于电阻R2及电容器C2所提供的时间常数τ2。作为一个示例，通过将电阻R1设计为66MΩ左右，电容器C1设计为2.4pF，可获得比时间常数τ2大的时间常数τ1。
上述示例中，将电阻R1及R2设计为MΩ量级的较大的电阻值，将电容器C1及C2设计为pF量级的较小的电容值。由此，可获得以下优点。
即，半导体芯片中，若形成电容值较大的电容器，则半导体芯片中电容器所占面积会变大。与此相对地，半导体芯片中，若适当选择材料等的参数，则即使形成电阻值较大的电阻，半导体芯片中电阻所占面积也几乎不会变大。因而，在利用电阻及电容器实现规定的时间常数的情况下，通过将电阻值设为较大、且将电容值设为较小，来降低半导体芯片的面积。
另外，电阻R3及电容器C3也可以同样地将电阻R3的电阻值设为较大(例如MΩ量级)，将电容器R3的电容值设为较小(例如pF量级)。
[逆变器的结构]
图12是用于说明图2等所示逆变器INV1及/或INV2的结构的一个示例的图。即，图12所示的结构可以仅应用于图2等所示逆变器INV1、INV2中的某一个的逆变器中，也可以应用于逆变器INV1及INV2双方的逆变器中。
参照图12，逆变器300(相当于图2所示的逆变器INV1及/或INV2)包括：输入端子T11、输出端子T12、电源端子T13、以及晶体管311～315。
可以理解为输入端子T11、输出端子T12、电源端子T13分别与例如图2所示的逆变器INV1的输入端子T11、输出端子T12、电源端子T13相对应。
晶体管311～315是MOS(Metal Oxide Semiconductor：金属氧化物半导体)FET，构成逆变器电路。晶体管311～314均是P型MOSFET。晶体管311～314共源共栅连接，整体构成为一个晶体管310(P型MOSFET)。晶体管305是N型MOSFET。逆变器300是通过连接P型MOSFET即晶体管310和N型MOSFET即晶体管305而构成的逻辑电路。
电源端子T13与晶体管311的源极端S电连接。
晶体管311的漏极端D1与晶体管312的源极端S2电连接。晶体管312的漏极端D2与晶体管313的源极端S2电连接。晶体管313的漏极端D3与晶体管314的源极端S4电连接。晶体管314的漏极端D4与晶体管315的漏极端D5电连接。晶体管315的源极端S5与接地GND电连接。
输入端子T11与晶体管311～315的栅极端G1～G5电连接。
输出端子T12与晶体管314的漏极端D4和晶体管315的漏极端D5电连接。
P型MOSFET即晶体管310因沟道长度L及沟道宽度W的比率(W/L)而导致电气特性发生变化。在沟道宽度W相同的情况下，若(W/L)变小，则晶体管310的驱动能力变小。反之，若(W/L)变大，则晶体管310的驱动能力变大。N型MOSFET即晶体管315也同样。
逆变器300中，晶体管311～315的(W/L)均设计为相同大小。由此，晶体管311～315能利用相同的半导体工艺(例如(W/L)＝(W0/L0)且为一定的工艺)容易地制造在相同的半导体芯片内。
一般而言已知有如下情况，在晶体管311～314的(W/L)与晶体管315的(W/L)为相同大小且均为(W0/L0)的情况下，P型MOSFET即晶体管311～314各自的驱动能力比N型MOSFET即晶体管315的驱动能力要小。
因此，着眼于P型MOSFET的驱动能力和N型MOSFET的驱动能力的差异，注意到通过对P型MOSFET进行共源共栅连接，能对驱动能力进行调整。即，晶体管310构成为共源共栅连接有晶体管311～314，因此具有与晶体管311～314各自的驱动能力不同的驱动能力。
通过上述那样使用多个晶体管311～314，来调节各晶体管311～314所构成晶体管310的驱动能力。构成晶体管310的晶体管个数并不局限于晶体管311～314这4个。通过适当地选择构成晶体管310的晶体管个数，来适当地设计P型MOSFET即晶体管310的驱动能力。由此，能调节P型MOSFET即晶体管310的驱动能力和N型MOSFET即晶体管315的驱动能力之间的平衡。
逆变器300的输出端子T12的电压从低电平切换到高电平时的时间(上升时间)依赖于晶体管310的驱动能力。逆变器300的输出端子T12的电压从高电平切换到低电平时的时间(下降时间)依赖于晶体管315的驱动能力。
因此，例如通过将晶体管310的驱动能力与晶体管315的驱动能力设计为大致相同，从而能使逆变器300的上升时间与下降时间相一致。
另一方面，也可以将晶体管310的驱动能力设计为比晶体管315的驱动能力小。由此，逆变器300的上升时间比下降时间长。换言之，向逆变器300的上升给与了延迟时间。该延迟时间与由图3所示的电阻R3和电容器C3所获得的延迟时间(例如图5所示的延迟时间TDELAY)起到同样的效果。通过调节晶体管310的驱动能力，能实现所希望的延迟时间TDELAY，并使电阻R3和电容器C3变小，或无需电阻R3和电容器C3。
应当认为本次公开的实施方式在所有方面都只是示例而并非是限制性的内容。本发明的范围由专利权利要求的范围来表示，而并非由上述实施方式的说明来表示，此外，本发明的范围还包括与专利权利要求的范围等同的含义及范围内的所有变更。
标号说明
1半导体芯片、100，100A，100B POR电路、110，210电源输入端子、120复位信号输出端子、220复位输入端子、300，INV1，INV2逆变器、311～315，MP1晶体管、N1电源节点、T11，T21输入端子、T12，T22输出端子、T13，T23电源端子、R1～R3电阻、C1～C3电容器、G1～G5，MP1-G栅极端、S1～S5，MP1-S源极端、D1～D5，MP1-D漏极端。

Claims (5)

1.一种上电复位电路，该上电复位电路集成于半导体芯片，包括：
第一电阻，该第一电阻具有与电源节点相连接的一端；
第一电容器，该第一电容器与所述第一电阻的另一端相连接；
第二电阻，该第二电阻具有与所述电源节点相连接的一端；
第二电容器，该第二电容器与所述第二电阻的另一端相连接；
第一逆变器，该第一逆变器具有与所述第一电阻的另一端相连接的电源端子、与所述第二电阻的所述另一端相连接的输入端子、及输出端子；以及
第二逆变器，该第二逆变器具有与所述第一电阻的所述另一端相连接的电源端子、与所述第一逆变器的所述输出端子相连接的输入端子、以及与复位信号输出端子电连接的输出端子。
2.如权利要求1所述的上电复位电路，其特征在于，
由所述第一电阻及所述第一电容器所确定的时间常数比由所述第二电阻及所述第二电容器所确定的时间常数要大。
3.如权利要求1或2所述的上电复位电路，其特征在于，还包括：
第三电阻，该第三电阻具有与所述第二逆变器的所述输出端子相连接的一端、以及与所述复位信号输出端子相连接的另一端；以及
第三电容器，该第三电容器与所述第三电阻的另一端相连接。
4.如权利要求1至3的任一项所述的上电复位电路，其特征在于，
所述第一逆变器及所述第二逆变器分别具有共源共栅连接的多个P型FET和与所述多个P型FET相连接的N型FET。
5.如权利要求3或4所述的上电复位电路，其特征在于，
还包括晶体管，该晶体管与所述第三电容器相连接，使所述第三电容器放电，
所述晶体管的控制端子与所述第二逆变器的所述输出端子相连接。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104953992B (zh) * 2015-06-03 2017-08-08 广东欧珀移动通信有限公司 一种复位电路及电子设备
US10461738B1 (en) * 2018-05-31 2019-10-29 Qualcomm Incorporated Comparator architecture and related methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603338B1 (en) * 1998-10-30 2003-08-05 Stmicroelectronics, Inc. Device and method for address input buffering
US20040012418A1 (en) * 2002-07-19 2004-01-22 Kim Kyung Whan Power-up circuit
US20060082396A1 (en) * 2004-10-13 2006-04-20 Ulrich Steinacker Circuit arrangement
JP2008310718A (ja) * 2007-06-18 2008-12-25 Denso Corp 電源瞬停保護回路
US20120126864A1 (en) * 2010-11-22 2012-05-24 Tyler Daigle Power-on reset
CN203071896U (zh) * 2013-01-16 2013-07-17 深圳市怡化电脑有限公司 一种高抗干扰性上电复位电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4727309A (en) * 1987-01-22 1988-02-23 Intel Corporation Current difference current source
EP0496018B1 (de) * 1991-01-23 1996-03-27 Siemens Aktiengesellschaft Integrierte Schaltung zur Erzeugung eines Reset-Signals
US5841309A (en) * 1996-12-19 1998-11-24 International Business Machines Corporation Low voltage input buffer for asymmetrical logic signals
JPH10255464A (ja) * 1997-03-14 1998-09-25 Toshiba Microelectron Corp 半導体集積回路装置及びそのプリチャージ方法
JPH1168539A (ja) * 1997-08-08 1999-03-09 Oki Electric Ind Co Ltd パワーオンリセット回路
JP4910250B2 (ja) 2001-06-26 2012-04-04 日本テキサス・インスツルメンツ株式会社 インターフェース回路
JP2007306351A (ja) 2006-05-12 2007-11-22 Denso Corp パワーオンリセット回路
TWI379188B (en) * 2008-09-09 2012-12-11 Holtek Semiconductor Inc A power on reset generating circuit and method thereof
WO2010038582A1 (en) * 2008-09-30 2010-04-08 Semiconductor Energy Laboratory Co., Ltd. Reset signal generation circuit and semiconductor device
CN101930767B (zh) * 2009-06-19 2012-09-05 鸿富锦精密工业（深圳）有限公司 具有光学模组的电子设备
US7830181B1 (en) * 2009-09-08 2010-11-09 Faraday Technology Corp. Deglitch circuit
JP5476104B2 (ja) * 2009-11-30 2014-04-23 セイコーＮｐｃ株式会社 パワーオンクリア回路
US9300249B2 (en) * 2014-07-22 2016-03-29 Qualcomm Incorporated Differential crystal oscillator circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603338B1 (en) * 1998-10-30 2003-08-05 Stmicroelectronics, Inc. Device and method for address input buffering
US20040012418A1 (en) * 2002-07-19 2004-01-22 Kim Kyung Whan Power-up circuit
US20060082396A1 (en) * 2004-10-13 2006-04-20 Ulrich Steinacker Circuit arrangement
JP2008310718A (ja) * 2007-06-18 2008-12-25 Denso Corp 電源瞬停保護回路
US20120126864A1 (en) * 2010-11-22 2012-05-24 Tyler Daigle Power-on reset
CN203071896U (zh) * 2013-01-16 2013-07-17 深圳市怡化电脑有限公司 一种高抗干扰性上电复位电路

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