CN111653496B - 用于检测沟道结构刻蚀缺陷的方法 - Google Patents

用于检测沟道结构刻蚀缺陷的方法 Download PDF

Info

Publication number
CN111653496B
CN111653496B CN202010531025.XA CN202010531025A CN111653496B CN 111653496 B CN111653496 B CN 111653496B CN 202010531025 A CN202010531025 A CN 202010531025A CN 111653496 B CN111653496 B CN 111653496B
Authority
CN
China
Prior art keywords
channel
stack structure
layer
standard
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010531025.XA
Other languages
English (en)
Other versions
CN111653496A (zh
Inventor
卢峰
陈金星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202010531025.XA priority Critical patent/CN111653496B/zh
Publication of CN111653496A publication Critical patent/CN111653496A/zh
Application granted granted Critical
Publication of CN111653496B publication Critical patent/CN111653496B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供了一种用于检测沟道结构刻蚀缺陷的方法。该方法包括以下步骤:提供衬底,衬底上具有双堆叠结构,双堆叠结构中具有贯穿至衬底的多个沟道结构,沟道结构包括半导体层以及设置于半导体层和双堆叠结构之间的栅电介质层;对双堆叠结构进行电子束检测,以获取与沟道结构对应的多个电信号,将各电信号转换为光信号,并获取各光信号对应的亮度信息,当一个或多个亮度信息大于其余亮度信息或预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。采用上述方法能够在刻蚀工艺对沟道结构造成缺陷时,通过检测进行及时排查,进而通过对合格结构进行筛选,保证了最终器件的性能,提高了器件的合格率。

Description

用于检测沟道结构刻蚀缺陷的方法
技术领域
本发明涉及半导体技术领域,具体而言,涉及一种用于检测沟道结构刻蚀缺陷的方法。
背景技术
现有技术中,闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息,具有集成度高、存取速度快、易于擦除和重写等优点,因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density),同时减少位成本(Bit Cost),进一步提出了3D NAND存储器。
在目前3D NAND存储器中,通常采用垂直堆叠多层数据存储单元的方式,实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构,需要在硅衬底上形成堆叠结构,并对堆叠结构刻蚀形成沟道通孔,进一步沉积并刻蚀以形成覆盖沟道通孔内壁的沟道结构,然后填充半导体层,形成位于沟道通孔中的沟道结构。
随着垂直堆叠层数的逐渐增加,不仅难以保证堆叠结构的厚度精确性和均匀性,且高深宽比沟道通孔的刻蚀难度也逐渐提升,从而易产生沟道扩孔(bowing)、歪斜(twisting)等问题。为了解决现有技术中由于单次堆叠(single stacking)而导致的上述问题,现有技术中提出了双次堆叠技术(double stacking),即分为两次沉积堆叠结构与刻蚀通孔,得到具有沟道通孔的双堆叠结构,由于每一次沉积的堆叠结构的层数相比于单次堆叠少,而且刻蚀沟道通孔的深度较浅,从而有利于良率的提升。
然而,上述双次堆叠技术会存在两次形成的堆叠结构中沟道通孔之间难以对准的问题,从而在后续刻蚀形成沟道结构的工艺中会导致下层堆叠结构中位于沟道通孔内壁上方的栅电介质层受损。针对上述沟道结构存在的刻蚀缺陷,目前尚无相关的检测方法,严重地影响了最终制备得到的存储器结构的性能。
发明内容
本发明的主要目的在于提供一种用于检测沟道结构刻蚀缺陷的方法,以解决现有技术中无法有效检测沟道结构刻蚀缺陷而影响器件性能的问题。
为了实现上述目的,根据本发明的一个方面,提供了一种用于检测沟道结构刻蚀缺陷的方法,包括以下步骤:S1,提供衬底,衬底上具有双堆叠结构,双堆叠结构中具有贯穿至衬底的多个沟道结构,沟道结构包括半导体层以及设置于半导体层和双堆叠结构之间的栅电介质层;S2,对双堆叠结构进行电子束检测,以获取与沟道结构对应的多个电信号,将各电信号转换为光信号,并获取各光信号对应的亮度信息,当一个或多个亮度信息大于其余亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷,或当一个或多个亮度信息大于预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。
进一步地,获取电信号的步骤包括:从衬底远离双堆叠结构的一侧发射电子束,以使电子束中的至少部分进入各沟道结构中;从双堆叠结构远离衬底的一侧接收电子束并转换为与各沟道结构对应的电信号。
进一步地,采用显示屏接收光信号,以在显示屏上显示与各光信号一一对应的亮点,当至少一个亮点的亮度大于其余亮点的亮度时,判断至少一个亮点对应的沟道结构中的栅电介质层存在刻蚀缺陷。
进一步地,形成双堆叠结构的步骤包括:在衬底上形成第一堆叠结构,并形成贯穿第一堆叠结构的第一沟道通孔;在第一堆叠结构上形成第二堆叠结构,并形成贯穿第二堆叠结构的第二沟道通孔,以使第二沟道通孔与第一沟道通孔连通形成沟道通孔。
进一步地,定义第二堆叠结构中与第一沟道通孔对齐的第二沟道通孔为对齐通孔,第二堆叠结构中未与第一沟道通孔对齐的第二沟道通孔为非对齐通孔,在步骤S2中,获取的与对齐通孔对应的电信号为第一电信号,与非对齐通孔对应的电信号为第二电信号,将第一电信号转换为第一光信号,将第二电信号转换为第二光信号,并获取与第一光信号对应的第一亮度信息以及与第二光信号对应的第二亮度信息,第二亮度信息大于第一亮度信息。
进一步地,方法还包括获取预设亮度信息的步骤:提供标准双堆叠结构,标准双堆叠结构具有层叠的第一标准堆叠结构和第二标准堆叠结构,第一标准堆叠结构具有贯穿的第一标准通孔,第二标准堆叠结构具有贯穿的第二标准通孔,且第一标准通孔与第二标准通孔连通并对齐;在第一标准通孔与第二标准通孔中形成标准沟道结构;对标准双堆叠结构进行电子束检测,以获取与标准沟道结构对应的标准电信号,将各标准电信号转换为标准光信号,并获取各标准光信号对应的标准亮度信息,记录标准亮度信息为预设亮度信息。
进一步地,电子束检测的能量为0.5~5KeV。
进一步地,步骤S1包括以下步骤:S11,在衬底上形成双堆叠结构,并在双堆叠结构中形成多个贯穿至衬底的沟道通孔;S12,在各沟道通孔中沉积栅电介质材料并刻蚀,以得到覆盖在沟道通孔侧壁上的栅电介质层;S13,在各沟道通孔中顺序形成沟道层和介电填充层,沟道层位于栅电介质层的内表面并包裹介电填充层,以得到填充于沟道通孔中的半导体层。
进一步地,衬底具有与沟道通孔连通的第一凹槽,在提供衬底的步骤之后,步骤S1还包括在第一凹槽中形成外延层的步骤,步骤S12包括:在各沟道通孔中沉积栅电介质材料,以覆盖沟道通孔侧壁和外延层表面;对与外延层对应的部分栅电介质材料进行刻蚀,以在外延层中形成第二凹槽,剩余的栅电介质材料构成栅电介质层。
进一步地,形成介电填充层的步骤包括:在沟道通孔中填充第一介电材料并进行回刻,以得到第一介电层;在沟道通孔中填充第二介电材料并进行回刻,以形成位于第一介电层上的第二介电层,第一介电层和第二介电层构成介电填充层;对双堆叠结构表面进行平坦化处理,以去除位于沟道通孔外的第一介电材料和第二介电材料。
进一步地,第一介电材料为氧化硅。
进一步地,第二介电材料为多晶硅。
进一步地,双堆叠结构包括沿远离衬底的方向顺序交替层叠的牺牲层和隔离层,在步骤S13之后,步骤S1还包括以下步骤:S14,形成顺序贯穿双堆叠结构的栅极隔槽,以使栅极隔槽与衬底连通;S15,去除牺牲层,并在对应牺牲层的位置形成栅极层。
进一步地,栅电介质层包括沿靠近半导体层的方向顺序层叠的电荷阻挡层、电子捕获层、隧穿层和保护层。
进一步地,栅电介质层为SONO堆叠结构。
应用本发明的技术方案,提供了一种用于检测沟沟道结构刻蚀缺陷的方法,该方法提供具有双堆叠结构的衬底,双堆叠结构中具有贯穿至衬底的多个沟道结构,沟道结构包括半导体层以及设置于半导体层和双堆叠结构之间的栅电介质层,然后对具有沟道结构的双堆叠结构进行电子束检测,以获取与沟道结构对应的多个电信号。当双堆叠结构中两次沉积的沟道结构未对准时,位于下方堆叠结构中的栅电介质层会部分突出于位于上方堆叠结构中的栅电介质层,从而导致上述刻蚀工艺刻蚀掉位于下方的沟道结构的部分栅电介质层,本申请通过对双堆叠结构进行电子束检测,若双堆叠结构具有上述缺陷,对于双堆叠结构中设置于上下两段通孔中且对准的沟道结构A,能够在出口处获取电子束直接通过该沟道结构A的电信号,而对于双堆叠结构中上下未对准的沟道结构B,由于双堆叠结构中设置有沟道结构的上下两段通孔错位,从而使部分电子束直接通过这两段通孔并在出口处作为电信号被获取,另一部分电子束则会由下段通孔外通过被刻蚀栅电介质层进入上段通孔中然后在出口处作为电信号被获取,导致在具有沟道结构B的通孔出口处获取到更强的电信号,在将电信号转换为光信号后,与沟道通孔B对应的光信号能够具有更大亮度信息,基于上述原理,当至少一个光信号的亮度信息大于其余光信号(或预设亮度信息)时,则可以判断与该光信号对应的沟道结构中存在栅电介质层刻蚀缺陷。采用上述方法能够在刻蚀工艺对沟道结构造成缺陷时,通过检测进行及时排查,进而通过对合格结构进行筛选,保证了最终器件的性能,提高了器件的合格率。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1示出了在本申请实施方式所提供的用于检测沟道结构刻蚀缺陷的方法中,在衬底上形成具有沟道通孔的双堆叠结构后的基体剖面结构示意图;
图2示出了在图1所示的各沟道通孔中沉积栅电介质材料并刻蚀以得到栅电介质层后的基体剖面结构示意图;
图3示出了在图2所示的各沟道通孔中顺序形成沟道层和介电填充层后的基体剖面结构示意图;
图4示出了形成顺序贯穿图3所示的双堆叠结构的栅极隔槽后的基体剖面结构示意图;
图5示出了去除图4所示的牺牲层并在对应牺牲层的位置形成栅极层后的基体剖面结构示意图;
图6示出了对图4所示的双堆叠结构进行电子束检测的信号输送示意图;
图7示出了实施例1中检测结果的显微镜示意图。
其中,上述附图包括以下附图标记:
10、双堆叠结构;11、第一堆叠结构;111、第一隔离层;112、第一牺牲层;12、第二堆叠结构;121、第二隔离层;122、第二牺牲层;13、沟道通孔;131、第一沟道通孔;132、第二沟道通孔;14、栅极隔槽;20、衬底;21、外延层;30、栅电介质层;40、沟道层;50、介电填充层;60、栅极层;70、导电通道。
具体实施方式
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分的实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
需要说明的是,本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象,而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换,以便这里描述的本发明的实施例。此外,术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元,而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的,目前双次堆叠技术会存在两次形成的堆叠结构中沟道通孔之间难以对准的问题,从而在后续刻蚀形成沟道结构的工艺中会导致下层堆叠结构中位于沟道通孔内壁上方的栅电介质层受损。针对上述沟道结构中栅电介质层存在的刻蚀缺陷,目前尚无相关的检测方法,严重地影响了最终制备得到的存储器结构的性能。
本发明的发明人针对上述问题进行研究,提出了一种用于检测沟道结构刻蚀缺陷的方法,包括以下步骤:S1,提供衬底,衬底上具有双堆叠结构,双堆叠结构中具有贯穿至衬底的多个沟道结构,沟道结构包括半导体层以及设置于半导体层和双堆叠结构之间的栅电介质层;S2,对双堆叠结构进行电子束检测,以获取与沟道结构对应的多个电信号,将各电信号转换为光信号,并获取各光信号对应的亮度信息,当一个或多个亮度信息大于其余亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷,或当一个或多个亮度信息大于预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。
当双堆叠结构中两次沉积的沟道结构未对准时,位于下方堆叠结构中的栅电介质层会部分突出于位于上方堆叠结构中的栅电介质层,从而导致上述刻蚀工艺刻蚀掉位于下方的沟道结构的部分栅电介质层。
本申请通过对双堆叠结构进行电子束检测,若双堆叠结构具有上述缺陷,对于双堆叠结构中设置于上下两段通孔中且对准的沟道结构A,能够在出口处获取电子束直接通过该沟道结构A的电信号,而对于双堆叠结构中上下未对准的沟道结构B,由于双堆叠结构中设置有沟道结构的上下两段通孔错位,从而使部分电子束直接通过这两段通孔并在出口处作为电信号被获取,另一部分电子束则会由下段通孔外通过被刻蚀的栅电介质层进入上段通孔中然后在出口处作为电信号被获取,导致在具有沟道结构B的通孔出口处获取到更强的电信号,在将电信号转换为光信号后,与沟道通孔B对应的光信号能够具有更大亮度信息。
基于上述原理,当至少一个光信号的亮度信息大于其余光信号时,则可以判断与该光信号对应的沟道结构中存在栅电介质层刻蚀缺陷;或者,直接将获取到的光信号的亮度信息与预设亮度信息进行比较,上述预设亮度信息可以是对标准双堆叠结构进行电子束检测得到的,标准双堆叠结构中的沟道结构设置于上下对齐的两段通孔中,当一个或多个亮度信息大于预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。采用上述方法能够在刻蚀工艺对沟道结构造成缺陷时,通过检测进行及时排查,进而通过对合格结构进行筛选,保证了最终器件的性能,提高了器件的合格率。
下面将结合图1至图6更详细地描述根据本发明提供的用于检测沟道结构刻蚀缺陷的方法的示例性实施方式。然而,这些示例性实施方式可以由多种不同的形式来实施,并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是,提供这些实施方式是为了使得本申请的公开彻底且完整,并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先,执行步骤S1:提供具有双堆叠结构10的衬底20,双堆叠结构10具有贯穿至衬底20的多个沟道通孔13,各沟道通孔13内设置有沟道结构,沟道结构包括半导体层以及设置于半导体层和双堆叠结构之间的栅电介质层30,如图1至图3所示。
优选地,上述栅电介质层30包括沿远离沟道通孔13的方向顺序层叠的电荷阻挡层、电子捕获层、隧穿层和保护层;更为优选地,上述栅电介质层30为SONO堆叠结构,即硅-氧化物-氮化硅-氧化物的堆叠结构。
上述步骤S1可以具体包括以下步骤:S11,在衬底20上形成具有沟道通孔13的双堆叠结构10,如图1所示;S12,在各沟道通孔13中沉积栅电介质材料并刻蚀,以得到栅电介质层30,如图2所示;S13,在各沟道通孔13中顺序形成沟道层40和介电填充层50,沟道层40位于栅电介质层30的内表面并包裹介电填充层50,如图3所示,以得到填充于沟道通孔13中的半导体层。
上述衬底20可以具有与沟道通孔13连通的第一凹槽,在提供衬底20的步骤之后,上述步骤S1还包括在第一凹槽中形成外延层21的步骤,此时,优选地,形成上述栅电介质层30的步骤包括:在各沟道通孔13中沉积栅电介质材料,以覆盖沟道通孔13侧壁和外延层21表面;对与外延层21对应的部分栅电介质材料进行刻蚀,以在外延层21中形成第二凹槽,剩余的栅电介质材料构成栅电介质层30。
在一种优选的实施方式中,形成上述介电填充层50的步骤包括:在沟道通孔13中填充第一介电材料并进行回刻,以得到第一介电层;在沟道通孔13中填充第二介电材料并进行回刻,以形成位于第一介电层上的第二介电层,第一介电层和第二介电层构成介电填充层50;对双堆叠结构10表面进行平坦化处理,以去除位于沟道通孔13外的第一介电材料和第二介电材料。更为优选地,上述第一介电材料为氧化硅,上述第二介电材料为多晶硅。
上述双堆叠结构10包括沿远离衬底20的方向顺序交替层叠的牺牲层和隔离层,在步骤S13之后,步骤S1还可以包括以下步骤:S14,形成顺序贯穿双堆叠结构10的栅极隔槽14,以使栅极隔槽14与衬底20连通,如图4所示;S15,去除牺牲层,并在对应牺牲层的位置形成栅极层60,进一步地,还可以在上述栅极隔槽14中形成导电通道70,如图5所示。
具体地,形成上述双堆叠结构10的步骤可以包括:在衬底20上形成第一堆叠结构11,第一堆叠结构11包括沿远离衬底20的方向交替层叠的第一牺牲层112和第一隔离层111;顺序刻蚀第一堆叠结构11和衬底20,以形成贯穿第一堆叠结构11的第一沟道通孔131以及位于衬底20中的第一凹槽,第一凹槽与第一沟道通孔131连通;在第一堆叠结构11上形成第二堆叠结构12,第二堆叠结构12包括沿远离衬底20的方向交替层叠的第二牺牲层122和第二隔离层121,形成贯穿第二堆叠结构12的第二沟道通孔132,以使第二沟道通孔132与第一沟道通孔131连通,如图1所示。
此时,形成顺序贯穿第一堆叠结构11和第二堆叠结构12的上述栅极隔槽14,以使栅极隔槽14与衬底20连通,如图4所示;然后去除第一牺牲层112和第二牺牲层122,并在对应第一牺牲层112和第二牺牲层122的位置形成上述栅极层60,如图5所示,栅极隔槽14中可以进一步填充导电通道70。
在上述步骤S1之后,执行步骤S2:对双堆叠结构10进行电子束检测,以获取与沟道通孔13对应的多个电信号,将各电信号转换为光信号,并获取各光信号对应的亮度信息,当一个或多个亮度信息大于其余亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷,或当一个或多个亮度信息大于预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。
获取上述电信号的步骤可以包括:从衬底远离双堆叠结构的一侧发射电子束,以使电子束中的至少部分进入具有各沟道结构的沟道通孔中;从双堆叠结构远离衬底的一侧接收电子束并转换为与各沟道结构对应的电信号,如图6所示。
在一种优选的实施方式中,采用显示屏接收光信号,以在显示屏上显示与各光信号一一对应的亮点,当至少一个亮点的亮度大于其余亮点的亮度时,判断具有最大亮度的亮点对应的沟道结构中的栅电介质层存在刻蚀缺陷。
结合附图6对上述电子束检测的原理进行说明,使电子束从衬底的一侧进入双堆叠结构中,对于设置于上下两段通孔中且对准的沟道结构A,能够在出口处获取电子束直接通过该沟道结构A的信号,而对于设置于上下两段通孔中且未对准的沟道结构B,部分电子束直接通过这两段通孔并在出口处作为信号被获取,另一部分电子束则会由下段通孔外通过被刻蚀栅电介质层进入上段通孔中然后在出口处作为信号被获取,能够在具有沟道通孔B的通孔出口处获得更强的信号,从而相比于对应于沟道结构A的位置,对应于沟道结构B的位置能够观察到更大的亮度。
进一步举例进行说明:双堆叠结构包括上述第一堆叠结构和上述第二堆叠结构,第一堆叠结构中具有贯穿的上述第一沟道通孔,贯穿第二堆叠结构中具有贯穿的上述第二沟道通孔,定义第二堆叠结构中与第一沟道通孔对齐的第二沟道通孔为对齐通孔,第二堆叠结构中未与第一沟道通孔对齐的第二沟道通孔为非对齐通孔,在步骤S2中,获取的与对齐通孔对应的电信号为第一电信号,与非对齐通孔对应的电信号为第二电信号,将第一电信号转换为第一光信号,将第二电信号转换为第二光信号,并获取与第一光信号对应的第一亮度信息以及与第二光信号对应的第二亮度信息,第二亮度信息大于第一亮度信息,判定与第二电信号对应的第二沟道通孔中的沟道结构存在刻蚀缺陷。
在另一种优选的实施方式中,直接将获取到的光信号的亮度信息与预设亮度信息进行比较,上述预设亮度信息可以是对标准双堆叠结构进行电子束检测得到的,标准双堆叠结构中的沟道结构设置于上下对齐的两段通孔中,当一个或多个亮度信息大于预设亮度信息时,判断具有一个或多个亮度信息的光信号对应的沟道结构中的栅电介质层存在刻蚀缺陷。
具体地,获取上述预设亮度信息的步骤可以包括:提供标准双堆叠结构,标准双堆叠结构具有层叠的第一标准堆叠结构和第二标准堆叠结构,第一标准堆叠结构具有贯穿的第一标准通孔,第二标准堆叠结构具有贯穿的第二标准通孔,且第一标准通孔与第二标准通孔连通并对齐;在第一标准通孔与第二标准通孔中形成标准沟道结构;对标准双堆叠结构进行电子束检测,以获取与标准沟道结构对应的标准电信号,将各标准电信号转换为标准光信号,并获取各标准光信号对应的标准亮度信息,记录该标准亮度信息为预设亮度信息。
在上述步骤S2中,为了通过亮度大小准确地判断沟道结构中栅电介质层30的刻蚀缺陷,优选地,电子束检测的能量为0.5~5KeV。
下面将结合实施例进一步说明本发明提供的上述用于检测沟道结构刻蚀缺陷的方法。
实施例1
本实施例提供了一种用于检测沟道结构刻蚀缺陷的方法,包括以下步骤:
提供如图5所示的具有双堆叠结构的衬底,从衬底远离双堆叠结构的一侧发射电子束,电子束能量为3KeV,采用信号接收器从双堆叠结构上方获取电信号,并通过显像管将电信号转换为光信号并在显示屏上进行显示,检测结果示意图如图7所示,图中具有亮度不一的多个光点,通过光点可以判断出具有刻蚀缺陷的沟道结构的数量和位置。
从以上的描述中,可以看出,本发明上述的实施例实现了如下技术效果:
采用上述方法能够在刻蚀工艺对沟道结构中栅电介质层造成缺陷时,通过检测进行及时排查,进而通过对合格结构进行筛选,保证了最终器件的性能,提高了器件的合格率。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (14)

1.一种用于检测沟道结构刻蚀缺陷的方法,其特征在于,包括以下步骤:
S1,提供衬底,所述衬底上具有双堆叠结构,所述双堆叠结构中具有贯穿至所述衬底的多个沟道结构,所述沟道结构包括半导体层以及设置于所述半导体层和所述双堆叠结构之间的栅电介质层;
S2,对所述双堆叠结构进行电子束检测,以获取与所述沟道结构对应的多个电信号,将各所述电信号转换为光信号,并获取各所述光信号对应的亮度信息,当一个或多个所述亮度信息大于其余所述亮度信息时,判断具有所述一个或多个亮度信息的所述光信号对应的所述沟道结构中的栅电介质层存在刻蚀缺陷,或当一个或多个所述亮度信息大于预设亮度信息时,判断具有所述一个或多个亮度信息的所述光信号对应的所述沟道结构中的栅电介质层存在刻蚀缺陷,
获取所述电信号的步骤包括:
从所述衬底远离所述双堆叠结构的一侧发射电子束,以使所述电子束中的至少部分进入各所述沟道结构中;
从所述双堆叠结构远离所述衬底的一侧接收所述电子束并转换为与各所述沟道结构对应的所述电信号。
2.根据权利要求1所述的方法,其特征在于,采用显示屏接收所述光信号,以在所述显示屏上显示与各所述光信号一一对应的亮点,当至少一个所述亮点的亮度大于其余所述亮点的亮度时,判断所述至少一个亮点对应的所述沟道结构中的栅电介质层存在刻蚀缺陷。
3.根据权利要求1所述的方法,其特征在于,形成所述双堆叠结构的步骤包括:
在所述衬底上形成第一堆叠结构,并形成贯穿所述第一堆叠结构的第一沟道通孔;
在所述第一堆叠结构上形成第二堆叠结构,并形成贯穿所述第二堆叠结构的第二沟道通孔,以使所述第二沟道通孔与所述第一沟道通孔连通形成所述沟道通孔。
4.根据权利要求3所述的方法,其特征在于,定义所述第二堆叠结构中与所述第一沟道通孔对齐的所述第二沟道通孔为对齐通孔,所述第二堆叠结构中未与所述第一沟道通孔对齐的所述第二沟道通孔为非对齐通孔,在所述步骤S2中,获取的与所述对齐通孔对应的所述电信号为第一电信号,与所述非对齐通孔对应的所述电信号为第二电信号,将所述第一电信号转换为第一光信号,将所述第二电信号转换为第二光信号,并获取与所述第一光信号对应的第一亮度信息以及与所述第二光信号对应的第二亮度信息,所述第二亮度信息大于所述第一亮度信息。
5.根据权利要求1所述的方法,其特征在于,所述方法还包括获取所述预设亮度信息的步骤:
提供标准双堆叠结构,所述标准双堆叠结构具有层叠的第一标准堆叠结构和第二标准堆叠结构,所述第一标准堆叠结构具有贯穿的第一标准通孔,所述第二标准堆叠结构具有贯穿的第二标准通孔,且所述第一标准通孔与所述第二标准通孔连通并对齐;
在所述第一标准通孔与所述第二标准通孔中形成标准沟道结构;
对所述标准双堆叠结构进行电子束检测,以获取与所述标准沟道结构对应的标准电信号,将各所述标准电信号转换为标准光信号,并获取各所述标准光信号对应的标准亮度信息,记录所述标准亮度信息为所述预设亮度信息。
6.根据权利要求1至5中任一项所述的方法,其特征在于,所述电子束检测的能量为0.5~5KeV。
7.根据权利要求1至5中任一项所述的方法,其特征在于,所述步骤S1包括以下步骤:
S11,在所述衬底上形成所述双堆叠结构,并在所述双堆叠结构中形成多个贯穿至所述衬底的沟道通孔;
S12,在各所述沟道通孔中沉积栅电介质材料并刻蚀,以得到覆盖在所述沟道通孔侧壁上的所述栅电介质层;
S13,在各所述沟道通孔中顺序形成沟道层和介电填充层,所述沟道层位于所述栅电介质层的内表面并包裹所述介电填充层,以得到填充于所述沟道通孔中的所述半导体层。
8.根据权利要求7所述的方法,其特征在于,所述衬底具有与所述沟道通孔连通的第一凹槽,在提供所述衬底的步骤之后,所述步骤S1还包括在所述第一凹槽中形成外延层的步骤,所述步骤S12包括:
在各所述沟道通孔中沉积所述栅电介质材料,以覆盖所述沟道通孔侧壁和所述外延层表面;
对与所述外延层对应的部分所述栅电介质材料进行刻蚀,以在所述外延层中形成第二凹槽,剩余的所述栅电介质材料构成所述栅电介质层。
9.根据权利要求7所述的方法,其特征在于,形成所述介电填充层的步骤包括:
在所述沟道通孔中填充第一介电材料并进行回刻,以得到第一介电层;
在所述沟道通孔中填充第二介电材料并进行回刻,以形成位于所述第一介电层上的第二介电层,所述第一介电层和所述第二介电层构成所述介电填充层;
对所述双堆叠结构表面进行平坦化处理,以去除位于所述沟道通孔外的所述第一介电材料和所述第二介电材料。
10.根据权利要求9所述的方法,其特征在于,所述第一介电材料为氧化硅。
11.根据权利要求9所述的方法,其特征在于,所述第二介电材料为多晶硅。
12.根据权利要求1至5中任一项所述的方法,其特征在于,所述双堆叠结构包括沿远离所述衬底的方向顺序交替层叠的牺牲层和隔离层,在所述步骤S13之后,所述步骤S1还包括以下步骤:
S14,形成顺序贯穿所述双堆叠结构的栅极隔槽,以使所述栅极隔槽与所述衬底连通;
S15,去除所述牺牲层,并在对应所述牺牲层的位置形成栅极层。
13.根据权利要求1至5中任一项所述的方法,其特征在于,所述栅电介质层包括沿靠近所述半导体层的方向顺序层叠的电荷阻挡层、电子捕获层、隧穿层和保护层。
14.根据权利要求13所述的方法,其特征在于,所述栅电介质层为SONO堆叠结构。
CN202010531025.XA 2020-06-11 2020-06-11 用于检测沟道结构刻蚀缺陷的方法 Active CN111653496B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010531025.XA CN111653496B (zh) 2020-06-11 2020-06-11 用于检测沟道结构刻蚀缺陷的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010531025.XA CN111653496B (zh) 2020-06-11 2020-06-11 用于检测沟道结构刻蚀缺陷的方法

Publications (2)

Publication Number Publication Date
CN111653496A CN111653496A (zh) 2020-09-11
CN111653496B true CN111653496B (zh) 2021-04-27

Family

ID=72351386

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010531025.XA Active CN111653496B (zh) 2020-06-11 2020-06-11 用于检测沟道结构刻蚀缺陷的方法

Country Status (1)

Country Link
CN (1) CN111653496B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488450B (zh) * 2021-06-26 2022-05-10 长江存储科技有限责任公司 半导体器件及其制造方法
CN113588701B (zh) * 2021-07-21 2023-11-07 长江存储科技有限责任公司 检测三维存储器结构缺陷的方法、装置、设备和存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110164818A (zh) * 2019-05-27 2019-08-23 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110634760A (zh) * 2019-09-12 2019-12-31 长江存储科技有限责任公司 一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法
CN110876279A (zh) * 2019-10-12 2020-03-10 长江存储科技有限责任公司 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106116B (zh) * 2020-01-02 2022-09-09 长江存储科技有限责任公司 一种三维存储器的制备方法以及三维存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110164818A (zh) * 2019-05-27 2019-08-23 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110634760A (zh) * 2019-09-12 2019-12-31 长江存储科技有限责任公司 一种双堆叠结构中检测沟道孔侧壁刻蚀损伤的方法
CN110876279A (zh) * 2019-10-12 2020-03-10 长江存储科技有限责任公司 用于利用激光增强电子隧穿效应检测深度特征中的缺陷的方法

Also Published As

Publication number Publication date
CN111653496A (zh) 2020-09-11

Similar Documents

Publication Publication Date Title
CN111653496B (zh) 用于检测沟道结构刻蚀缺陷的方法
CN110349964B (zh) 三维存储器件及三维存储器件的制作方法
JP2013543266A (ja) 縦型半導体メモリデバイス及びその製造方法
KR20160143261A (ko) 비휘발성 메모리 소자 및 그의 제조 방법
US8193088B2 (en) Method of forming metal lines of semiconductor device
US11751395B2 (en) Vertical semiconductor device and method for fabricating the vertical semiconductor device
CN109887922B (zh) 三维存储器及其制造方法
KR100785980B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
US11664281B2 (en) Semiconductor device
CN112951737B (zh) 沟道孔缺陷的改进方法、检测方法及检测系统
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
US11257751B2 (en) Semiconductor device with step-like wiring layers and manufacturing method thereof
US7521351B2 (en) Method for forming a semiconductor product and semiconductor product
CN111987106A (zh) 存储器及其制作方法
US20230054464A1 (en) Etching defect detection method
KR100824630B1 (ko) 게이트 패턴 측벽에 스페이서 패턴을 갖는 반도체 장치 및그 제조 방법
US7419870B2 (en) Method of manufacturing a flash memory device
CN100435308C (zh) 改进的半导体晶片结构及其制造方法
CN113593627B (zh) 检测三维存储器的结构缺陷的方法及三维存储结构
CN112908882B (zh) 一种检测方法
CN112928038B (zh) 一种检测方法
KR20100095724A (ko) 불휘발성 메모리 소자 및 그 제조방법
CN114334694A (zh) 半导体器件检测方法、半导体器件及三维存储器
KR100437623B1 (ko) 반도체소자의 콘택 제조방법
KR100960445B1 (ko) 수직형 반도체 소자 및 그 형성방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant