CN111613541A - 半导体装置和制造半导体装置的方法 - Google Patents

半导体装置和制造半导体装置的方法 Download PDF

Info

Publication number
CN111613541A
CN111613541A CN202010103533.8A CN202010103533A CN111613541A CN 111613541 A CN111613541 A CN 111613541A CN 202010103533 A CN202010103533 A CN 202010103533A CN 111613541 A CN111613541 A CN 111613541A
Authority
CN
China
Prior art keywords
semiconductor device
substrate
major surface
package
examples
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010103533.8A
Other languages
English (en)
Inventor
拉马肯斯·阿拉帕蒂
达雷尔·贝克
安东尼·大桂诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Amkor Technology Singapore Holding Pte Ltd
Original Assignee
Anrely Technology Singapore Holdings Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anrely Technology Singapore Holdings Pte Ltd filed Critical Anrely Technology Singapore Holdings Pte Ltd
Publication of CN111613541A publication Critical patent/CN111613541A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/02208—Mountings; Housings characterised by the shape of the housings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/02218—Material of the housings; Filling of the housings
    • H01S5/02234—Resin-filled housings; the housings being made of resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/028—Coatings ; Treatment of the laser facets, e.g. etching, passivation layers or reflecting layers
    • H01S5/0282—Passivation layers or treatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/02208—Mountings; Housings characterised by the shape of the housings
    • H01S5/02216—Butterfly-type, i.e. with electrode pins extending horizontally from the housings

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

半导体装置和制造半导体装置的方法。封装电子装置结构包含具有主表面的衬底。半导体装置连接到衬底的主表面，半导体装置具有第一主表面、与第一主表面相对的第二主表面，以及在第一主表面与第二主表面之间延伸的侧表面。封装体包封半导体装置的一部分，其中半导体装置的侧表面通过封装体的侧表面暴露。在一些实例中，半导体装置的侧表面是有源表面。在一些实例中，封装体包括模制结构，模制结构接触并覆盖半导体装置的第一主表面。

Description

半导体装置和制造半导体装置的方法
相关申请的交叉引用
本申请案主张2019年2月23日申请的第16/283,752号美国专利申请案的优先权，所述申请以引用的方式并入本文中。
技术领域
本公开大体上涉及电子装置，且更确切地说，涉及半导体封装、其结构以及形成半导体封装的方法。
背景技术
先前的半导体封装以及形成半导体封装的方法是不适当的，例如，导致成本过高、热性能差、可靠性降低、性能相对低或封装尺寸太大。更具体来说，一些封装半导体装置包含例如传感器或光学装置的半导体装置，所述半导体装置需要将装置中作为有源表面的一个或多个侧表面暴露于封装的外部。此类装置包含例如激光装置，所述激光装置可以并入到光探测和测距(“LIDAR”)系统中。用于生产其中半导体装置的一个或多个侧表面暴露的封装半导体装置的前述方法产生较差结果，问题包含损坏半导体装置和导电互连件，例如，引线键合。另外，导电互连件已通过开放的侧表面或在封装的空腔内暴露于环境，从而产生可靠性问题。通过比较此类方法与本公开并参考图式，所属领域的普通技术人员将显而易见常规和传统方法的其它限制和缺点。
因此，希望具有一种封装结构和方法，所述封装结构和方法提供一种克服现有技术的缺点的封装电子装置。还希望结构和方法容易地并入到制造流程中，容纳多种裸片互连方案并且具有成本效益。
发明内容
除了其它特征之外，本说明书包含封装电子装置结构以及相关联方法，其包括具有暴露于封闭结构的侧表面中的有源侧表面的电子装置。在一些实例中，封闭结构包括模制封装体。在其它实例中，封闭结构包括盖结构。在两个结构中，保护例如导电互连结构的元件免受环境影响，以与前述装置相比提高可靠性。封装电子装置结构可以容纳多种裸片互连方案。相关联方法可以并入到标准制造流程中，以提供节约成本的集成方案。
更具体来说，在一个实例中，用于形成封装电子装置结构的方法包括提供具有主表面的衬底。所述方法包含将第一装置附接到衬底的主表面。所述方法包括形成包封第一装置的一部分的封装体，其中第一装置的侧表面暴露于封装体外部。在一些实例中，附接第一装置包括附接半导体装置，半导体装置具有发射极区作为暴露于封装体外部的半导体装置的侧表面的一部分。在一些实例中，所述方法包含将第二装置附接到与第一装置间隔开的主表面，以在第一装置与第二装置之间提供间隙；以及形成封装体包括形成封装体，使得间隙不含封装体。在一些实例中，形成封装体包括：放置阻挡结构以包围间隙；以及将封装体模制到第一装置的至少一部分上。在一些实例中，放置阻挡结构包括放置具有跨越间隙延伸的部分的模套工具，模套工具具有安置于模套工具与第一装置和第二装置之间的保护膜。在一些实例中，第一装置包括第一半导体装置。在一些实例中，第二装置包括虚设装置。在一些实例中，第二装置包括第二半导体装置。在一些实例中，通过间隙分离衬底。在一些实例中，将第一装置电连接到衬底，其中：第一装置的侧表面包含发射极区。在一些实例中，电连接包括将导电互连结构附接到第一装置和衬底；以及形成封装体包括形成模制结构，模制结构用封装体覆盖导电互连结构。在一些实例中，形成封装体包括覆盖第一装置的至少50％的主表面。在一些实例中，形成封装体包括提供具有封装体侧表面的封装体，其中暴露第一装置的侧表面；以及封装体侧表面在截面图中具有倾斜形状。
在另一实例中，封装电子装置结构包含具有主表面的衬底。半导体装置连接到衬底的主表面，半导体装置具有第一主表面、与第一主表面相对的第二主表面，以及在第一主表面与第二主表面之间延伸的侧表面。封装体包封半导体装置的一部分，其中半导体装置的侧表面通过封装体的侧表面暴露。在一些实例中，封装体包括模制结构，模制结构接触并覆盖半导体装置的第一主表面。在其它实例中，结构进一步包含将半导体装置电连接到衬底的导电互连结构，并且封装体包封导电互连结构。在一些实例中，封装体包括模制结构，模制结构接触并覆盖半导体装置的第一主表面的至少一部分。在一些实例中，半导体装置包括激光装置；以及半导体装置的侧表面包含发射极区。
在另外的实例中，用于形成封装电子装置结构的方法包含提供具有主表面的衬底。所述方法包含将半导体装置附接到衬底的主表面，半导体装置具有第一主表面、与第一主表面相对的第二主表面，以及在第一主表面与第二主表面之间延伸的侧表面。所述方法包含通过导电互连结构将半导体装置电连接到衬底。所述方法包含用保护材料覆盖导电互连结构以及半导体装置的第一主表面的至少一部分。所述方法包含将盖结构附接到衬底，盖结构包括侧面、顶部和开口，其中半导体装置的侧表面通过开口暴露于盖结构外部。在一些实例中，衬底和盖结构包括类似材料。在一些实例中，衬底和盖结构包括层压材料。在其它实例中，附接盖结构包含将侧面附接到衬底的主表面；以及将顶部附接到侧面；并且所述方法进一步包含在盖结构附接到衬底之后移除盖结构的一部分以提供开口。在一些实例中，移除盖结构的部分进一步包含将衬底单体化。在一些实例中，移除盖结构的部分包含将衬底单体化。在一些实例中，附接盖结构包括附接包围半导体装置的单件盖结构；所述方法进一步包括在盖结构附接到衬底之后移除盖结构的一部分以提供开口；以及移除盖结构的部分包含将衬底单体化。
其它实例包含于本公开中。在图式、权利要求书和/或本公开的说明书中可以找到此类实例。
附图说明
图1说明本说明书的实例封装电子装置的截面图；
图2是形成本说明书的封装电子装置的实例方法的流程图；
图3至7说明根据本说明书的在制造的各个阶段图1的封装电子装置的部分截面图；
图8说明在制造的中间阶段本说明书的实例封装电子装置的部分截面图；
图9说明本说明书的实例封装电子装置的截面图；
图10是形成本说明书的封装电子装置的实例方法的流程图；
图11至15说明根据本说明书的在制造的各个阶段图9的封装电子装置的部分截面图；以及
图16说明本说明书的实例封装电子装置的截面图。
为了说明的简单和清楚起见，图中的元件未必按比例绘制，并且相同附图标记在不同图中表示相同元件。另外，为了描述的简单起见省略众所周知的步骤和元件的描述和细节。如本文所使用，术语「和/或」包含相关联的所列项目中的一个或多个的任何以及所有组合。另外，本文中所使用的术语仅出于描述特定实例实施例的目的，并且并不意图限制本公开。如本文中所使用，除非上下文另外明确指示，否则单数形式也意图包含复数形式。应进一步理解，术语「包括(comprises/comprising)」和/或「包含(includes/including)」在用于本说明书时指定所陈述的特征、数目、步骤、操作、元件和/或组件的存在，但是并不排除一个或多个其它特征、数目、步骤、操作、元件、组件和/或其群组的存在或添加。应理解，尽管术语「第一、第二等」可以在本文中用于描述各个部件、元件、区域、层和/或区段，但这些部件、元件、区域、层和/或区段应不受这些术语限制。这些术语仅用于区分一个部件、元件、区域、层和/或区段与另一部件、元件、区域、层和/或区段。因此，例如，下文论述的第一部件、第一元件、第一区域、第一层和/或第一区段可能被称为第二部件、第二元件、第二区域、第二层和/或第二区段，而不脱离本公开的教示。参考“一个实例”或“实例”是指结合实施例描述的特定特征、结构或特性包含于本发明的至少一个实例中。因此，贯穿本说明书在不同位置中出现短语“在一个实例中”或“在实例中”不一定都是指同一个实例，但在一些情况下指同一个实例。此外，如所属领域普通技术人员将明白，特定特征、结构或特性可以通过任何合适方式组合在一个或多个实例实施例中。另外，术语「在……时」是指特定动作至少出现在起始动作的持续时间的某一部分内。词语「大约、近似或基本上」的使用是指元件的值预期为接近一种状态值或位置。然而，众所周知在本领域中总是存在防止精确地陈述值或位置恰的微小差异。除非另外规定，否则如本文中所使用，词语「在……上面」或「在……上」包含所规定的元件可以直接或间接物理接触的定向、放置或关系。应进一步理解，下文说明和描述的实例可以适当地具有实例和/或可以在不存在本文未具体公开的任何要素的情况下实践。
具体实施方式
图1说明根据本说明书的实例封装电子装置结构10，例如封装半导体装置10的截面图。实例说明为平面栅格阵列封装半导体装置结构，但是本说明书不限于此类型的封装并且适合于其它类型的封装。在图1所说明的实例中，封装电子装置结构10包括衬底11、例如半导体装置16的电子组件16、附接材料17、导电互连结构21，以及例如封装体36的封闭结构。根据本说明书以及本实例，半导体装置16包含侧表面14，所述侧表面可以是通过开口或通路或通过封闭结构36的侧表面32暴露的有源表面。
导电互连结构21、衬底11、附接材料17以及封装体36可以称为半导体封装190，并且半导体封装190可以为半导体装置16的部分提供保护，以免受外部元件和/或环境暴露。另外，半导体封装190可以提供从外部电气组件(未示出)到导电互连结构21和半导体装置16的电耦合。
衬底11可以选自共同电路板(例如，刚性电路板和柔性电路板)、多层衬底、层压衬底、具有内建层的核心衬底、无核心衬底、陶瓷衬底、引线框架衬底、模制引线框架衬底，或本领域一般技术人员已知的类似衬底。就此而言，本说明书并不预期限于任何特定类型的衬底11。借助于实例且并非通过限制，衬底11可以包含绝缘结构114，所述绝缘结构具有相对的大体上平面的顶表面和底表面。应理解，多个绝缘层部分可以用于提供绝缘结构114。导电图案112或导电图案层112可以与绝缘结构114的顶表面相邻安置，并且导电焊盘113可以与绝缘结构114的底表面相邻安置。
在一些实例中，导电图案112和导电焊盘113使用由一个或多个导电层的部分限定的导电互连路径111以指定图案或布置彼此电互连，所述导电互连路径从导电图案112到导电焊盘113延伸穿过绝缘结构114。导电图案112、导电焊盘113和导电互连层111包括导电材料，例如，一个或多个金属。在一些实例中，导电图案112、导电焊盘113和导电互连层111包括铜。在一些实例中，焊料遮罩115或保护层115可以与导电图案112的至少部分以及绝缘结构114的顶表面相邻设置。另外，在一些实例中，焊料遮罩116或保护层116可以设置于焊盘113的至少部分以及绝缘结构114的底表面上。焊料遮罩115用于保护导电图案112的否则易于发生电短路问题的部分。焊料遮罩116用于保护焊盘113的否则会暴露于周围环境的部分。
半导体装置16包含：第一主表面18，其中通常提供有源装置和/或无源装置；相对的第二主表面19；以及侧表面14，所述侧表面在第一主表面18与第二主表面19之间大致垂直地延伸。半导体装置16的主表面19可以使用附接材料17在装置有源区向上(或裸片向上)配置中附接到衬底11，所述附接材料可以包括导热且导电材料，或导热且非导电材料。在一些实例中，附接材料17包括环氧树脂型裸片附接材料。在其它实例中，附接材料17可以是焊接材料，例如，焊锡膏或本领域普通技术人员已知的其它材料。附接材料17通常用于提供半导体装置16到衬底11的机械固定以及耗散由半导体装置16产生的热量两者。在一些实例中，附接材料17可以提供从衬底11到半导体装置16的电路径。
在一些实例中，半导体装置16包含与主表面18相邻安置的焊垫24。在一些实例中，导电互连结构21将焊垫24电连接到导电图案112的部分。在本实例中，导电互连结构21包括导电线并且可以使用引线键合技术提供，其中导线包括铜、金、铝，或本领域普通技术人员已知的其它导电材料。导电互连结构21用于将电信号传输到半导体装置16以及从半导体装置16传输电信号。在其它实例中，半导体装置16可以通过不同导电互连结构，例如倒装芯片配置中的导电凸块附接到导电图案112的一部分，其中主表面18面向衬底11。
在本实例中，导电焊盘113可以被配置成直接连接或附接到下一级别的组合件，例如印刷电路板。在一些实例中，导电互连结构可以在球栅阵列(BGA)配置中附接到导电焊盘113，并且可以包括导电材料，例如，焊料球、焊料凸块、铜凸块、镍金凸块，或本领域普通技术人员已知的类似材料。
在一些实例中，半导体装置16是光学装置，例如包含接近于半导体装置16的侧表面14安置的发射极区161的激光装置。应理解，发射极区161可以完全地或部分地安置于半导体装置16内。此类激光装置的实例可以包含边发射激光器(EEL)装置。在其它实例中，半导体装置16是集成电路装置、功率半导体装置、光学装置、任何类型的传感器装置，或本领域普通技术人员已知的其它装置，具体来说，需要装置的一个或多个侧表面暴露于封装体36的侧表面(例如，侧表面32)中的装置。本领域普通技术人员将了解，半导体装置16以简化形式说明，并且还可以包含多个扩散区、多个导电层，以及多个介电层。
封装半导体装置10进一步包含封闭结构36，例如，覆盖或包封导电互连结构21、半导体裸片16的部分、导电图案112以及衬底11的部分的封装体36。根据本实例，提供封装体36，使得半导体装置16的侧表面14暴露于封装半导体装置10的外部。在一些实例中，封装体36不会沿着衬底11的侧表面或沿着衬底11的底表面延伸。
在一些实例中，封装体36可以是基于聚合物的复合材料，例如，具有填料的环氧树脂、具有填料的环氧丙烯酸酯，或具有适当填料的聚合物。封装体36包括非导电且环保的材料，所述非导电且环保的材料保护导电互连结构21以及半导体装置16的部分免受外部元件和污染物的影响。封装体36可以使用锡膏印刷、压缩成型、传递成型、包覆成型、液体包封成型、真空层压、其它合适的涂覆器，或本领域普通技术人员已知的其它过程形成。在一些实施例中，封装体36是环氧树脂成型化合物(“EMC”)并且可以使用传递或注塑成型技术形成。
根据本实例，封装体36的配置有助于将包含例如发射极区161的半导体装置16的侧表面14通过侧表面32暴露于封装体36的外部。在一些实例中，侧表面32包括如一般在图1中说明的倾斜或锥形形状320，这可以提供更高效且可靠的制造工艺。另外，封装体36用于保护导电互连结构21、半导体装置16中包含焊垫24的部分，以及导电图案112的部分，由此与其中这些特征中的一些或全部暴露于环境中的前述封装装置相比提高可靠性。在一些实例中，封装体36接触半导体装置16，并且横向地覆盖半导体装置16的多于50％的主表面18。在其它实例中，封装体36接触半导体装置16，并且横向地覆盖多于75％的主表面18。
图2是根据本说明书的用于制造封装电子装置，例如，封装半导体装置10的实例方法100的流程图。在方法100的框S110中，提供多个装置以及衬底结构。多个装置可以包含一个或多个半导体装置以及其它装置。在方法100的框S120中，包含第一装置和第二装置的多个装置附接到衬底结构的主表面，使得第一装置和第二装置横向地间隔开以在其间提供间隙或空腔。
图3和4说明在制造的阶段处封装半导体装置10的部分截面图，并且进一步说明方法100的框S110和框S120的实例。在本实例中，所提供的多个装置可以包含一个或多个半导体装置，例如，半导体装置16(或其变体)以及其它装置，例如图4中所说明的虚设装置117(或其变体)。所提供的衬底结构可以类似于图1的衬底11(或其变体或其它衬底结构)。在一个实例中，第一装置可以是半导体装置16中的一个，作为框S120的一部分，所述半导体装置通过附接材料17附接到衬底11的表面。如先前所描述，附接材料17可以是环氧树脂型裸片附接材料，所述环氧树脂型裸片附接材料可以沉积在衬底11的一个或多个预定部分上。在其它实例中，附接材料17可以包括焊接材料或本领域普通技术人员已知的其它材料。在本实例中，半导体装置16包括具有侧表面14的传感器装置，所述侧表面是半导体装置16的有源表面或有源部分。借助于实例，半导体装置16是具有发射极区161的激光装置，所述发射极区安置于侧表面14的一部分上，安置于侧表面14的一部分内或作为侧表面14的一部分安置。在一些实例中，附接材料17可以在半导体装置16放置成与附接材料17接触之后固化。
在本实例中，第二装置包括如图4中所说明的虚设装置117，所述虚设装置可以是包括半导体材料的未处理芯片或裸片。在一些实例中，虚设装置117具有与半导体装置16类似的厚度，但是虚设装置117可以具有比半导体装置16更小的面积，以在衬底11上消耗更少面积。在一个实例中，虚设装置117是未处理或经最少处理的硅裸片。在框S120中，例如虚设装置117的第二装置附接到衬底11。在一些实例中，附接材料17(或其它材料)可以用于将虚设装置117附接到衬底11。根据本说明书，半导体装置16以及虚设装置117安置于衬底11上以便彼此横向间隔开，以在其间提供间隙41、空腔41或横向空间41。在本实例中，虚设装置117具有侧表面214，所述侧表面直接面向或覆盖半导体装置16的侧表面14以限定间隙41的至少一部分。
方法100还包含框S130，所述框包括将至少第一装置电连接到衬底结构。图5说明在制造的另一阶段处封装半导体装置10的部分截面图，并且进一步说明方法100的框S130的实例。在一些实例中，电连接的步骤可以使用配置为导电互连结构21的导线完成，所述导电互连结构可以使用引线键合技术提供。在一些实例中，导电互连结构21附接到焊垫24和导电图案112，所述焊垫与半导体装置16的主表面18相邻安置。在其它实例中，半导体装置16可以用倒装芯片配置附接到衬底11，其中导电互连结构包括导电凸块结构，例如焊料凸块。在此替代配置中，不需要以倒装芯片配置将虚设裸片117附接到衬底11，但是根据设计选择，所述虚设裸片可以以倒装芯片配置进行附接。也就是说，当半导体装置通过导电凸块附接到衬底11时，虚设裸片117仍可以通过附接材料17附接到衬底11。在此实例中，半导体装置16和虚设裸片117使用不同方式附接到衬底11。当使用倒装芯片互连件时，将第一装置附接到衬底结构以及将第一装置电连接到衬底结构的步骤可以是组合步骤。在一些实例中，可以在制造工艺中的这一点上进行光学检查步骤，以确保适当地形成子组合件。
在制造的此阶段，提供子组合件51A；并且应理解，尽管仅说明一个半导体装置16以及一个虚设装置117，但是子组合件51A可以包含多个(即，多于一个)半导体装置16以及多个(即，多于一个)虚设装置117。应进一步理解，半导体装置16和虚设装置117附接到衬底11的顺序可以不同于所说明的序列。另外，在虚设装置117附接到衬底11之前，导电互连结构21可以附接到半导体装置16和导电图案层112。
方法100进一步包含框S140，所述框包括使用阻挡结构来包围或覆盖间隙，此后形成封装体以包封至少第一装置的部分，同时使第一装置的至少一个侧表面暴露于间隙中并且不由封装体覆盖。在一些实例中，第二装置的至少部分由封装体包封，同时第二装置的至少一个侧表面暴露于间隙中并且不由封装体覆盖。图6说明根据方法100的框S140的在进一步处理之后子组合件51A的部分截面图。在一些实例中，子组合件51A放置于模制设备中，所述模制设备包含用于固持衬底11和阻挡装置的支撑结构(未示出)，此种模套工具(moldchase tool)61具有突出部分620，所述突出部分被配置成包围或覆盖半导体装置16与虚设装置117之间的间隙41。在一些实例中，薄膜辅助模制技术与框S140一起使用。例如，保护膜63安置于模套工具61的外表面610上。在一些实例中，保护膜63包括塑料材料或本领域普通技术人员已知的类似材料。
在一些实例中，模套工具61的部分620具有比间隙41宽的宽度，因此部分620完全跨越间隙41延伸并且覆盖半导体装置16的主表面18的部分以及虚设装置117的部分。重叠量确定封装体36沿着半导体装置16的主表面18终止的位置。在一些实例中，具有保护膜63的部分620与半导体装置16、虚设装置117以及衬底11的部分(未示出)接触以在间隙41周围形成密封。接下来，使用模制技术提供封装体36。根据本实例，提供封装体36以包封或覆盖半导体装置16和虚设装置117的部分，同时使半导体装置16的侧表面14和虚设装置117的侧表面214暴露于间隙41中并且不由封装体36覆盖。也就是说，半导体装置16的至少侧表面14不由封装体36覆盖，并且通过封装体36的侧表面32中的开口或通路暴露，如图1和7中所说明。
在一些实例中，安置于间隙41内的衬底11的部分不由封装体36覆盖。在一些实例中，部分620的形状或轮廓限定封装体36的侧表面32的形状。此类形状可以包含例如，如图1中所说明的倾斜形状320或其它形状。在其它实例中，可以使用其它阻挡结构，例如在模制工艺期间包围间隙41的掩蔽结构。
方法100的框S150包括通过间隙将第一装置与第二装置分离以提供至少一个封装半导体装置，所述至少一个封装半导体装置的侧表面通过封装体的侧表面暴露。在一些实例中，例如锯切工艺或激光切割工艺的分离工艺(由箭头71表示)用于将子组合件51A单体化或将子组合件51A物理地分离成个别封装半导体装置，例如，封装半导体装置10。在一些实例中，选择间隙41的宽度以提供安全操作区域72，以适应用于分离衬底11而不会损坏半导体装置16的方法。在其它实例中，可以在单体化工艺期间移除虚设装置117的部分(或全部)，以允许更窄的安全操作区域71。
根据本说明书，方法100提供具有由封装体36部分地包封的半导体装置16的封装半导体装置10，所述封装半导体装置在提供侧表面14时保护半导体装置16和导电互连结构21的部分，所述侧表面是通过封装体36的侧表面32暴露的半导体装置16的有源表面。
图8说明在制造的中间阶段处封装电子装置10的实例的部分截面图。在本实例中，子组合件51B具有第二装置，所述第二装置包括另一半导体装置16B，而不是虚设装置117。在一些实例中，半导体装置16B附接到衬底11，因此半导体装置16B的侧表面14B直接面向半导体装置16的侧表面14，所述侧表面可以是包含发射极区161B的有源表面。在模制工艺期间，阻挡结构覆盖半导体装置16B的主表面18的部分。
图9说明根据本说明书的实例封装电子装置结构90，例如封装半导体装置90的截面图。封装半导体装置90是根据本说明书的半导体封装190的另一实例。封装半导体装置90类似于封装半导体装置10并且在下文中将仅描述差异。封装半导体装置90包括与封装半导体装置10相比不同的封闭结构。更具体来说，封装半导体装置90包括盖结构360，所述盖结构包含侧面361或侧壁361以及通过附接材料364附接到侧面361的顶部363。在一些实例中，侧面361使用附接材料367附接到衬底11。附接材料364和367可以包括导电且导热材料、绝缘且导热材料、焊接材料、环氧树脂型粘附材料、导电膏，或本领域普通技术人员已知的其它材料。
在一些实例中，盖结构360包括层压材料并且可以是与用于提供衬底11的那些材料类似的一种或多种材料。在一些实例中，盖结构360包括绝缘结构。在其它实例中，盖结构360包括导电材料或导电材料和绝缘材料的组合。当盖结构360包含导电材料时，盖结构360可以被配置为用于半导体装置16的屏蔽结构，并且在一些实例中，如通常在图9中所说明，可以通过导电图案层112、导电互连路径111和导电焊盘113电接地。在一些实例中，盖结构360包括多个部分，如通常在图9中所说明。在其它实例中，盖结构360包括单片配置，如通常在图16中所说明。
在一些实例中，侧面361具有将顶部363安全地放置于导电互连结构21上方的高度，所述导电互连结构在本实例中通过保护材料211保护或包围。保护材料211可以包括保护凝胶，例如聚合物材料。在一些实例中，保护材料211包括硅凝胶。保护材料211用于密封、包封和保护导电互连结构21以及半导体装置16的部分，包括例如焊垫24。这是对先前装置的改进，其中使导电互连结构暴露于环境，这可能会产生可靠性问题。
根据本说明书，盖结构360设置有开口368，所述开口将包含半导体装置16的发射极区161的有源侧表面14暴露于盖结构360的外部。在一些实例中，顶部363由三个侧面361支撑，所述侧面围绕衬底11的周边安置。在其它实例中，顶部363由至少两个侧面361支撑。侧面361可以被配置成遵循半导体装置16的总体形状。在其它实例中，侧面361可以被配置成具有不同于半导体装置16的形状。
图10是说明根据本说明书的用于制造封装电子装置结构，例如封装半导体装置90的实例方法200的流程图。图11至15说明根据方法200的在制造的各个阶段处封装半导体装置90的部分截面图。在框S210中，第一装置附接到衬底结构的主表面。
图11说明在完成框S210之后在制造的早期阶段封装半导体装置90的部分截面图。在一些实例中，衬底结构可以类似于图9的衬底11(或其变体或其它类型的衬底)。在一些实例中，第一装置可以是半导体装置16(或其变体)以及其它装置。如先前所描述，例如半导体装置16的第一装置可以通过附接材料17附接到衬底11。在一些实例中，附接材料17可以在半导体装置16放置成与附接材料17接触之后固化。
方法200还包含框S220，包括通过导电互连结构将第一装置电连接到衬底结构。图12说明根据一个实例的在完成框S220之后封装半导体装置90的部分截面图。在一些实例中，电连接的步骤可以使用配置为导电互连结构21的导线完成，所述导电互连结构可以使用引线键合技术提供。在一些实例中，导电互连结构21附接到焊垫24和导电图案112，所述焊垫与半导体装置16的主表面18相邻安置。在其它实例中，半导体装置16可以用倒装芯片配置附接到衬底11，其中导电互连结构包括导电凸块结构，例如焊料凸块。在倒装芯片配置中，框S210和S220可以组合成单个步骤。
方法200进一步包含框S230，包括提供覆盖导电互连结构的保护材料。保护材料可以类似于保护材料211(或其变体)。图13说明根据一个实例的在完成框S230之后封装半导体装置90的部分截面图。在一些实例中，提供保护材料211以覆盖导电互连结构21并且保护材料可以包括如先前所描述的保护凝胶材料。分配工艺可以用于形成保护材料211。在一些实例中，保护材料211进一步覆盖半导体装置16的一部分，包含焊垫24，并且进一步覆盖导电图案层112的一部分，其中附接有导电互连结构21。在一些实例中，保护材料211可以在其形成之后固化。在一些实例中，可以在制造工艺中的这一点上进行光学检查步骤，以确保适当地形成子组合件。
方法200包含框S240，包括将封闭结构附接到衬底结构，所述封闭结构包含侧壁结构。封闭结构可以类似于盖结构360(或其变体)。图14说明根据一个实例的在完成框S240之后的封装半导体装置90。当盖结构360包括多个部分时，首先侧面361可以使用附接材料367附接到衬底11。在一些实例中，一个或多个侧面361附接到导电图案层112。在一个实例中，附接材料367包括环氧树脂型附接材料。在其它实例中，附接材料367可以是焊接材料。
在附接侧面361之后，顶部363可以使用附接材料364附接到侧面361，所述附接材料可以是环氧树脂型附接材料或焊接材料。当盖结构360包括单件时，与顶部363一体化的侧面361可以通过附接材料367附接到衬底11。在其它实例中，在侧面361通过附接材料367附接到衬底11之前，侧面361可以通过附接材料364附接到顶部363。在一些实例中，附接材料364和367在附接侧面361和顶部363之后固化。在框S140之后，盖结构360可以完全包围半导体装置16、导电互连结构21以及保护材料211。在一些实例中，在附接盖结构360之后，顶部363可以标记有识别信息。激光打标可以用于在顶部363上提供识别信息。通过本配置，顶部363由侧面361支撑在所有边缘上，这可以为激光打标步骤提供更稳定的结构。
法200进一步包含框S250，包括移除包含侧壁结构的一部分的封闭结构的一部分，以提供将第一装置的侧表面暴露于封闭结构外部的开口。移除步骤可以移除盖结构360的一部分(或其变体)，包含侧面361的一部分。图15说明根据框S250的实例的封装半导体装置90的部分截面图。在一些实例中，例如锯切工艺或激光切割工艺的分离工艺(由箭头71表示)用于在选定位置(由竖直虚线172表示)将盖结构360的一部分以及衬底11单体化或物理地分离盖结构360的一部分以及衬底11，以通过盖结构360的开口368暴露半导体装置16的侧表面14，如通常在图9中所说明。选择分离工艺的位置，以便在此步骤期间不会损坏半导体装置16。
根据本说明书，方法200提供具有保护材料211的封装半导体装置90，所述保护材料覆盖导电互连结构21和半导体装置16，所述半导体装置具有通过盖结构360中的开口368暴露的侧表面14(其为有源表面)。另外，当盖结构360和衬底11包括类似材料时，可以提供具有减小的应力的封装半导体装置。
图16说明根据本说明书的实例封装电子装置结构160，例如封装半导体装置160的截面图。封装半导体装置160是根据本说明书的半导体封装190的另一实例。封装半导体装置160类似于封装半导体装置90并且在下文中将仅描述差异。图16中所说明的盖结构360包括单件结构，其中侧面361与顶部363一体化。另外，提供保护材料211，以便覆盖大部分半导体装置16，同时使侧表面14未被覆盖并且通过开口368暴露。在其它实例中，可以在开口368内提供透镜结构。在半导体装置160中，在盖结构360附接到衬底11之前或之后，可以提供保护材料211。在一些实例中，盖结构360物理地接触保护材料211。在其它实例中，可以在保护材料211与盖结构360或其部分之间提供一个或多个空间或间隙(例如，在顶部363与保护材料211之间的空间，和/或侧面361与保护材料211之间的空间)。
总而言之，已经描述封装电子装置结构以及相关联方法，所述封装电子装置结构包括具有暴露于封闭结构的侧表面中的有源侧表面的电子装置。在一些实例中，封闭结构包括模制封装体。在其它实例中，封闭结构包括盖结构。在两个结构中，保护例如导电互连结构的元件免受环境影响，以与前述装置相比提高可靠性。封装电子装置结构可以容纳多种裸片互连方案。相关联方法可以并入到标准制造流程中，以提供节约成本的集成。
尽管通过特定实例步骤和实例实施例描述本发明的主题，但是前述附图以及其描述仅描绘主题的典型实例，因此不会被视为限制其范围。显然本领域的技术人员将明白许多替代方案和变化。借助于实例，多个电子装置可以以并排配置、堆叠配置、其组合或本领域技术人员已知的其它配置附接到焊盘。另外，用于封装半导体装置90的盖结构可以在附接到衬底结构之前设置有预先存在的开口。
如以下权利要求书所反映，本发明的方面在于比单个前述公开的实施例的所有特征少。因此，下文表述的权利要求在此明确地并入到此具体实施方式中，其中每一项权利要求本身独立地作为本发明的单独实例。此外，虽然本文中所描述的一些实例包括其它实例中所包括的一些但非全部其它特征，但如本领域的技术人员将理解，不同实例的特征的组合意图在本发明的范围内且意图形成不同的实例。

Claims (20)

1.一种用于形成封装电子装置结构的方法，包括：
提供具有主表面的衬底；
将第一装置附接到所述衬底的所述主表面；以及
形成包封所述第一装置的一部分的封装体，其中所述第一装置的侧表面暴露于所述封装体的外部。
2.根据权利要求1所述的方法，其进一步包括：
将第二装置附接到与所述第一装置间隔开的所述主表面，以在所述第一装置与所述第二装置之间提供间隙，其中：
形成所述封装体包括形成所述封装体，使得所述间隙不含所述封装体。
3.根据权利要求2所述的方法，其中：
形成所述封装体包括：
放置阻挡结构以包围所述间隙；以及
将所述封装体模制到所述第一装置的至少一部分上。
4.根据权利要求3所述的方法，其中：
放置所述阻挡结构包括放置具有跨越所述间隙延伸的部分的模套工具，所述模套工具具有安置于所述模套工具与所述第一装置和所述第二装置之间的保护膜。
5.根据权利要求2所述的方法，其中：
所述第一装置包括第一半导体装置。
6.根据权利要求5所述的方法，其中：
所述第二装置包括虚设装置。
7.根据权利要求5所述的方法，其中：
所述第二装置包括第二半导体装置。
8.根据权利要求2所述的方法，其进一步包括：
通过所述间隙分离所述衬底。
9.根据权利要求1所述的方法，其进一步包括：
将所述第一装置电连接到所述衬底，其中：
所述第一装置的所述侧表面包含发射极区。
10.根据权利要求9所述的方法，其中：
电连接包括将导电互连结构附接到所述第一装置和所述衬底；以及
形成所述封装体包括形成模制结构，所述模制结构用所述封装体覆盖所述导电互连结构。
11.根据权利要求1所述的方法，其中：
形成所述封装体包括覆盖所述第一装置的至少50％的主表面。
12.根据权利要求1所述的方法，其中：
形成所述封装体包括提供具有封装体侧表面的所述封装体，其中暴露所述第一装置的所述侧表面；以及
所述封装体侧表面在截面图中具有倾斜形状。
13.一种封装半导体装置结构，包括：
衬底，所述衬底具有主表面；
半导体装置，所述半导体装置连接到所述衬底的所述主表面，所述半导体装置具有第一主表面、与所述第一主表面相对的第二主表面，以及在所述第一主表面与所述第二主表面之间延伸的侧表面；以及
封装体，所述封装体包封所述半导体装置的一部分，其中所述半导体装置的所述侧表面通过所述封装体的侧表面暴露。
14.根据权利要求13所述的结构，其中：
所述封装体包括模制结构，所述模制结构接触并覆盖所述半导体装置的所述第一主表面的至少一部分。
15.根据权利要求13所述的结构，其中：
所述半导体装置包括激光装置；以及
所述半导体装置的所述侧表面包含发射极区。
16.根据权利要求13所述的结构，其进一步包括：
导电互连结构，所述导电互连结构将所述半导体装置电连接到所述衬底，其中：
所述封装体包封所述导电互连结构。
17.一种用于形成封装电子装置结构的方法，包括：
提供具有主表面的衬底；
将半导体装置附接到所述衬底的所述主表面，所述半导体装置具有第一主表面、与所述第一主表面相对的第二主表面，以及在所述第一主表面与所述第二主表面之间延伸的侧表面；
通过导电互连结构将所述半导体装置电连接到所述衬底；
用保护材料覆盖所述导电互连结构以及所述半导体装置的所述第一主表面的至少一部分；以及
将盖结构附接到所述衬底，所述盖结构包括侧面、顶部和开口，其中所述半导体装置的所述侧表面通过所述开口暴露于所述盖结构外部。
18.根据权利要求17所述的方法，其中：
所述衬底和所述盖结构包括层压材料。
19.根据权利要求17所述的方法，其中：
附接所述盖结构包括：
将所述侧面附接到所述衬底的所述主表面；以及
将所述顶部附接到所述侧面；
所述方法进一步包括在所述盖结构附接到所述衬底之后移除所述盖结构的一部分以提供所述开口；以及
移除所述盖结构的所述部分进一步包含将所述衬底单体化。
20.根据权利要求17所述的方法，其中：
附接所述盖结构包括附接包围所述半导体装置的单件盖结构；
所述方法进一步包括在所述盖结构附接到所述衬底之后移除所述盖结构的一部分以提供开口；以及
移除所述盖结构的所述部分包含将所述衬底单体化。
CN202010103533.8A 2019-02-23 2020-02-20 半导体装置和制造半导体装置的方法 Pending CN111613541A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/283,752 2019-02-23
US16/283,752 US10644479B1 (en) 2019-02-23 2019-02-23 Semiconductor device and method of manufacturing a semiconductor device

Publications (1)

Publication Number Publication Date
CN111613541A true CN111613541A (zh) 2020-09-01

Family

ID=70461578

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010103533.8A Pending CN111613541A (zh) 2019-02-23 2020-02-20 半导体装置和制造半导体装置的方法

Country Status (3)

Country Link
US (3) US10644479B1 (zh)
CN (1) CN111613541A (zh)
TW (1) TW202032734A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10644479B1 (en) * 2019-02-23 2020-05-05 Amkor Technology Singapore Holding Pte Ltd. Semiconductor device and method of manufacturing a semiconductor device
US11107755B2 (en) * 2019-05-12 2021-08-31 Zhanming LI Packaging for lateral high voltage GaN power devices
US11258229B2 (en) * 2019-08-16 2022-02-22 Cisco Technology, Inc. Thermal gel application on electronic and optical components
US11069537B2 (en) * 2019-10-18 2021-07-20 Hamilton Sundstrand Corporation Method for delidding a hermetically sealed circuit package
US20230014046A1 (en) * 2021-07-13 2023-01-19 Mediatek Inc. Semiconductor devices with in-package PGS for coupling noise suppression
DE102021118354A1 (de) 2021-07-15 2023-01-19 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verkapselung von seitenemittierenden laserpackages mittels vacuum injection molding

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0724112B2 (ja) * 1988-12-19 1995-03-15 ローム株式会社 レーザダイオードユニットの取り付け方法
JPH03274781A (ja) * 1990-03-23 1991-12-05 Rohm Co Ltd レーザダイオード
US5226052A (en) * 1990-05-08 1993-07-06 Rohm, Ltd. Laser diode system for cutting off the environment from the laser diode
JPH0448674A (ja) * 1990-06-14 1992-02-18 Rohm Co Ltd 半導体レーザ
US6784511B1 (en) * 1994-01-20 2004-08-31 Fuji Electric Co., Ltd. Resin-sealed laser diode device
KR20030012662A (ko) * 2001-08-03 2003-02-12 엘지전자 주식회사 스크롤 압축기의 마모 방지 구조
JP2009088066A (ja) * 2007-09-28 2009-04-23 Panasonic Corp 半導体装置
US9018074B2 (en) * 2009-10-01 2015-04-28 Excelitas Canada, Inc. Photonic semiconductor devices in LLC assembly with controlled molding boundary and method for forming same
JP5765619B2 (ja) * 2010-04-19 2015-08-19 東芝ライテック株式会社 発光装置
DE102011116534B4 (de) * 2011-10-20 2022-06-23 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierendes Bauelement
DE102012215684A1 (de) 2012-09-04 2014-03-06 Osram Opto Semiconductors Gmbh Laserbauelement und Verfahren zu dessen Herstellung
WO2017149573A1 (ja) * 2016-03-02 2017-09-08 ソニー株式会社 発光装置及び発光装置の製造方法
WO2017210078A1 (en) * 2016-06-03 2017-12-07 Princeton Optronics, Inc. Vcsel illuminator package
US10644479B1 (en) * 2019-02-23 2020-05-05 Amkor Technology Singapore Holding Pte Ltd. Semiconductor device and method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
US11133642B2 (en) 2021-09-28
US20210408757A1 (en) 2021-12-30
US20200274319A1 (en) 2020-08-27
US10644479B1 (en) 2020-05-05
US11784457B2 (en) 2023-10-10
TW202032734A (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
US11784457B2 (en) Semiconductor device and method of manufacturing a semiconductor device
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US7364944B2 (en) Method for fabricating thermally enhanced semiconductor package
US6798049B1 (en) Semiconductor package and method for fabricating the same
KR100493063B1 (ko) 스택 반도체 칩 비지에이 패키지 및 그 제조방법
US6667546B2 (en) Ball grid array semiconductor package and substrate without power ring or ground ring
US8076770B2 (en) Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion
TWI316740B (en) Package having exposed integrated circuit device
US20070158861A1 (en) Method for fabricating semiconductor package with build-up layers formed on chip
US20050184404A1 (en) Photosensitive semiconductor package with support member and method for fabricating the same
US7005720B2 (en) Semiconductor package with photosensitive chip and fabrication method thereof
US20170084519A1 (en) Semiconductor package and method of manufacturing same
US5994783A (en) Semiconductor chip package and fabrication method thereof
JP2010517303A (ja) ウェハレベルｃｓｐパッケージコンセプト
CN104584209A (zh) 薄型衬底PoP结构
KR101059629B1 (ko) 반도체 패키지 제조방법
US6576998B1 (en) Thin semiconductor package with semiconductor chip and electronic discrete device
US6989296B2 (en) Fabrication method of semiconductor package with photosensitive chip
US20060292741A1 (en) Heat-dissipating semiconductor package and fabrication method thereof
US10008454B1 (en) Wafer level package with EMI shielding
KR20080076092A (ko) 적층 반도체 패키지 및 이의 제조 방법
US10269718B2 (en) Rectangular semiconductor package and a method of manufacturing the same
CN217822823U (zh) 电子器件
KR100279252B1 (ko) 세라믹패키지
KR19990051002A (ko) 적층형 패키지 및 그 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination