CN111586982A - 一种减小pcb板超公差现象的加工方法 - Google Patents
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Abstract
本发明提供了一种减小PCB板超公差现象的加工方法，涉及PCB板分板技术领域，解决了锣板成型工艺和V割成型工艺同时存在一块PCB板子上时导致PCB成型后板尺寸出现超公差现象的技术问题，该减小PCB板超公差现象的加工方法通过在第5PCS（第五个PCB小板）外边增加一段废料A，使第5PCS板上只存在V割成型一种工艺，减小PCB板的超公差现象。本发明可用于锣板成型工艺和V割成型工艺同时存在一块PCB板子上时导致PCB成型后板尺寸出现超公差现象的情况。
Description
技术领域
本发明涉及PCB板分割成型技术领域，具体涉及一种减小PCB板超公差现象的加工方法。
背景技术
一种PCB板上存在两种成型工艺(V割成型和锣板成型)，而两种成型工艺之间存在对准偏差，导致PCB成型后板尺寸超出客户要求范围，即出现超公差现象。
发明内容
本发明的目的在于提供一种减小PCB板超公差现象的加工方法，通过在PCB板的第五PCS板外边设置一段废料A，并且第5PCS只使用V割工艺，解决了PCB板上因为存在两种成型工艺而出现超公差现象的技术问题。本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。
为了达到上述目的，本发明采用如下技术方案：
本发明提供了一种减小PCB板超公差现象的加工方法，包括在需要进行成型的PCB板的第5PCS外边增加一段废料A，并在第5PCS板上只使用V割成型工艺。
可选地或优选地，所述减小PCB超公差现象的加工方法可分为以下步骤：
S1：设计DOE实验，找出V割成型工艺与锣板成型工艺同时存在一个PCB上时PCB尺寸公差的范围值；
S2：将范围值最优的优化方式复制，小批量生产验证其可重复性；
S3：根据DOE实验数据分析，当V割成型工艺和锣板成型工艺同时存在，PCB公差尺寸小于+/-0.2mm时，PCB成品尺寸有超公差现象；
S4：根据DOE实验结果，选择最优的优化方式为在第5PCS外边增加一段废料A，且第5PCS板只有V割成型工艺，没有锣板成型工艺。
可选地或优选地，所述DOE实验步骤如下:
S10：未增加废料A之前，先使用大板V割，再锣板此PCS，测量PCS尺寸公差，公差范围为+/-0.25mm；
S11：未增加废料A之前，先试用锣板成型工艺，再使用V割SET板，测量PCS尺寸公差，公差范围为+/-0.25mm；
S12：增加废料A后，先使用锣板成型工艺再V割SET板，或先大板V割再锣板成SET板，测量PCS尺寸公差，公差范围为+/-0.15mm。
基于上述技术方案，可产生如下技术效果：
本发明实施例提供的一种减小PCB板超公差现象的加工方法，适用于锣板成型和V割成型同时存在一块PCB板上尺寸不受锣板或V割偏差导致PCB板超公差品质异常产生的情况。本发明一种减小PCB板超公差现象的加工方法通过在PCB板的第五PCS板外边设置一段废料A，并且第5PCS只使用V割工艺，解决了PCB板上因为存在两种成型工艺而出现超公差现象的技术问题，可以使成型产品外形合格率提升90％，报废率降低90％(在使用此种加工方法前每平米板报废0.1平米，报废金额40元)，报废率降低客户投诉与退货率，且使用这种加工方法的板子每平米节约报废成本36元。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为PCB板增加废料A后切割示意图；
图2为PCB板未增加废料A时的切割示意图；
图中1-8标号分别代表：第1PCS板、第2PCS板、第3PCS板、第4PCS板、第5PCS板、第6PCS板、第7PCS板、第8PCS板；
图中A代表废料A。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行详细的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本发明所保护的范围。
下面结合附图对本发明做进一步的描述，但本发明的保护范围不局限于以下所述。
如图1-2所示：
本发明提供了一种减小PCB板超公差现象的加工方法，包括在需要进行成型的PCB板的第5PCS外边增加一段废料A，并在第5PCS板上只使用V割成型工艺。
作为可选地实施方式，所述减小PCB超公差现象的加工方法可分为以下步骤：
S1：设计DOE实验，找出V割成型工艺与锣板成型工艺同时存在一个PCB上时PCB尺寸公差的范围值；
S2：将范围值最优的优化方式复制，小批量生产验证其可重复性；
S3：根据DOE实验数据分析，当V割成型工艺和锣板成型工艺同时存在，PCB公差尺寸小于+/-0.2mm时，PCB成品尺寸有超公差现象；
S4：根据DOE实验结果，选择最优的优化方式为在第5PCS外边增加一段废料A，且第5PCS板只有V割成型工艺，没有锣板成型工艺。
作为可选地实施方式，所述DOE实验步骤如下:
S10：未增加废料A之前，先使用大板V割，再锣板此PCS，测量PCS尺寸公差，公差范围为+/-0.25mm；
S11：未增加废料A之前，先试用锣板成型工艺，再使用V割SET板，测量PCS尺寸公差，公差范围为+/-0.25mm；
S12：增加废料A后，先使用锣板成型工艺再V割SET板，或先大板V割再锣板成SET板，测量PCS尺寸公差，公差范围为+/-0.15mm。
采用本发明前和采用后，产品生产合格率及报废率统计如下：
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围。
Claims (3)
1.一种减小PCB板超公差现象的加工方法，其特征在于：包括在需要进行成型的PCB板的第5PCS外边增加一段废料A，并在第5PCS板上只使用V割成型工艺。
2.根据权利要求1所述的一种减小PCB超公差现象的加工方法，其特征在于：所述减小PCB超公差现象的加工方法可分为以下步骤：
S1：设计DOE实验，找出V割成型工艺与锣板成型工艺同时存在一个PCB上时PCB尺寸公差的范围值；
S2：将范围值最优的优化方式复制，小批量生产验证其可重复性；
S3：根据DOE实验数据分析，当V割成型工艺和锣板成型工艺同时存在，PCB公差尺寸小于+/-0.2mm时，PCB成品尺寸有超公差现象；
S4：根据DOE实验结果，选择最优的优化方式为在第5PCS外边增加一段废料A，且第5PCS板只有V割成型工艺，没有锣板成型工艺。
3.根据权利要求2所述的一种减小PCB超公差现象的加工方法，其特征在于：所述DOE实验步骤如下:
S10： 未增加废料A之前，先使用大板V割，再锣板此PCS，测量PCS尺寸公差，公差范围为+/-0.25mm；
S11：未增加废料A之前，先试用锣板成型工艺，再使用V割SET板，测量PCS尺寸公差，公差范围为+/-0.25mm；
S12：增加废料A后，先使用锣板成型工艺再V割SET板，或先大板V割再锣板成SET板，测量PCS尺寸公差，公差范围为+/-0.15mm。
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