CN111584632A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。

Description

半导体装置
关联申请
本申请以日本专利申请2019－27471号(申请日：2019年2月19日)为基础申请而享受优先权。本申请通过参照该基础申请而包括基础申请的全部的内容。
技术领域
实施方式涉及半导体装置。
背景技术
在沟槽栅极型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)中，例如有时由源极漏极间的电压变动引起的高电压被施加于终端区域的栅极绝缘膜而发生绝缘破坏。为了防止发生绝缘破坏，而将终端区域的栅极绝缘膜加厚时，位于相邻的栅极电极间的半导体区域的宽度变窄，变得难以使源极电极与半导体区域接触。
发明内容
实施方式提供能够避免位于终端区域的沟槽栅极的绝缘破坏的半导体装置。
实施方式的半导体装置具备半导体部、第1电极及第2电极、和第1控制电极及第2控制电极。上述第1电极设置于上述半导体部的表面上。上述第1控制电极，配置于在上述半导体部的上述表面侧所设置的第1沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘。上述第2控制电极，在上述半导体部的上述表面侧配置于与上述第1沟槽相邻的第2沟槽的内部，隔着第2绝缘膜而与上述半导体部电绝缘。上述第2电极，隔着第3绝缘膜而设置于上述半导体部的上述表面上，与上述第1控制电极及上述第2控制电极电连接。上述第2电极，与上述第1电极分离而配置。上述第1控制电极及上述第2控制电极分别具有：位于上述半导体部与上述第1电极之间的第1部分、位于上述半导体部与上述第2电极之间的第2部分、及与上述第1部分及上述第2部分相连的第3部分。上述半导体部还包括：第1导电型的第1半导体层；第2导电型的第2半导体层，设置于上述第1控制电极与上述第2控制电极之间；第1导电型的第3半导体层；及第2导电型的第4半导体层。上述第2半导体层，设置于上述第1半导体层上，并沿着上述第1控制电极及上述第2控制电极的上述第1部分、上述第3部分及上述第2部分而延伸。上述第3半导体层，选择性地设置于上述第2半导体层与上述第1电极之间。上述第4半导体层，选择性地设置于上述第2半导体层上，在上述第1控制电极及上述第2控制电极的延伸方向上沿着上述第1控制电极及上述第2控制电极的上述第3部分及上述第2部分而延伸，并包含比上述第2半导体层的第2导电型杂质高浓度的第2导电型杂质。
附图说明
图1是表示实施方式的半导体装置的示意剖视图。
图2是表示实施方式的半导体装置的其他的示意剖视图。
图3A及图3B是表示实施方式的半导体装置的示意图。
图4A及图4B是表示比较例的半导体装置的示意剖视图。
图5A及图5B是表示实施方式的变形例的半导体装置的示意剖视图。
具体实施方式
以下，对于实施的方式，参照附图进行说明。对于附图中的同一部分，附以相同符号，其详细的说明适当省略，对不同的部分进行说明。另外，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。另外，即使表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地进行表示的情况。
并且，使用各图中所示的X轴、Y轴及Z轴，对各部分的配置及构成进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在将Z方向作为上方，并将其相反方向作为下方进行说明的情况下。
图1及图2是表示实施方式的半导体装置1的示意剖视图。半导体装置1是具有沟槽栅极构造的MOSFET。图1是表示半导体装置1的终端区域的截面构造的示意图。图2是表示半导体装置1的工作区域的截面构造的示意图。
如图1所示，半导体装置1包括半导体部10、第1电极(以下，为源极电极20)、漏极电极30、第2电极(以下，为栅极板(getepad)40)。源极电极20及栅极板40设置于半导体部10的表面侧，漏极电极30设置于半导体部10的背面上。栅极板40位于终端区域，在沿着半导体部10的表面的方向上与源极电极20分离而设置。栅极板40通过绝缘膜25而与半导体部10电绝缘。绝缘膜25在终端区域设置为覆盖半导体部10的表面。绝缘膜25包括：位于源极电极20的端部与半导体部10之间的部分及位于栅极板40与半导体部10之间的部分。
半导体部10例如是硅，包括第1～第4半导体层。第1半导体层例如是n型漂移层11。第2半导体层例如是p型基底层13。第3半导体层例如是n型源极层14(参照图2)。第4半导体层例如是p型高浓度层15。
n型漂移层11设置于工作区域及终端区域的整体。p型基底层13设置于n型漂移层11的上方，从工作区域延伸到终端区域中。p型高浓度层15在终端区域中选择性地设置于p型基底层13的上方。这里，工作区域是设置有n型源极层14的区域(参照图3A)，终端区域从工作区域朝向外侧沿X方向延伸。
p型高浓度层15例如在X方向上延伸，包含比p型基底层13的p型杂质高浓度的p型杂质。p型高浓度层15包括位于p型基底层13与栅极板40之间的部分。另外，p型高浓度层15也可以包括位于p型基底层13与源极电极20的端部之间的部分。绝缘膜25包括位于p型高浓度层15与源极电极20的端部之间的部分。并且，p型高浓度层15可以设置为与源极电极20接触。
源极电极20具有例如包括接触层20a、阻挡层20b、埋层20c及结合层20d的多层构造。接触层20a例如是钛层，与n型源极层14及p型接触层16(参照图2)接触。接触层20a例如具有10～30纳米(nm)的厚度。阻挡层20b例如是氮化钛层，具有10～50nm的厚度。埋层20c例如是钨层，具有100～300nm的厚度。结合层20d例如是铝层，例如具有4微米(μm)的厚度。
栅极板40也具有例如包括接触层40a、阻挡层40b、埋层40c及结合层40d的多层构造。接触层40a例如是钛层，与栅极电极45接触(参照图3B)。阻挡层40b例如是氮化钛层。埋层40c例如是钨层。结合层40d例如是铝层。
栅极板40例如与源极电极20同时而形成。接触层40a例如具有10～30nm的厚度，阻挡层40b例如具有10～50nm的厚度。埋层40c例如具有100～300nm的厚度，结合层40d例如具有4μm的厚度。
如图2所示，半导体装置1还包括：在栅极沟槽GT的内部设置的控制电极(以下，栅极电极45)、及场板47。栅极电极45例如是导电性的多晶硅或者金属。场板47例如是导电性的多晶硅。
栅极沟槽GT设置于半导体部10的表面侧。栅极电极45及场板47，通过在栅极沟槽GT的内部设置的绝缘膜27而与半导体部10电绝缘。另外，栅极电极45及场板47通过绝缘膜27而相互电绝缘。绝缘膜27例如是硅氧化膜。绝缘膜27例如使用热氧化或CVD(ChemicalVapor Deposition)或者这两方而形成。
场板47例如在Z方向上位于n型漂移层11与栅极电极45之间。栅极电极45位于源极电极20与场板47之间。栅极电极45通过绝缘膜25而与源极电极20电绝缘。绝缘膜25例如具有1μm的厚度。
p型基底层13设置于相邻的栅极电极45间，并位于n型漂移层11与源极电极20之间。n型源极层14选择性地设置于p型基底层13与源极电极20之间。n型源极层14与源极电极20电连接。位于p型基底层13与栅极电极45之间的绝缘膜27的一部分作为栅极绝缘膜27g发挥功能。
半导体部10包括p型接触层16及n型漏极层17。p型接触层16例如设置于p型基底层13中，包括比p型基底层13的p型杂质高浓度的p型杂质。
源极电极20设置为与p型接触层16接触。例如，源极电极20的一部分20e在设置于半导体部10的表面侧的接触沟槽CT的内部延伸，与p型接触层16接触。接触沟槽CT设置于相邻的栅极电极45之间，例如将n型源极层14分割，具有达到p型基底层13的深度。源极电极20与p型接触层16电连接。另外，源极电极20经由p型接触层16还与p型基底层13电连接。
n型漏极层17设置于n型漂移层11与漏极电极30之间。n型漏极层17包含比n型漂移层11的n型杂质高浓度的n型杂质，与漏极电极30电连接。
图3A及图3B是表示实施方式的半导体装置1的示意图。图3A是示意地表示半导体部10的表面的俯视图。图3B是表示沿着图3A中所示的A－A线的截面构造的示意图。
在图3A中，省略了源极电极20、栅极板40及绝缘膜25。例如，图1是表示沿着图3A中所示的B－B线的截面的示意图。图2是表示沿着图3A中所示的C－C线的截面的示意图。
如图3A所示，p型高浓度层15，在终端区域中设置于相邻的栅极沟槽GT之间，沿着栅极电极45在X方向上延伸。p型高浓度层15设置为与栅极电极45的端部45e相比更向X方向突出。即，p型高浓度层15的端部15e，在X方向上与栅极电极45的端45e相比位于更外侧。
另外，p型基底层13的端部13e，在X方向上位于p型高浓度层15的端部15e的外侧。由此，能够缓和终端区域的端部处的电场集中，能够提高终端区域的耐压。
如图3A所示，场板47，在栅极沟槽GT的内部，包括位于栅极电极45的外侧的端部47e。p型基底层13例如包括位于在Y方向上相邻的场板47的端部47e间的部分。并且，p型高浓度层15也可以设置为包括位于在Y方向上相邻的场板47的端部47e间的部分。p型基底层13及p型高浓度层15设置为，它们的端部13e及15e在X方向上不位于场板47的外侧。
如图3B所示，栅极电极45在栅极沟槽GT内设置为在X方向上连续地延伸。栅极电极45包括：位于n型漂移层11与源极电极20之间的第1部分45a、位于n型漂移层11与栅极板40之间的第2部分45b、及与第1部分45a及第2部分45b相连的第3部分45c。
栅极电极45，隔着绝缘膜25而与源极电极20电绝缘，并与栅极板40电连接。栅极板40，经由在设置于绝缘膜25的接触孔CH的内部延伸的部分40e而与栅极电极45的第2部分45b电连接。
p型高浓度层15，例如沿着栅极电极45的第1部分45a、第3部分45c及第2部分45b在X方向上延伸(参照图1)。另外，p型高浓度层15至少沿着第3部分45c及第2部分45b在X方向上延伸(参照图5A)。
场板47，包括位于n型漂移层11与栅极电极45之间的部分47m、及位于栅极电极45的外侧的端部47e。场板47例如在未图示的部分而与源极电极20电连接。
图4A及图4B是表示比较例的半导体装置2的示意剖视图。图4A是表示与图1所示的截面对应的截面的示意图。图4B是示意性地表示半导体部10的表面的俯视图。
如图4A所示，在半导体装置2中，未设置p型高浓度层15(参照图1)。例如，在使半导体装置2进行开关动作的情况下，由于源极漏极间的电压变动，而流通位移电流IDS。在半导体装置2的终端区域中未设置p型高浓度层15，所以p型基底层13的寄生电阻RB较大。因此，在流通位移电流IDS时，在p型基底层13中产生较大的电位差。由此，存在在栅极电极45与p型基底层13之间的栅极绝缘膜中感应出高电场而发生绝缘破坏的情况。
如图4B所示，半导体装置2例如具有使终端区域中的栅极绝缘膜27f增厚的构造。由此，能够避免由位移电流IDS引起的绝缘破坏。
但是，半导体装置2，例如具有为了降低通态电阻而被微细化到接近制造上的极限为止的沟槽栅极构造。因此，难以缩窄栅极电极45的Y方向的宽度。因此，如果增厚栅极绝缘膜27f，则栅极沟槽GT的Y方向的宽度变宽，半导体部10的位于栅极电极45间的部分的Y方向的宽度10W变狭。
另一方面，在工作区域形成的栅极绝缘膜27g的Y方向的宽度，比终端区域中的栅极绝缘膜27f的Y方向的宽度窄。例如，在被微细化到制造极限的尺寸为止的栅极沟槽GT中，难以对应于栅极绝缘膜27g及27f的各自的宽度而使Y方向的沟槽宽度变化。因此，栅极沟槽GT的Y方向的宽度在工作区域及终端区域中相同半导体部10也形成为，在工作区域及终端区域中具有相同的Y方向的宽度10W。因此，如果增厚终端区域的栅极绝缘膜27f，则工作区域中的半导体部10的宽度10W也变窄。其结果，难以使源极电极20与位于栅极电极45间的n型源极层14及p型接触层16接触。为了避免该情况，如果加宽半导体部10的Y方向的宽度10W，则栅极沟道的高密度化受妨碍，难以降低通态电阻。
与此相对，在半导体装置1中，在p型基底层13上设置p型高浓度层15，由此能够减小寄生电阻RB。由此，能够降低p型基底层13中的电位差，能够避免在终端区域中的栅极绝缘膜27f(参照图4B)处感应出高电场。因此，在半导体装置1中，能够使终端区域中的栅极绝缘膜27f的Y方向的膜厚与工作区域中的栅极绝缘膜27g的Y方向的膜厚相同。由此，能够加宽位于栅极电极45间的半导体部10的宽度10W，使源极电极20与n型源极层14及p型接触层16接触变得容易。这里所谓的“膜厚相同”，例如是膜厚形成为相同，但意味着包括由制造上的偏差等引起的差异的“大致相同”。
另外，在栅极沟槽GT的微细化是能够容许栅极绝缘膜27f的Y方向的膜厚与栅极绝缘膜27g的Y方向的膜厚不同的等级的情况下，优选使栅极绝缘膜27f的Y方向的膜厚比栅极绝缘膜27g的Y方向的膜厚更厚。由此，除了设置p型高浓度层15的效果以外，终端区域中的栅极绝缘膜27f的绝缘耐压变高，能够更有效地避免绝缘破坏。
图5A及图5B是表示实施方式的变形例的半导体装置3及4的示意剖视图。图5A及图5B是表示与图1所示的截面对应的截面构造的示意图。
在图5A所示的半导体装置3中，p型高浓度层15不具有位于p型基底层13与源极电极20之间的部分。即，p型高浓度层15只要经由p型基底层13而与源极电极20电连接即可，也可以与源极电极20不直接接触。在半导体装置3中，p型高浓度层15沿着栅极电极45的第3部分45c及第2部分45b在X方向上延伸(参照图3B)。
在半导体装置3中也是，通过p型高浓度层15，能够降低p型基底层13的寄生电阻RB，能够避免终端区域中的栅极绝缘膜27f的绝缘破坏。
在图5B所示的半导体装置4中，p型高浓度层15例如是与p型接触层16相同的深度，或者形成得比p型接触层16深。即，p型基底层13与p型高浓度层15的边界13f，与p型基底层13与p型接触层16的边界16f的Z方向的等级相同，或者设置于更深的位置。由此，能够进一步降低p型基底层13的寄生电阻RB。
另外，如图5B所示，p型高浓度层15，可以形成为与源极电极20直接接触，也可以与p型接触层16相连。由此，能够进一步降低由位移电流IDS引起的p型基底层13中的电位差。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，意图不是限定发明的范围。这些新的实施方式能够以其他的各种各样的方式实施，在不脱离发明的宗旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含在发明的范围、宗旨中，并且包含在权利要求书记载的发明及其等同的范围中。

Claims (14)

1.一种半导体装置，具备：
半导体部，包括第1导电型的第1半导体层；
第1电极，设置于上述半导体部的表面上；
第1控制电极，配置于在上述半导体部的上述表面侧设置的第1沟槽的内部，隔着第1绝缘膜而与上述半导体部电绝缘；
第2控制电极，在上述半导体部的上述表面侧配置于与上述第1沟槽相邻的第2沟槽的内部，隔着第2绝缘膜而与上述半导体部电绝缘；
第2电极，隔着第3绝缘膜而设置于上述半导体部的上述表面上，与上述第1控制电极及上述第2控制电极电连接，
上述第2电极与上述第1电极分离而配置，
上述第1控制电极及上述第2控制电极，分别具有：位于上述半导体部与上述第1电极之间的第1部分、位于上述半导体部与上述第2电极之间的第2部分、及与上述第1部分和上述第2部分相连的第3部分，
上述半导体部还包括：第2导电型的第2半导体层，设置于上述第1控制电极与上述第2控制电极之间；第1导电型的第3半导体层；及第2导电型的第4半导体层，
上述第2半导体层，设置于上述第1半导体层上，并沿着上述第1控制电极及上述第2控制电极的上述第1部分、上述第3部分及上述第2部分而延伸，
上述第3半导体层，选择性地设置于上述第2半导体层与上述第1电极之间，
上述第4半导体层，选择性地设置于上述第2半导体层上，在上述第1控制电极及上述第2控制电极的延伸方向上沿着上述第1控制电极及上述第2控制电极的上述第3部分及上述第2部分而延伸，包含比上述第2半导体层的第2导电型杂质高浓度的第2导电型杂质。
2.根据权利要求1所述的半导体装置，
上述第4半导体层包括位于上述第2半导体层与上述第2电极之间的端部。
3.根据权利要求1所述的半导体装置，还具备：
第1场板，设置于上述第1沟槽的内部，位于上述第1控制电极与上述第1半导体层之间；以及
第2场板，设置于上述第2沟槽的内部，位于上述第2控制电极与上述第1半导体层之间。
4.根据权利要求3所述的半导体装置，
上述第1场板具有第1端部，该第1端部在上述第1控制电极及上述第2控制电极的延伸方向即第1方向上与上述第1控制电极相比位于更外侧，
上述第2场板具有第2端部，该第2端部在上述第1方向上与上述第2控制电极相比位于更外侧，
上述第2半导体层及上述第4半导体层分别包括与上述第1控制电极及上述第2控制电极相比更向上述第1方向突出的部分。
5.根据权利要求4所述的半导体装置，
上述第2半导体层具有位于上述第1场板的第1端部与上述第2场板的第2端部之间的端部。
6.根据权利要求1所述的半导体装置，
上述第4半导体层经由上述第2半导体层而与上述第1电极电连接。
7.根据权利要求1所述的半导体装置，
上述半导体部还包括第2导电型的第5半导体层，
上述第5半导体层，选择性地设置于上述第2半导体层与上述第1电极之间，
上述第1电极与上述第5半导体层接触，并与上述第5半导体层电连接。
8.根据权利要求7所述的半导体装置，
上述第4半导体层，经由上述第2半导体层及上述第5半导体层而与上述第1电极电连接。
9.根据权利要求7所述的半导体装置，
上述第4半导体层具有的下表面，与上述第5半导体层的下表面相同或者位于比上述第5半导体层的下表面更深的等级的位置。
10.根据权利要求1～9中任一项所述的半导体装置，
上述第4半导体层，包括位于上述第2半导体层与上述第1电极之间的部分，并与上述第1电极电连接。
11.根据权利要求10所述的半导体装置，
上述第4半导体层与上述第1电极接触。
12.根据权利要求1～9中任一项所述的半导体装置，
上述第2电极，包括在上述第3绝缘膜中延伸、并与上述第1控制电极及上述第2控制电极的各自的第2部分电连接的部分。
13.根据权利要求1～9中任一项所述的半导体装置，
上述第1绝缘膜及上述第2绝缘膜，分别具有在从上述第1控制电极朝向上述第2控制电极的第2方向上、位于上述第2半导体层与上述第1部分之间的第1绝缘部的第1膜厚、位于上述第2半导体层与上述第2部分之间的第2绝缘部的第2膜厚、及位于上述第2半导体层与上述第3部分之间的第3绝缘部的第3膜厚，
上述第1膜厚、上述第2膜厚及上述第3膜厚相同。
14.根据权利要求1～9中任一项所述的半导体装置，
上述第1绝缘膜及上述第2绝缘膜，分别具有在从上述第1控制电极朝向上述第2控制电极的第2方向上、位于上述第2半导体层与上述第1部分之间的第1绝缘部的第1膜厚、位于上述第2半导体层与上述第2部分之间的第2绝缘部的第2膜厚、及位于上述第2半导体层与上述第3部分之间的第3绝缘部的第3膜厚，
上述第1膜厚比上述第2膜厚及上述第3膜厚薄。
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