CN111584461A - 一种监控参照标记形成方法及监控参照标记、三维存储器 - Google Patents
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Abstract
本申请实施例公开了一种监控参照标记形成方法及监控参照标记、三维存储器,其中,所述方法应用于三维存储器的形成过程,包括:提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出。
Description
技术领域
本申请实施例涉及但不限于半导体领域,尤其涉及一种监控参照标记形成方法及监控参照标记、三维存储器。
背景技术
在三维存储器工艺中,阶梯结构的有效存储区域尺寸是毫米级的,但在经过光刻和刻蚀工艺之后,阶梯结构的有效存储区域的关键尺寸会缩小几百纳米,相关技术中通常会通过设置监控参照标记来监控阶梯结构的有效存储区域的关键尺寸,但对于纳米级的关键尺寸仍然难以精准地监控。由于阶梯结构的接触点尺寸为纳米级的,且需要基于准确的阶梯结构来形成,阶梯结构纳米级的关键尺寸的变化会导致阶梯结构的接触点错误着陆的风险较大,因此,需要更精准地监控阶梯结构关键尺寸的变化。
发明内容
有鉴于此,本申请实施例提供一种监控参照标记形成方法及监控参照标记、三维存储器。
本申请实施例的技术方案是这样实现的:
一方面,本申请实施例提供一种监控参照标记形成方法,所述方法应用于三维存储器的形成过程,包括:
提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;
通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;
通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出。
另一方面,本申请实施例提供一种监控参照标记,所述监控参照标记由上述方法形成,用于在三维存储器的阶梯结构的形成工艺过程中对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
再一方面,本申请实施例提供一种三维存储器,包括:
衬底;
沉积在所述衬底上的叠层结构;
在所述叠层结构的顶部形成的顶部选择栅极沟槽;
采用上述方法形成的监控参照标记;
在所述叠层结构上形成的阶梯结构;
其中,所述监控参照标记用于在所述阶梯结构的形成工艺过程中,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
本申请实施例提供的监控参照标记形成方法,在阶梯结构的形成工艺之前进行顶部选择栅极沟槽的形成工艺,并在形成顶部选择栅极沟槽的过程中形成监控参照标记。由于顶部选择栅极沟槽形成工艺中,光刻胶厚度较小,光刻工艺中光罩图案的精度更高,因此可以形成尺寸更小的监控参照标记,从而可以利用更小的监控参照标记对阶梯结构的有效存储区域的关键尺寸进行更精准的监控,并且能够更好地控制阶梯结构的剖面。此外,由于在阶梯结构的形成工艺之前,监控参照标记已经形成,因此,可以利用形成的监控参照标记对第一阶梯层的有效存储区域的关键尺寸进行监控。
附图说明
图1A为通过监控参照标记对阶梯结构的有效存储区域在X方向上和Y方向上的关键尺寸进行监控的示意图;
图1B为用于监控阶梯结构有效存储区域关键尺寸的监控参照标记的剖面示意图;
图1C为本申请实施例提供的一种监控参照标记形成方法的实现流程示意图;
图1D为通过三维存储器的顶部选择栅极沟槽的形成工艺形成的监控参照标记的示意图;
图1E为经过第一阶梯层的形成工艺后监控参照标记的状态示意图;
图1F为经过第二阶梯层的形成工艺后监控参照标记的状态示意图;
图2为本申请实施例提供的一种监控参照标记形成方法的实现流程示意图;
图3为本申请实施例提供的一种监控参照标记形成方法的实现流程示意图;
图4为本申请实施例提供的一种监控参照标记形成方法的实现流程示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚,下面结合附图和实施例对本申请的技术方案进一步详细阐述,所描述的实施例不应视为对本申请的限制,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本申请保护的范围。
在以下的描述中,涉及到“一些实施例”,其描述了所有可能实施例的子集,但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集,并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明,在以下的描述中,所涉及的术语“第一\第二\第三”仅仅是区别类似的对象,不代表针对对象的特定排序,可以理解地,“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序,以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的,不是旨在限制本申请。
为了更好地理解本申请实施例提供的一种监控参照标记形成方法,首先对相关技术中三维存储器的阶梯结构关键尺寸的监控方法进行说明。
在相关技术中,通过设置监控参照标记来监控阶梯结构的有效存储区域的关键尺寸,如图1A所示,在阶梯结构10的有效存储区域11的周围,设置有分别用于监控有效存储区域11在X方向上的关键尺寸的监控参照标记21和在Y方向上的关键尺寸的监控参照标记22,有效存储区域11的边缘到监控参照标记21的距离31作为在X方向上的关键尺寸,有效存储区域11的边缘到监控参照标记22的距离32作为在Y方向上的关键尺寸。
图1B为用于监控阶梯结构有效存储区域关键尺寸的监控参照标记的剖面示意图,如图1B所示,监控参照标记20紧邻阶梯结构的有效存储区域11,可以通过量测阶梯结构的有效存储区域11的边缘到监控参照标记20的距离30,作为阶梯结构的有效存储区域11的关键尺寸。
在阶梯结构光刻工艺中,光刻胶比其他光刻层中的光刻胶更厚,在第一阶梯层的形成工艺中光刻胶厚度甚至超过1um,厚的光刻胶会限制光刻工艺中光罩图案的精度。在相关技术中,监控参照标记是在三维存储器的第一阶梯层的形成工艺中形成的,为避免在阶梯结构的修整和刻蚀工艺中光刻胶脱落或倒塌,光罩图案中监控参照标记的尺寸必须足够大,这将导致形成的监控参照标记尺寸较大,影响监控精准度。
此外,由于在相关技术中,监控参照标记是在三维存储器的第一阶梯层的形成工艺中形成的,可以通过监测其他阶梯层的有效存储区域的边缘到相应的监控参照标记之间的距离作为关键尺寸,并对所述关键尺寸进行监控,但这种方法无法对第一层阶梯层的关键尺寸进行监控。
本申请实施例提供一种监控参照标记形成方法,该方法应用于三维存储器的形成过程,如图1C所示,该方法包括:
步骤S101,提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;
这里,衬底可以为半导体衬底晶圆,例如硅衬底、锗衬底、锗化硅衬底、绝缘体上硅或绝缘体上锗等半导体衬底,还可以为包括其他元素半导体或化合物半导体的衬底,如砷化镓、碳化硅等,还可以为其他任何适合的衬底结构。
叠层结构沉积在所述衬底之上,包括交替叠置的第一材料层和第二材料层,其中,第一材料层可以采用任意合适的导体材料,例如钨、钴、镍、氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等中的一种或多种组合;第二材料层可以采用任意合适的介电材料,例如氧化铝、氧化铪、氧化钽等中的一种或多种。在实施时,叠层结构可以是交替叠置的氮化硅层和氧化硅层,也可以是交替叠置的氧化硅层与未掺杂的多晶硅层或非晶硅层等,本领域技术人员可以根据实际情况选择合适的材料形成叠层结构,本申请实施例对此并不限定。
第一材料层和第二材料层的沉积方法可以包括但不限于化学气相沉积、原子层沉积,或物理气相沉积方法如分子束外延、热氧化、蒸发、溅射等。
步骤S102,通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;
这里,特定位置可以是本领域技术人员根据实际情况确定的需要设置监控参照标记的位置,本申请实施例对此并不限定。
监控参照标记为在三维存储器的顶部选择栅极沟槽的形成工艺过程中所形成,在实施时,可以在顶部选择栅极沟槽的光刻工艺的光罩图案中,在特定位置增加监控参照标记的图案,从而在顶部选择栅极沟槽的形成过程中,在所述特定位置形成监控参照标记。
图1D为通过三维存储器的顶部选择栅极沟槽的形成工艺形成的监控参照标记的示意图,如图1D所示,形成的监控参照标记120内嵌于叠层结构110的顶部。
步骤S103,通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出。
这里,在进行三维存储器的阶梯结构的形成工艺之前,叠层结构的顶部包含有内嵌于所述叠层结构顶部的监控参照标记。在每一阶梯层的形成工艺中,会对叠层结构的顶部进行刻蚀,使得内嵌于所述叠层结构顶部的监控参照标记凸出于所述叠层结构顶部的其他区域。在实施时,可以根据监控参照标记的材质,在刻蚀工艺中采用合适的刻蚀条件,使得监控参照标记的刻蚀速率小于叠层结构顶部的其他区域的刻蚀速率。
图1E为经过第一阶梯层的形成工艺后监控参照标记的状态示意图,如图1E所示,此时监控参照标记120部分凸出于叠层结构110的顶部的其他区域。
图1F为经过第二阶梯层的形成工艺后监控参照标记的状态示意图,如图1F所示,此时监控参照标记120完全凸出于叠层结构110的顶部的其他区域。这里,图1F中监控参照标记120凸出于叠层结构110的顶部的其他区域的高度仅作为示例,在实际情况中,该高度取决于监控参照标记和叠层结构顶部的其他区域的刻蚀速率之差,以及监控参照标记内嵌于叠层结构顶部的深度。
需要说明的是,上述三维存储器的顶部选择栅极沟槽的形成工艺和阶梯结构的形成工艺为本领域广泛研究的技术,本领域技术人员可以参照相关技术进行理解,在此不再赘述。
本申请实施例提供的监控参照标记形成方法,在阶梯结构的形成工艺之前进行顶部选择栅极沟槽的形成工艺,并在形成顶部选择栅极沟槽的过程中形成监控参照标记。由于顶部选择栅极沟槽形成工艺中,光刻胶厚度较小,光刻工艺中光罩图案的精度更高,因此可以形成尺寸更小的监控参照标记,从而可以利用尺寸更小的监控参照标记对阶梯结构的有效存储区域的关键尺寸进行更精准的监控,并且能够更好地控制阶梯结构的剖面。此外,由于在阶梯结构的形成工艺之前,监控参照标记已经形成,因此,可以利用形成的监控参照标记对每一阶梯层的有效存储区域的关键尺寸进行监控,包括第一阶梯层的有效存储区域的关键尺寸。进一步地,可以利用所述尺寸更小地监控参照标记对每一阶梯层的套刻对准偏差进行监控。
本申请实施例提供一种监控参照标记形成方法,该方法应用于三维存储器的形成过程,如图2所示,该方法包括:
步骤S201,提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;
步骤S202,通过三维存储器的顶部选择栅极沟槽的光刻工艺和刻蚀工艺,在所述叠层结构的顶部的特定位置形成特定深度的监控参照标记沟槽;
这里,特定位置和特定深度可以是本领域技术人员根据实际监控需求确定的,本申请实施例对此并不限定。
在实施时,可以在顶部选择栅极沟槽的光刻工艺的光罩图案中,在特定位置增加监控参照标记的图案。通过光刻工艺,可以将光罩图案中的监控参照标记转移至叠层结构的顶部。通过刻蚀工艺,对叠层结构的顶部的特定位置进行刻蚀,形成特定深度的监控参照标记沟槽。
步骤S203,通过所述顶部选择栅极沟槽的填充工艺,对所述监控参照标记沟槽进行填充,形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;
这里,可以对监控参照标记沟槽进行氧化物填充,采用氧化物形成监控参照标记,也可以采用其他材料进行填充,本领域技术人员可以根据实际情况选择合适的材料,本申请实施例对此并不限定。
步骤S204,通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出。
需要说明的是,上述步骤S201和S204在实施时可以参照前述步骤S101和S103的具体实施方式。
本申请实施例提供一种监控参照标记形成方法,该方法应用于三维存储器的形成过程,如图3所示,该方法包括:
步骤S301,提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;其中,所述叠层结构包括交替叠置的氧化物层和氮化物层;
步骤S302,通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记采用氧化物形成,并内嵌于所述叠层结构的顶部;
步骤S303,通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出;其中,当所述叠层结构的顶部表面为氧化物层时,采用第一刻蚀工艺,对所述氧化物层进行刻蚀;当所述叠层结构的顶部表面为氮化物层时,采用第二刻蚀工艺,对所述氮化物层进行刻蚀;所述第二刻蚀工艺中氮化物的刻蚀速率大于氧化物的刻蚀速率。
这里,监控参照标记由氧化物形成,可以包括但不限于氧化硅、氧化锗、氧化铝等中的一种或多种。在第一刻蚀工艺中,对叠层结构中的氧化硅层进行刻蚀,由于监控参照标记为氧化物,在刻蚀过程中,氧化硅层和监控参照标记的刻蚀速率会较接近。而在第二刻蚀工艺中,可以通过高的氮化物和氧化物刻蚀选择比进行刻蚀,使得氮化物的刻蚀速率大于氧化物的刻蚀速率,从而使得氮化硅层的刻蚀速率大于监控参照标记的刻蚀速率。这样,整体而言,监控参照标记的刻蚀速率会比叠层结构顶部的其他区域的刻蚀速率小。随着每一阶梯层的刻蚀工艺的进行,监控参照标记会逐渐凸出于叠层结构的顶部的其他区域。
在一些实施例中,所述第一刻蚀工艺为物理刻蚀工艺;所述第二刻蚀工艺为化学刻蚀工艺。在实施时,第一刻蚀工艺可以采用物理轰击进行刻蚀,第二刻蚀工艺可以采用化学反应进行刻蚀。
需要说明的是,上述步骤S301和S302中未阐明的部分可以参照前述步骤S101和S102而理解。
本申请实施例提供一种监控参照标记形成方法,该方法应用于三维存储器的形成过程,如图4所示,该方法包括:
步骤S401,提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;
步骤S402,通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;
步骤S403,通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出;
步骤S404,在阶梯结构的形成工艺过程中,利用所述监控参照标记,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
这里,在阶梯结构的光刻和刻蚀工艺中,由于监控参照标记高于叠层结构顶部的其他区域而凸出,从而可以通过监控参照标记,在形成最终的阶梯结构的过程中对阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
在一些实施例中,可以分别量测每一所述阶梯层的有效存储区域的边缘与所述监控参照标记之间的距离,作为每一所述阶梯层的有效存储区域的关键尺寸,并对每一所述关键尺寸进行监控。
在一些实施例中,所述有效存储区域的关键尺寸包括有效存储区域分别在第一维度上的第一尺寸和在第二维度上的第二尺寸;所述监控参照标记包括用于监控所述第一尺寸的第一标记和用于监控所述第二尺寸的第二标记。对应地,可以分别量测每一所述阶梯层的有效存储区域垂直于所述第一维度的边与所述第一参照标记之间的距离,作为每一所述阶梯层的第一尺寸;和/或,分别量测每一所述阶梯层的有效存储区域垂直于所述第二维度的边与所述第二参照标记之间的距离,作为每一所述阶梯层的第二尺寸。这里,在实施时,第一维度和第二维度可以分别是平面直角坐标系中的X方向和Y方向。
需要说明的是,上述步骤S401至S403在实施时可以参照前述步骤S101至S103的具体实施方式,这里不再赘述。
本申请实施例提供的监控参照标记形成方法,由于可以形成尺寸更小的监控参照标记,从而可以利用更小的监控参照标记对阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行更精准的监控。
对应地,本申请实施例提供一种监控参照标记,所述监控参照标记由上述任一方法形成,用于在三维存储器的阶梯结构的形成工艺过程中对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
对应地,本申请实施例提供一种三维存储器,包括:
衬底;
沉积在所述衬底上的叠层结构;
在所述叠层结构的顶部形成的顶部选择栅极沟槽;
采用上述任一方法形成的监控参照标记;
在所述叠层结构上形成的阶梯结构;
其中,所述监控参照标记用于在所述阶梯结构的形成工艺过程中,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
这里需要指出的是:以上监控参照标记和三维存储器实施例的描述,与上述方法实施例的描述是类似的,具有同方法实施例相似的有益效果。对于本申请监控参照标记和三维存储器实施例中未披露的技术细节,请参照本申请方法实施例的描述而理解。
应理解,说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此,在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外,这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解,在本申请的各种实施例中,上述各过程的序号的大小并不意味着执行顺序的先后,各过程的执行顺序应以其功能和内在逻辑确定,而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述,不代表实施例的优劣。
需要说明的是,在本文中,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中,应该理解到,所揭露的设备和方法,可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的,例如,所述单元的划分,仅仅为一种逻辑功能划分,实际实现时可以有另外的划分方式,如:多个单元或组件可以结合,或可以集成到另一个系统,或一些特征可以忽略,或不执行。另外,所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口,设备或单元的间接耦合或通信连接,可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的,作为单元显示的部件可以是、或也可以不是物理单元;既可以位于一个地方,也可以分布到多个网络单元上;可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外,在本申请各实施例中的各功能单元可以全部集成在一个处理单元中,也可以是各单元分别单独作为一个单元,也可以两个或两个以上单元集成在一个单元中;上述集成的单元既可以采用硬件的形式实现,也可以采用硬件加软件功能单元的形式实现。
以上所述,仅为本申请的实施方式,但本申请的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本申请揭露的技术范围内,可轻易想到变化或替换,都应涵盖在本申请的保护范围之内。因此,本申请的保护范围应以所述权利要求的保护范围为准。
Claims (9)
1.一种监控参照标记形成方法,其特征在于,所述方法应用于三维存储器的形成过程,包括:
提供一半成品的半导体,所述半导体包括衬底和沉积在所述衬底上的叠层结构;
通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记;其中,所述监控参照标记内嵌于所述叠层结构的顶部;
通过所述三维存储器的阶梯结构的形成工艺,对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,使得所述监控参照标记在所述叠层结构的顶部凸出。
2.根据权利要求1所述的方法,其特征在于,所述通过所述三维存储器的顶部选择栅极沟槽的形成工艺,在所述叠层结构的顶部的特定位置形成监控参照标记,包括:
通过所述顶部选择栅极沟槽的光刻工艺和刻蚀工艺,在所述叠层结构的顶部的特定位置形成特定深度的监控参照标记沟槽;
通过所述顶部选择栅极沟槽的填充工艺,对所述监控参照标记沟槽进行填充,形成监控参照标记。
3.根据权利要求1所述的方法,其特征在于,所述叠层结构包括交替叠置的氧化物层和氮化物层;
所述监控参照标记采用氧化物形成;
对应地,所述对包含所述监控参照标记的所述叠层结构的顶部进行刻蚀,包括:
当所述叠层结构的顶部表面为氧化物层时,采用第一刻蚀工艺,对所述氧化物层进行刻蚀;
当所述叠层结构的顶部表面为氮化物层时,采用第二刻蚀工艺,对所述氮化物层进行刻蚀;其中,所述第二刻蚀工艺中氮化物的刻蚀速率大于氧化物的刻蚀速率。
4.根据权利要求3所述的方法,其特征在于,
所述第一刻蚀工艺为物理刻蚀工艺;
所述第二刻蚀工艺为化学刻蚀工艺。
5.根据权利要求1所述的方法,其特征在于,所述方法还包括:
在阶梯结构的形成工艺过程中,利用所述监控参照标记,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
6.根据权利要求5所述的方法,其特征在于,所述利用所述监控参照标记,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控,包括:
分别量测每一所述阶梯层的有效存储区域的边缘与所述监控参照标记之间的距离,作为每一所述阶梯层的有效存储区域的关键尺寸;
对每一所述关键尺寸进行监控。
7.根据权利要求6所述的方法,其特征在于,所述有效存储区域的关键尺寸包括有效存储区域分别在第一维度上的第一尺寸和在第二维度上的第二尺寸;所述监控参照标记包括用于监控所述第一尺寸的第一标记和用于监控所述第二尺寸的第二标记;
对应地,所述分别量测每一所述阶梯层的有效存储区域的边缘与所述监控参照标记之间的距离,作为每一所述阶梯层的有效存储区域的关键尺寸,包括:
分别量测每一所述阶梯层的有效存储区域垂直于所述第一维度的边与所述第一参照标记之间的距离,作为每一所述阶梯层的第一尺寸;
和/或,
分别量测每一所述阶梯层的有效存储区域垂直于所述第二维度的边与所述第二参照标记之间的距离,作为每一所述阶梯层的第二尺寸。
8.一种监控参照标记,其特征在于,所述监控参照标记由上述权利要求1至7中任一项所述方法形成,用于在三维存储器的阶梯结构的形成工艺过程中对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
9.一种三维存储器,其特征在于,包括:
衬底;
沉积在所述衬底上的叠层结构;
在所述叠层结构的顶部形成的顶部选择栅极沟槽;
采用上述权利要求1至7中任一项所述方法形成的监控参照标记;
在所述叠层结构上形成的阶梯结构;
其中,所述监控参照标记用于在所述阶梯结构的形成工艺过程中,对所述阶梯结构中每一阶梯层的有效存储区域的关键尺寸进行监控。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010457168.0A CN111584461B (zh) | 2020-05-26 | 2020-05-26 | 一种监控参照标记形成方法及监控参照标记、三维存储器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
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CN111584461A true CN111584461A (zh) | 2020-08-25 |
CN111584461B CN111584461B (zh) | 2021-04-27 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010457168.0A Active CN111584461B (zh) | 2020-05-26 | 2020-05-26 | 一种监控参照标记形成方法及监控参照标记、三维存储器 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111584461B (zh) |
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- 2020-05-26 CN CN202010457168.0A patent/CN111584461B/zh active Active
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