CN111584423A - 阵列基板及其制备方法和显示装置 - Google Patents

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Abstract

本发明涉及一种阵列基板及其制备方法和显示装置。所述阵列基板的制备方法，包括：在衬底上形成第一膜层；第一膜层包括刻蚀部；对刻蚀部进行湿法刻蚀，得到未贯穿刻蚀部的盲孔，盲孔的深度小于刻蚀部的厚度；对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔。根据本发明的实施例，可以避免膜层交界处出现刻蚀裂缝问题。

Description

阵列基板及其制备方法和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法和显示装置。
背景技术
相关技术中，顶栅型TFT(Thin Film Transistor，薄膜晶体管)具有短沟道的特点，所以，其开态电流Ion得以有效提升，因而，可以显著提升显示效果并且能有效降低功耗。而且，顶栅型TFT的栅极与源漏极重叠面积小，因而产生的寄生电容较小，所以发生GDS(Gate Data Shot，栅极与数据线短路)等不良的可能性也降低。由于顶栅型TFT具有上述显著优点，越来越受到关注。
相关技术中，顶栅型TFT制备工艺如下：依次沉积形成遮光层、缓冲层、有源层、栅极绝缘层以及栅极，然后，采用自对准工艺对有源层进行导体化处理，得到源区与漏区，接着，沉积层间介质层，然后，采用干刻工艺制备贯穿层间介质层和缓冲层的过孔和贯穿层间介质层的过孔，接着，沉积金属层并构图形成源漏极层。
随着显示装置逐渐向大尺寸、高分辨率方向发展，栅极、源漏极等金属走线越来越厚，进而需要更厚的层间介质层、钝化保护层等无机层对其进行覆盖才能有效提高良率。随着无机层厚度的提升，各种无机膜上的过孔也越来越深。相关技术中，干刻工艺已无法刻穿这么厚的无机层，因为干刻工艺对掩膜光刻胶的损伤速率非常快，导致无机层还没有刻穿而光刻胶已被完全损伤掉，从而无法顺利形成过孔。
发明内容
本发明提供一种阵列基板及其制备方法和显示装置，以解决相关技术中的不足。
根据本发明实施例的第一方面，提供一种阵列基板的制备方法，包括：
在衬底上形成第一膜层；所述第一膜层包括刻蚀部；
对所述刻蚀部进行湿法刻蚀，得到未贯穿所述刻蚀部的盲孔，所述盲孔的深度小于所述刻蚀部的厚度；
对所述盲孔的底部进行干法刻蚀，得到贯穿所述刻蚀部的通孔。
在一个实施例中，进行所述湿法刻蚀使用的刻蚀液包括氟化氢、氟化铵与表面活性剂，其中，氟化氢的质量分数为2％～5％，氟化铵的质量分数为20％～40％，表面活性剂的质量分数为1％～5％。
在一个实施例中，所述通孔包括第一侧壁与第二侧壁，所述第一侧壁在所述湿法刻蚀中形成，所述第二侧壁在所述干法刻蚀中形成，所述第二侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第一侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
在一个实施例中，所述第一膜层包括打孔区；所述刻蚀部位于所述打孔区；所述打孔区包括第一打孔区与第二打孔区，所述刻蚀部包括第一刻蚀部与第二刻蚀部；所述第一刻蚀部位于所述第一打孔区，所述第二刻蚀部位于所述第二打孔区；所述盲孔包括第一盲孔与第二盲孔；所述第一盲孔在所述第一膜层上的投影位于所述第一打孔区，所述第二盲孔在所述第一膜层上的投影位于所述第二打孔区。所述在衬底上形成第一膜层之前，还包括：在衬底上形成第二膜层，所述第二膜层位于所述衬底与所述第一膜层之间；在所述第二膜层上形成第三膜层，所述第三膜层位于所述第二膜层与第一膜层之间；所述第二膜层包括器件区，所述第三膜层在所述第二膜层上的投影位于所述器件区；所述第三膜层包括导电区，所述导电区在所述第一膜层上的投影位于所述第二打孔区。所述在衬底上形成第一膜层之后，还包括：在所述第一膜层远离所述衬底的一侧形成光刻胶层，所述光刻胶层包括镂空部与厚度减薄部，所述厚度减薄部在所述第一膜层上的投影落在所述第二打孔区内，所述镂空部在所述第一膜层上的投影落在所述第一打孔区内。所述对所述刻蚀部进行湿法刻蚀，得到未贯穿所述刻蚀部的盲孔，包括：对所述第一刻蚀部进行第一次湿法刻蚀，得到未贯穿所述第一刻蚀部的第一盲孔，经所述第一次湿法刻蚀后所述第一盲孔的深度为第一深度，所述第一深度小于所述第一刻蚀部的厚度；对所述厚度减薄部进行灰化处理，去除所述厚度减薄部，以暴露所述第二刻蚀部；对所述第一盲孔的底部以及所述第二刻蚀部进行第二次湿法刻蚀，经所述第二次湿法刻蚀后所述第一盲孔的深度为第二深度，所述第二深度小于所述第一刻蚀部的厚度，且大于所述第一深度，对所述第二刻蚀部进行所述第二次湿法刻蚀后得到第二盲孔，所述第二盲孔的深度为第三深度，所述第三深度小于所述第二刻蚀部的厚度。
在一个实施例中，经所述第二次湿法刻蚀后所述第一盲孔的内底面与第一界面之间的间距为1000～1500埃米，所述第一界面为所述第一膜层与所述第二膜层之间的界面；所述第二盲孔的内底面与第二界面之间的间距为1000～1500埃米，所述第二界面为所述第一膜层与所述第三膜层之间的界面。
在一个实施例中，所述通孔包括第一通孔与第二通孔，所述第一通孔在所述第一膜层上的投影落在所述第一打孔区内，所述第二通孔在所述第一膜层上的投影落在所述第二打孔区内。所述对所述盲孔的底部进行干法刻蚀，得到贯穿所述刻蚀部的通孔，包括：对所述第一盲孔的底部以及所述第二盲孔的底部进行干法刻蚀，得到所述第一通孔与所述第二通孔，所述第一通孔贯穿所述第一刻蚀部与所述第二膜层，所述第二通孔贯穿所述第二刻蚀部，且未贯穿所述第三膜层。
在一个实施例中，所述第一通孔包括第三侧壁、第四侧壁与第五侧壁，所述第三侧壁在所述第一次湿法刻蚀中形成，所述第四侧壁在所述第二次湿法刻蚀中形成，所述第五侧壁在所述干法刻蚀中形成，所述第五侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第四侧壁与所述衬底靠近所述第一膜层的表面之间的夹角，所述第四侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第三侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。所述第二通孔包括第六侧壁与第七侧壁，所述第六侧壁在所述第二次湿法刻蚀中形成，所述第七侧壁在所述干法刻蚀中形成，所述第七侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第六侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
在一个实施例中，所述在衬底上形成第二膜层之前，还包括：在衬底上形成第四膜层，所述第四膜层位于所述第二膜层与所述衬底之间，所述第三膜层在所述衬底上的投影位于所述第四膜层在所述衬底上的投影内，所述第一通孔在所述衬底上的投影位于所述第四膜层在所述衬底上的投影内，所述第一通孔未贯穿所述第四膜层。
在一个实施例中，所述第四膜层为遮光层，所述第四膜层的材料为金属；所述第二膜层为缓冲层，所述第一膜层为层间介质层，所述第三膜层为有源层，所述有源层包括两个导电区，一个导电区为源区，另一个导电区为漏区，所述第二打孔区的数目为两个，所述源区在所述第一膜层上的投影位于一个所述第二打孔区，所述漏区在所述第一膜层上的投影位于另一个所述第二打孔区，所述第二通孔的数目为两个，所述源区在所述第一膜层上的投影位于一个第二通孔在所述第一膜层上的投影内，所述漏区在所述第一膜层上的投影位于另一个第二通孔在所述第一膜层上的投影内。
在一个实施例中，所述有源层还包括有源区，所述有源区位于所述源区与所述漏区之间；所述在所述第二膜层上形成第三膜层之后，还包括：在所述第三膜层上形成栅极绝缘层与栅极；所述栅极位于所述栅极绝缘层与所述第一膜层之间，所述有源区位于所述栅极绝缘层在所述第三膜层上的投影内。
在一个实施例中，所述对所述第一盲孔的底部以及所述第二盲孔的底部进行干法刻蚀，得到所述第一通孔与所述第二通孔之后，还包括：在所述第一膜层上、所述第一通孔与所述第二通孔中沉积导电材料并进行图形化，得到源极、漏极以及连接孔，所述源区位于所述源极在所述第三膜层上的投影内，所述漏区位于所述漏极在所述第三膜层上的投影内，所述连接孔在所述第一膜层上的投影位于所述第一打孔区，所述连接孔与所述遮光层电连接，所述连接孔还与所述源极电连接。
在一个实施例中，所述第一膜层的厚度为4000～10000埃米，所述第二膜层的厚度为2000～5000埃米。
根据本发明实施例的第二方面，提供一种阵列基板，包括：
衬底；
第一膜层，位于所述衬底上，所述第一膜层包括通孔，所述通孔包括第一侧壁与第二侧壁，所述第一侧壁与所述第二侧壁相接，所述第一侧壁远离所述衬底，所述第二侧壁靠近所述衬底，所述第二侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第一侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
根据本发明实施例的第三方面，提供一种显示装置，包括上述的阵列基板。
根据上述实施例可知，通过对刻蚀部先进行湿法刻蚀，得到盲孔，然后，再对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔，以制备用于导电连接的过孔，可以避免膜层交界处出现刻蚀裂缝问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是根据相关技术示出的显示面板的结构示意图；
图2是根据相关技术示出的显示面板的扫描电镜图；
图3是根据本发明实施例示出的一种阵列基板的制备方法的流程图；
图4是根据本发明实施例示出的另一种阵列基板的制备方法的流程图；
图5～图11是在制备阵列基板的过程中产生的中间结构的示意图；
图12是根据本发明实施例示出的另一种阵列基板的制备方法的流程图；
图13～图17是在制备阵列基板的过程中产生的中间结构的示意图；
图18是根据本发明实施例示出的像素电路的结构示意图；
图19是根据本发明实施例示出的阵列基板的俯视图；
图20是根据本发明实施例示出的一种阵列基板的结构示意图；
图21是根据本发明实施例示出的另一种阵列基板的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
相关技术中，随着显示装置逐渐向大尺寸、高分辨率方向发展，显示面板上的栅极、源漏极等金属走线越来越厚，进而需要更厚的层间介质层(ILD)、钝化保护层等无机层对其进行覆盖才能有效提高良率。随着无机层厚度的提升，各种无机膜上的过孔也越来越深。相关技术中，干刻工艺已无法刻穿这么厚的无机层，因为干刻工艺对掩膜光刻胶的损伤速率非常快，导致无机层还没有刻穿而光刻胶已被完全损伤掉，从而无法顺利形成过孔。
针对上述问题，相关技术中，针对显示面板上深度最大的连接孔(连接孔贯穿层间介质层与缓冲层)与层间介质层上的过孔，如图1所示，可以使用如下工艺流程：在衬底11上依次沉积形成遮光层12、缓冲层(Buffer)13、有源层14、栅极绝缘层15以及栅极16，然后，采用自对准工艺对有源层进行导体化处理，得到源区141与漏区142，源区141与漏区142之间为有源区143，接着，沉积层间介质层17，其中，缓冲层13与层间介质层17的材料可均为氧化硅，缓冲层13的致密性比层间介质层17的致密性更好。然后，采用Halftone mask(半色调掩膜板)进行构图工艺，使连接孔处的光刻胶被完全显影掉，层间介质层17上的过孔处的光刻胶被部分显影掉，然后采用刻蚀液对连接孔进行部分刻蚀。其中，光刻胶为正性光刻胶。接着，对层间介质层17上的过孔处的光刻胶进行灰化去除，然后，对连接孔与层间介质层上的过孔进行部分刻蚀，在刻蚀液刻蚀到缓冲层13和层间介质层17的界面处时，由于缓冲层13和层间介质层17的膜质存在巨大差异，导致出现刻蚀裂缝问题，其中，使用扫描电子显微镜(SEM)扫描显示面板得到的扫描电镜图如图2所示。从图2可以看出，缓冲层13和层间介质层17之间存在刻蚀裂缝，从而影响后续源漏极层与遮光层搭接。
针对上述技术问题，本发明实施例提供一种阵列基板及其制备方法和显示装置，用于解决上述技术问题，可以避免膜层交界处出现刻蚀裂缝问题。
本发明实施例提供一种阵列基板的制备方法。如图3所示，该阵列基板的制备方法包括以下步骤301～303：
在步骤301中，在衬底上形成第一膜层；第一膜层包括刻蚀部。
在步骤302中，对刻蚀部进行湿法刻蚀，得到未贯穿刻蚀部的盲孔，盲孔的深度小于刻蚀部的厚度。
在步骤303中，对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔。
本实施例中，通过对刻蚀部先进行湿法刻蚀，得到盲孔，然后，再对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔，以制备用于导电连接的过孔，可以避免膜层交界处出现刻蚀裂缝问题。
以上对本发明实施例提供的阵列基板的制备方法进行了简要的介绍，下面对本发明实施例提供的阵列基板的制备方法进行详细的介绍。
本发明实施例还提供一种阵列基板的制备方法。如图4所示，该阵列基板的制备方法包括以下步骤401～409：
在步骤401中，在衬底上形成第四膜层。
在本实施例中，在衬底11上形成第四膜层12后，得到如图5所示的中间结构。其中，第四膜层12可以是遮光层，第四膜层12的材料可以是金属，例如，第四膜层12的材料可以是铝、钼或钼(Mo)铌(Nb)合金，但不限于此。
在本步骤中，可以在衬底11上沉积金属材料并进行图案化，得到第四膜层12。
在步骤402中，在第四膜层上形成第二膜层。
在本实施例中，在第四膜层12上形成第二膜层13后，其得到如图6所示的中间结构。其中，第四膜层12在衬底11与第二膜层13之间。第二膜层13可以是缓冲层，第二膜层13的材料可以是氧化硅，且致密性好，可以对水氧起到较好的阻挡作用。
在本实施例中，第二膜层的厚度为2000～5000埃米，例如，第二膜层的厚度为2000埃米、2500埃米或5000埃米。
在步骤403中，在第二膜层上形成第三膜层。
在本实施例中，在第二膜层13上形成第三膜层14后，得到如图7所示的中间结构。其中，第二膜层13位于第二膜层13与第三膜层14之间。第三膜层14可以为有源层，第三膜层14的材料可以是半导体材料，例如，第三膜层14的材料可以低温多晶硅、IGZO(铟稼锌氧化物)，但不限于此。当阵列基板用于大尺寸显示面板时，第三膜层14的材料可以是IGZO，这样，第三膜层14的均一性比较好。
在本实施例中，第二膜层12包括器件区，第三膜层14在第二膜层12上的投影位于器件区。
在本实施例中，第三膜层14的厚度可以是200～1000埃米。例如，第三膜层14的厚度可以是200埃米、600埃米或1000埃米。
在本步骤中，可以第二膜层13上沉积半导体材料并进行图案化，得到第三膜层14。
在步骤404中，在第三膜层上形成栅极绝缘层与栅极。
在本实施例中，在第三膜层14上形成栅极绝缘层15与栅极16后，得到如图8所示的中间结构。其中，第三膜层14位于栅极绝缘层15与第二膜层13之间，栅极绝缘层15位于栅极16与第三膜层14之间。
在本实施例中，可以在第三膜层14上依次形成一整层栅极绝缘层15与一整层金属层，该金属层用于制备栅极16，然后，对上述的一整层栅极绝缘层15与一整层金属层进行图案化，得到如图8所示的栅极绝缘层15与栅极16。
在本实施例中，如图9所示，在步骤404之后，还可以采用自对准工艺对第三膜层14进行导体化处理，得到第一导电区141与第二导电区142，第一导电区141与第二导电区142位于有源区143两侧，第一导电区141可以是源区，第二导电区142可以是漏区，有源区143位于栅极绝缘层15在第三膜层14上的投影内。第一导电区141与第二导电区142在第一膜层17上的投影位于第二打孔区。源区在第一膜层17上的投影位于一个第二打孔区，漏区在第一膜层17上的投影位于另一个第二打孔区。
在步骤405中，在栅极上形成第一膜层，第一膜层包括刻蚀部。
在本实施例中，在栅极16上形成第一膜层17后得到如图10所示的中间结构。其中，栅极16位于第一膜层17与栅极绝缘层15之间。第一膜层17可以是层间介质层。第一膜层17的材料可以是氧化硅。第一膜层17的厚度范围可以是4000～10000埃米，例如，第一膜层17的厚度可以是4000埃米、7000埃米或10000埃米。
优选地，第一膜层17的厚度范围可以是6000～8000埃米，例如，第一膜层17的厚度可以是6000埃米、7000埃米或8000埃米。
如图11所示，第一膜层17可包括打孔区与刻蚀部121，刻蚀部121位于打孔区。打孔区包括第一打孔区与第二打孔区，刻蚀部121包括第一刻蚀部1211与第二刻蚀部1212。所述第一刻蚀部1211位于第一打孔区，所述第二刻蚀部1212位于所述第二打孔区。第二刻蚀部1212的数目为两个，第二打孔区的数目也为两个，第二刻蚀部1212与第二打孔区一一对应。
在本实施例中，在栅极16上形成第一膜层17之后，在第一膜层17远离衬底11的一侧形成光刻胶层，光刻胶层包括镂空部与厚度减薄部，厚度减薄部在第一膜层17上的投影落在第二打孔区内，镂空部在第一膜层17上的投影落在第一打孔区内。其中，厚度减薄部的厚度小于光刻胶层其余非镂空部分的厚度。厚度减薄部的透光率大于光刻胶层其余非镂空部分的透光率。
在本实施例中，镂空部与厚度减薄部可分别通过完全显影与部分显影得到。光刻胶层的一部分经完全显影后得到镂空部，光刻胶层的另一部分经完全部分显影后得到厚度减薄部。
在步骤406中，对刻蚀部进行湿法刻蚀，得到未贯穿刻蚀部的盲孔，盲孔的深度小于刻蚀部的厚度。
在本实施例中，盲孔包括第一盲孔171与第二盲孔172；第一盲孔171在第一膜层17上的投影位于第一打孔区，第二盲孔172在第一膜层17上的投影位于第二打孔区。第二盲孔172的数目为两个。在本实施例中，如图12所示，步骤407包括以下步骤1201～1203：
在步骤1201中，对第一刻蚀部进行第一次湿法刻蚀，得到未贯穿第一刻蚀部的第一盲孔171，经第一次湿法刻蚀后第一盲孔的深度为第一深度，第一深度小于第一刻蚀部的厚度。
在本实施例中，对第一刻蚀部1211进行第一次湿法刻蚀后，得到如图13所示的中间结构。第一盲孔171的第一深度小于第一刻蚀部1211的厚度。
在本实施例中，对第一刻蚀部进行第一次湿法刻蚀使用的刻蚀液包括氟化氢(HF)、氟化铵(NH4F)与表面活性剂，其中，氟化氢的质量分数(wt)为2％～5％，氟化铵的质量分数为20％～40％，表面活性剂的质量分数为1％～5％。例如，氟化氢的质量分数(wt)为2％、3.5％或5％，氟化铵的质量分数为20％、30％或40％，表面活性剂的质量分数为1％、3％或5％。
在本实施例中，对第一刻蚀部进行第一次湿法刻蚀的刻蚀时间可以为2分钟，刻蚀掉的第一刻蚀部的厚度为3000～4000埃米(A)，例如，刻蚀掉的第一刻蚀部的厚度为3000埃米、3500埃米或4000埃米。
在步骤1202中，对厚度减薄部进行灰化处理，去除厚度减薄部，以暴露第二刻蚀部。
在本实施例中，可以对厚度减薄部进行灰化处理，去除厚度减薄部，以暴露第二刻蚀部1212。
在步骤1203中，对第一盲孔的底部以及第二刻蚀部进行第二次湿法刻蚀，经第二次湿法刻蚀后第一盲孔的深度为第二深度，第二深度小于第一刻蚀部的厚度，且大于第一深度，对第二刻蚀部进行第二次湿法刻蚀后得到第二盲孔，第二盲孔的深度为第三深度，第三深度小于第二刻蚀部的厚度。
在本实施例中，对第一盲孔171的底部以及第二刻蚀部1212进行第二次湿法刻蚀，得到如图14所示的中间结构。经第二次湿法刻蚀后第一盲孔171的深度为第二深度，第二深度小于第一刻蚀部1211的厚度，且大于第一深度，对第二刻蚀部1212进行第二次湿法刻蚀后得到第二盲孔172，第二盲孔172的深度为第三深度，第三深度小于第二刻蚀部1212的厚度。
在本实施例中，对第一盲孔171的底部以及第二刻蚀部1212进行第二次湿法刻蚀与对第一刻蚀部进行第一次湿法刻蚀使用的刻蚀液相同，刻蚀时间为3分钟，刻蚀掉的厚度为4000～6000埃米。例如刻蚀掉的厚度为4000埃米、5000埃米或6000埃米。
在本实施例中，经第二次湿法刻蚀后第一盲孔171的内底面与第一界面之间的间距为1000～1500埃米，第一界面为第一膜层17与第二膜层13之间的界面，例如，经第二次湿法刻蚀后第一盲孔171的内底面与第一界面之间的间距为1000埃米、1300埃米或1500埃米。
在本实施例中，经第二次湿法刻蚀后第二盲孔172的内底面与第二界面之间的间距为1000～1500埃米，第二界面为第一膜层17与第三膜层14之间的界面，例如，经第二次湿法刻蚀后第二盲孔172的内底面与第二界面之间的间距为1000埃米、1300埃米或1500埃米。
在步骤407中，对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔。
在本实施例中，通孔包括第一侧壁与第二侧壁，第一侧壁在湿法刻蚀中形成，第二侧壁在干法刻蚀中形成，第二侧壁与衬底11靠近第一膜层17的表面之间的夹角大于第一侧壁与衬底11靠近第一膜层17的表面之间的夹角。
在本实施例中，如图15所示，通孔18包括第一通孔181与第二通孔182，所述第一通孔181在所述第一膜层17上的投影落在所述第一打孔区内，所述第二通孔182在所述第一膜层17上的投影落在所述第二打孔区内。
在本实施例中，第二通孔182的数目为两个，源区在所述第一膜层17上的投影位于一个第二通孔182在所述第一膜层17上的投影内，所述漏区在所述第一膜层17上的投影位于另一个第二通孔182在所述第一膜层17上的投影内。
在本实施例中，可以对第一盲孔171的底部以及第二盲孔172的底部进行干法刻蚀，得到第一通孔181与第二通孔182，第一通孔181贯穿第一刻蚀部1211与第二膜层13，未贯穿第四膜层12。第二通孔182贯穿第二刻蚀部1212，且未贯穿第三膜层14。
在本实施例中，对第一盲孔171的底部以及第二盲孔172的底部进行干法刻蚀的速率基本相同，因此，在第一通孔181中刻蚀到第二膜层13与第一膜层17的界面处时不会形成裂缝不良，不会导致刻蚀裂缝出现。
在本实施例中，如图16所示，第一通孔181包括第三侧壁1811、第四侧壁1812与第五侧壁1813，第三侧壁1811在第一次湿法刻蚀中形成，第四侧壁1812在第二次湿法刻蚀中形成，第五侧壁1813在干法刻蚀中形成，第五侧壁1813与衬底11靠近第一膜层17的表面之间的夹角大于第四侧壁1812与衬底11靠近第一膜层17的表面之间的夹角，第四侧壁1812与所述衬底11靠近所述第一膜层17的表面之间的夹角大于第三侧壁1811与所述衬底11靠近第一膜层17的表面之间的夹角。也就是说，第一通孔181的内侧壁的坡度越来越陡。
在本实施例中，如图16所示，第二通孔182包括第六侧壁1821与第七侧壁1822，第六侧壁1821在第二次湿法刻蚀中形成，第七侧壁1822在干法刻蚀中形成，第七侧壁1822与衬底11靠近第一膜层17的表面之间的夹角大于第六侧壁1821与衬底11靠近第一膜层17的表面之间的夹角。也就是说，第二通孔182的内侧壁的坡度越来越陡。
在本实施例中，如图17所示，在步骤407之后，还可以在第一膜层17上、第一通孔181与第二通孔182中沉积导电材料并进行图形化，得到源极191、漏极192以及连接孔193，源区位于所述源极191在所述第三膜层14上的投影内，所述漏区位于所述漏极192在所述第三膜层14上的投影内，所述连接孔193在所述第一膜层17上的投影位于所述第一打孔区，所述连接孔193与所述遮光层电连接，所述连接孔193还与所述源极191电连接。
在本实施例中，如图17所示，源极191经第一过孔194与源区电连接，漏极192经第二过孔195与漏区连接。其中，第一过孔194、第二过孔195与连接孔193实质上均属于用于导电连接的过孔。
如图18所示，在本实施例中，显示面板上像素的像素电路可以是3T1C结构的像素电路，但不限于此。其中，晶体管T1为开关管，其栅极连接栅线GATE，漏极连接数据信号线DATA，晶体管T3为驱动晶体管，其漏极连接电源电压信号线VDD，源极连接有机发光二极管OLED的阳极，有机发光二极管OLED的阴极连接低压电源信号线VSS，存储电容Cst一端连接晶体管T3的栅极，另一端连接晶体管T3的源极，晶体管T2的栅极连接另一栅线G2，晶体管T2的漏极连接补偿信号线Sense，晶体管T2的源极连接有机发光二极管OLED的阳极。
在本实施例中，上述的源极191、漏极192、有源层14、栅极16可以是上述晶体管T3的组成部分。
在本实施例中，像素电路中的晶体管可以是顶栅型晶体管。显示面板可以是AMOLED(Active-matrix organic light-emitting diode，有源矩阵有机发光二极管)显示面板。
在本实施例中，如图19所示，源极191与栅极16存在重叠部分，重叠部分可以构成存储电容Cst，同时，由于连接孔193将第四膜层(遮光层)12与源极191电连接，而且，栅极16与第四膜层(遮光层)12存在重叠部分，构成储电容Cst的另一部分，因此，可以增大存储电容Cst的电容值。
在本实施例中，如图19所示，有机发光二极管OLED的阳极196通过第三过孔197与晶体管T3的源极191连接。晶体管T3的栅极还通过第四过孔198与晶体管T1的源极连接。
在本实施例中，如图20所示，在得到源极191、漏极192以及连接孔193之后，还可以在源极191、漏极192以及连接孔193上形成钝化保护层21，以保护源极191、漏极192以及连接孔193。
本实施例中，通过对刻蚀部先进行湿法刻蚀，得到盲孔，然后，再对盲孔的底部进行干法刻蚀，得到贯穿刻蚀部的通孔，以制备用于导电连接的过孔，可以避免膜层交界处出现刻蚀裂缝问题。
本发明的实施例还提出了一种阵列基板。如图21所示，该阵列基板包括衬底11与第一膜层17。
其中，第一膜层17位于所述衬底11上，所述第一膜层17包括通孔18，所述通孔18包括第一侧壁183与第二侧壁184，所述第一侧壁183与所述第二侧壁184相接，所述第一侧壁193远离所述衬底11，所述第二侧壁184靠近所述衬底11，所述第二侧壁184与所述衬底11靠近所述第一膜层17的表面之间的夹角大于所述第一侧壁183与所述衬底11靠近所述第一膜层17的表面之间的夹角。
本发明的实施例还提出了一种显示装置，包括显示模组，还包括上述任一实施例所述的阵列基板。
需要说明的是，本实施例中的显示装置可以为：电子纸、手机、平板电脑、电视机、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
其中，上述流程所采用的形成工艺例如可包括：沉积、溅射等成膜工艺和刻蚀等构图工艺。
需要指出的是，在附图中，为了图示的清晰可能夸大了层和区域的尺寸。而且可以理解，当元件或层被称为在另一元件或层“上”时，它可以直接在其他元件上，或者可以存在中间的层。另外，可以理解，当元件或层被称为在另一元件或层“下”时，它可以直接在其他元件下，或者可以存在一个以上的中间的层或元件。另外，还可以理解，当层或元件被称为在两层或两个元件“之间”时，它可以为两层或两个元件之间唯一的层，或还可以存在一个以上的中间层或元件。通篇相似的参考标记指示相似的元件。
在本发明中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (14)

1.一种阵列基板的制备方法，其特征在于，包括：
在衬底上形成第一膜层；所述第一膜层包括刻蚀部；
对所述刻蚀部进行湿法刻蚀，得到未贯穿所述刻蚀部的盲孔，所述盲孔的深度小于所述刻蚀部的厚度；
对所述盲孔的底部进行干法刻蚀，得到贯穿所述刻蚀部的通孔。
2.根据权利要求1所述的阵列基板的制备方法，其特征在于，进行所述湿法刻蚀使用的刻蚀液包括氟化氢、氟化铵与表面活性剂，其中，氟化氢的质量分数为2％～5％，氟化铵的质量分数为20％～40％，表面活性剂的质量分数为1％～5％。
3.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述通孔包括第一侧壁与第二侧壁，所述第一侧壁在所述湿法刻蚀中形成，所述第二侧壁在所述干法刻蚀中形成，所述第二侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第一侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
4.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述第一膜层包括打孔区；所述刻蚀部位于所述打孔区；所述打孔区包括第一打孔区与第二打孔区，所述刻蚀部包括第一刻蚀部与第二刻蚀部；所述第一刻蚀部位于所述第一打孔区，所述第二刻蚀部位于所述第二打孔区；所述盲孔包括第一盲孔与第二盲孔；所述第一盲孔在所述第一膜层上的投影位于所述第一打孔区，所述第二盲孔在所述第一膜层上的投影位于所述第二打孔区；
所述在衬底上形成第一膜层之前，还包括：
在衬底上形成第二膜层，所述第二膜层位于所述衬底与所述第一膜层之间；
在所述第二膜层上形成第三膜层，所述第三膜层位于所述第二膜层与第一膜层之间；所述第二膜层包括器件区，所述第三膜层在所述第二膜层上的投影位于所述器件区；所述第三膜层包括导电区，所述导电区在所述第一膜层上的投影位于所述第二打孔区；
所述在衬底上形成第一膜层之后，还包括：
在所述第一膜层远离所述衬底的一侧形成光刻胶层，所述光刻胶层包括镂空部与厚度减薄部，所述厚度减薄部在所述第一膜层上的投影落在所述第二打孔区内，所述镂空部在所述第一膜层上的投影落在所述第一打孔区内；
所述对所述刻蚀部进行湿法刻蚀，得到未贯穿所述刻蚀部的盲孔，包括：
对所述第一刻蚀部进行第一次湿法刻蚀，得到未贯穿所述第一刻蚀部的第一盲孔，经所述第一次湿法刻蚀后所述第一盲孔的深度为第一深度，所述第一深度小于所述第一刻蚀部的厚度；
对所述厚度减薄部进行灰化处理，去除所述厚度减薄部，以暴露所述第二刻蚀部；
对所述第一盲孔的底部以及所述第二刻蚀部进行第二次湿法刻蚀，经所述第二次湿法刻蚀后所述第一盲孔的深度为第二深度，所述第二深度小于所述第一刻蚀部的厚度，且大于所述第一深度，对所述第二刻蚀部进行所述第二次湿法刻蚀后得到第二盲孔，所述第二盲孔的深度为第三深度，所述第三深度小于所述第二刻蚀部的厚度。
5.根据权利要求4所述的阵列基板的制备方法，其特征在于，经所述第二次湿法刻蚀后所述第一盲孔的内底面与第一界面之间的间距为1000～1500埃米，所述第一界面为所述第一膜层与所述第二膜层之间的界面；
所述第二盲孔的内底面与第二界面之间的间距为1000～1500埃米，所述第二界面为所述第一膜层与所述第三膜层之间的界面。
6.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述通孔包括第一通孔与第二通孔，所述第一通孔在所述第一膜层上的投影落在所述第一打孔区内，所述第二通孔在所述第一膜层上的投影落在所述第二打孔区内；
所述对所述盲孔的底部进行干法刻蚀，得到贯穿所述刻蚀部的通孔，包括：
对所述第一盲孔的底部以及所述第二盲孔的底部进行干法刻蚀，得到所述第一通孔与所述第二通孔，所述第一通孔贯穿所述第一刻蚀部与所述第二膜层，所述第二通孔贯穿所述第二刻蚀部，且未贯穿所述第三膜层。
7.根据权利要求6所述的阵列基板的制备方法，其特征在于，所述第一通孔包括第三侧壁、第四侧壁与第五侧壁，所述第三侧壁在所述第一次湿法刻蚀中形成，所述第四侧壁在所述第二次湿法刻蚀中形成，所述第五侧壁在所述干法刻蚀中形成，所述第五侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第四侧壁与所述衬底靠近所述第一膜层的表面之间的夹角，所述第四侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第三侧壁与所述衬底靠近所述第一膜层的表面之间的夹角；
所述第二通孔包括第六侧壁与第七侧壁，所述第六侧壁在所述第二次湿法刻蚀中形成，所述第七侧壁在所述干法刻蚀中形成，所述第七侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第六侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
8.根据权利要求6所述的阵列基板的制备方法，其特征在于，所述在衬底上形成第二膜层之前，还包括：
在衬底上形成第四膜层，所述第四膜层位于所述第二膜层与所述衬底之间，所述第三膜层在所述衬底上的投影位于所述第四膜层在所述衬底上的投影内，所述第一通孔在所述衬底上的投影位于所述第四膜层在所述衬底上的投影内，所述第一通孔未贯穿所述第四膜层。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，所述第四膜层为遮光层，所述第四膜层的材料为金属；所述第二膜层为缓冲层，所述第一膜层为层间介质层，所述第三膜层为有源层，所述有源层包括两个导电区，一个导电区为源区，另一个导电区为漏区，所述第二打孔区的数目为两个，所述源区在所述第一膜层上的投影位于一个所述第二打孔区，所述漏区在所述第一膜层上的投影位于另一个所述第二打孔区，所述第二通孔的数目为两个，所述源区在所述第一膜层上的投影位于一个第二通孔在所述第一膜层上的投影内，所述漏区在所述第一膜层上的投影位于另一个第二通孔在所述第一膜层上的投影内。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，所述有源层还包括有源区，所述有源区位于所述源区与所述漏区之间；所述在所述第二膜层上形成第三膜层之后，还包括：
在所述第三膜层上形成栅极绝缘层与栅极；所述栅极位于所述栅极绝缘层与所述第一膜层之间，所述有源区位于所述栅极绝缘层在所述第三膜层上的投影内。
11.根据权利要求10所述的阵列基板的制备方法，其特征在于，所述对所述第一盲孔的底部以及所述第二盲孔的底部进行干法刻蚀，得到所述第一通孔与所述第二通孔之后，还包括：
在所述第一膜层上、所述第一通孔与所述第二通孔中沉积导电材料并进行图形化，得到源极、漏极以及连接孔，所述源区位于所述源极在所述第三膜层上的投影内，所述漏区位于所述漏极在所述第三膜层上的投影内，所述连接孔在所述第一膜层上的投影位于所述第一打孔区，所述连接孔与所述遮光层电连接，所述连接孔还与所述源极电连接。
12.根据权利要求4所述的阵列基板的制备方法，其特征在于，所述第一膜层的厚度为4000～10000埃米，所述第二膜层的厚度为2000～5000埃米。
13.一种阵列基板，其特征在于，包括：
衬底；
第一膜层，位于所述衬底上，所述第一膜层包括通孔，所述通孔包括第一侧壁与第二侧壁，所述第一侧壁与所述第二侧壁相接，所述第一侧壁远离所述衬底，所述第二侧壁靠近所述衬底，所述第二侧壁与所述衬底靠近所述第一膜层的表面之间的夹角大于所述第一侧壁与所述衬底靠近所述第一膜层的表面之间的夹角。
14.一种显示装置，其特征在于，包括权利要求13所述的阵列基板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420786A (zh) * 2020-11-06 2021-02-26 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113113353A (zh) * 2021-04-12 2021-07-13 合肥鑫晟光电科技有限公司 一种阵列基板的制备工艺、阵列基板及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation
JPH0936101A (ja) * 1995-07-21 1997-02-07 Nippon Steel Corp 半導体装置の製造方法
KR20000044926A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 비아홀 형성 방법
JP2004349451A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置及びその製造方法並びに電子機器
CN101207036A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 通孔刻蚀方法
CN106684031A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107104106A (zh) * 2017-04-10 2017-08-29 武汉华星光电技术有限公司 Tft基板的制作方法及tft基板
CN107946196A (zh) * 2017-11-28 2018-04-20 合肥鑫晟光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453403A (en) * 1994-10-24 1995-09-26 Chartered Semiconductor Manufacturing Pte, Ltd. Method of beveled contact opening formation
JPH0936101A (ja) * 1995-07-21 1997-02-07 Nippon Steel Corp 半導体装置の製造方法
KR20000044926A (ko) * 1998-12-30 2000-07-15 김영환 반도체 소자의 비아홀 형성 방법
JP2004349451A (ja) * 2003-05-22 2004-12-09 Seiko Epson Corp 半導体装置及びその製造方法、電気光学装置及びその製造方法並びに電子機器
CN101207036A (zh) * 2006-12-22 2008-06-25 中芯国际集成电路制造(上海)有限公司 通孔刻蚀方法
CN106684031A (zh) * 2015-11-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
CN107104106A (zh) * 2017-04-10 2017-08-29 武汉华星光电技术有限公司 Tft基板的制作方法及tft基板
CN107946196A (zh) * 2017-11-28 2018-04-20 合肥鑫晟光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112420786A (zh) * 2020-11-06 2021-02-26 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法
CN113113353A (zh) * 2021-04-12 2021-07-13 合肥鑫晟光电科技有限公司 一种阵列基板的制备工艺、阵列基板及显示装置
CN113113353B (zh) * 2021-04-12 2023-09-19 合肥鑫晟光电科技有限公司 一种阵列基板的制备工艺、阵列基板及显示装置

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