CN111581908A - 一种提升芯片硬宏供电可靠性的方法 - Google Patents

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Abstract

本发明公开了一种提升芯片硬宏供电可靠性的方法，包括：基于芯片的设计需求和走线资源约束确定芯片的芯片电源网络的拓扑结构；芯片电源网络的拓扑结构包括：金属层的层数、通用布线层的层数、通用布线层所金属层的层号、每一层通用布线层上金属线的物理位置、方向、线宽和间距；确定芯片的硬宏中的供电引脚所在通用布线层的层号；在硬宏中所在通用布线层上方除通用布线层以外的一层或多层金属层中进行硬宏专用电源网络的金属线布线；根据硬宏的逻辑功能，在硬宏专用电源网络中相邻两层的金属线间、硬宏专用电源网络的金属线与电源地引脚间以及硬宏专用电源网络的金属线与芯片电源网络间设置供电通孔，并通过供电通孔进行不同层金属线之间的连通。

Description

一种提升芯片硬宏供电可靠性的方法
技术领域
本发明涉及微电子技术领域，尤其涉及一种提升芯片硬宏供电可靠性的方法。
背景技术
数字后端集成电路(IC)设计中，宏单元(Macro)是设计中最常见的单元。Macro是一个宽泛的概念，通常我们把它分为硬宏(Hard Macro)和软宏(Soft Macro)。硬宏是指特定的功能模块，例如包括存储器(Memory)、锁相环PLL、锁相环DLL等各种IP核，即用于专用集成电路(ASIC)或现场可编程逻辑阵列(FPGA)中的预先设计好的电路功能模块，硬宏的逻辑在其本身内部已经集成好，根据工艺库进行调用即可。
在常规的数字电路设计中，通常是采用芯片本身的芯片电源网络(power mesh)对硬宏进行供电，芯片电源网络平铺整个芯片，硬宏上方位置的芯片电源网络通过叠层孔(stack via)与硬宏的供电引脚PG PIN相连通。
这种供电网络结构的鲁棒性较差，在特殊或极端条件下，硬宏的供电可靠性无法得到保障，可能会因此影响整个芯片性能。
发明内容
本发明的目的是针对现有技术的缺陷，提供一种提升芯片硬宏供电可靠性的方法，通过在硬宏上方位置芯片内部构建硬宏专用电源网络，来提升芯片硬宏供电可靠性。
有鉴于此，本发明实施例提供了一种提升芯片硬宏供电可靠性的方法，包括：
基于芯片的设计需求和走线资源约束确定芯片的芯片电源网络的拓扑结构；所述芯片具有多层金属层，相邻金属层的金属线方向相互垂直；所述芯片电源网络的拓扑结构包括：金属层的层数、通用布线层的层数、通用布线层所在金属层的层号、每一层通用布线层上金属线的物理位置、方向、线宽和间距；
确定芯片的硬宏hard macro中的供电引脚PG PIN所在金属层的层号；
在所述硬宏中供电引脚PG PIN所在金属层上方，除通用布线层以外的一层或多层金属层中，进行硬宏专用电源网络的金属线布线；
根据硬宏的供电逻辑，在所述硬宏专用电源网络中相邻两层的金属线之间、所述硬宏专用电源网络的金属线与所述供电引脚PG PIN之间、以及所述硬宏专用电源网络的金属线与所述芯片电源网络之间，设置叠层孔stack via，并通过叠层孔stack via进行不同层金属线之间的连通。
优选的，所述在所述硬宏中供电引脚PG PIN所在金属层上方，除通用布线层以外的一层或多层金属层中，进行硬宏专用电源网络的金属线布线具体包括：
在所述硬宏中PG PIN所在金属层上方选定通用布线层以外的一层或多层金属层用于硬宏专用电源网络的专用布线层；
确定每层专用布线层的走线轨道track；所述走线轨道track等间距排布；
对于每一层专用布线层，根据所述芯片电源网络的拓扑结构中金属线的间距和所述走线轨道track的间距将所述硬宏专用电源网络的专用布线层划分为多个布线单元；每个布线单元具有至少两条走线轨道track；
对于每一层专用布线层，在不超过预设的铺设比例条件下，在所述布线单元中选定至少一条走线轨道track进行金属线布线；所述多个布线单元中的金属线布线位置相同。
进一步优选的，所述硬宏专用电源网络中相邻专用布线层的金属线方向相互垂直，并且所述硬宏专用电源网络中最接近供电引脚PG PIN所在金属层的专用布线层的金属线方向与所述供电引脚PG PIN所在金属层的金属线方向相互垂直。
进一步优选的，不同专用布线层的金属线布线的数量相同或不同。
进一步优选的，不同专用布线层的金属线布线的位置相同或不同。
进一步优选的，相邻的专用布线层之间具有未进行金属线布线的金属层。
本发明提供了一种提升芯片硬宏供电可靠性的方法，通过在硬宏中PG PIN所在金属层上方的一层或多层金属层中进行硬宏专用电源网络的金属线布线，再通过叠层孔stack via实现与电源地引脚PG PIN之间以及芯片电源网络之间的连接，增强芯片硬宏的供电驱动能力，有效提升芯片硬宏供电可靠性。
附图说明
下面通过附图和实施例，对本发明实施例的技术方案做进一步详细描述。
图1为本发明实施例提供的提升芯片硬宏供电可靠性的方法流程图；
图2为一种芯片电源网络的拓扑结构示意图；
图3为本发明实施例提供的提升芯片硬宏供电可靠性的方法过程示意图。
具体实施方式
在集成电路设计中，随着芯片面积不断减小和芯片设计在时序、逻辑复杂性要求的不断提升，芯片的特征尺寸不断减小，采用不同的工艺下，芯片的可用金属层数也有所不同，例如典型的，在0.18um工艺下，可用金属层数通常为4、5、6层，0.13um工艺下，一般为4-8层可选，而到了65nm工艺，可供选择的金属层达到了11层。通常情况下，芯片电源网络的会占据芯片顶层的几层金属层。
在芯片中，硬宏的逻辑在其本身内部已经集成好，根据工艺库进行调用即可。因此，在一些工艺下，硬宏上方可能会存在没有芯片电源网络占据的一层或几层金属层。本发明实施例提供了一种提升芯片硬宏供电可靠性的方法，在不增加芯片面积的情况下，充分利用硬宏上方空置的一层或几层金属层进行硬宏供电可靠性的提升。
本发明实施例提供的提升芯片硬宏供电可靠性的方法，其主要步骤流程如图1所示，包括如下步骤：
步骤110，基于芯片的设计需求和走线资源约束确定芯片的芯片电源网络的拓扑结构；
具体的，在芯片设计前，芯片的设计需求就会被确定，这些需求会被转化为芯片的各项重要参数指标，并基于设计需求形成芯片的设计架构。通过寄存器转换级电路(Register Transfer Level，RTL)代码设计和验证，工艺库的选择确定，再进行综合和时序分析，生成基于所采用的工艺的电路网表，用于自动布局布线。
根据不同的工艺库，具有不同的走线资源约束，例如确定不同区域、不同层金属走线的线宽、间距、走线形式等。
因此根据芯片的设计需求和走线资源约束能够确定出芯片的芯片电源网络的拓扑结构。
芯片电源网络的拓扑结构是个复杂的金属网络。图2给出了一个芯片电源网络的例子。可以看到，从最上面的封装接触点(C4 BUMP)到最下面的晶体管电路(Logic)之间共有11层金属。每两层金属线中间有通孔(Via)连接，当然其连接关系是根据芯片布线设计需求而定。
芯片电源网络的拓扑结构具有多层金属层，相邻金属层的金属线方向相互垂直；芯片电源网络的拓扑结构包括：金属层的层数、通用布线层的层数、通用布线层所在金属层的层号、每一层通用布线层上金属线的物理位置、方向、线宽和间距。
例如在图2中，金属层为11层，通用布线层的层数为3层，占据9-11层的金属层，M9、M10、M11就是通用布线层所在金属层的层号。通用布线层用于对整个芯片提供全局电源供应。
步骤120，确定芯片的硬宏(hard macro)中的供电引脚(PG PIN)所在金属层的层号；
不同硬宏有其自己单独的LEF文件，也就是布局布线根据使用的单元几何信息库的文件格式文件，里面会定义硬宏的形状以及管脚的位置等等信息，其中包括了供电引脚的位置信息。
硬宏内部本身占据一层或几层金属层，例如一个硬宏内部最高占用到了金属层M4，那么在硬宏位置上M4以下的M1-M3的也被硬宏占据。在这4层金属中，会根据LEF文件规定其中供电引脚的引出层，例如M4。M4引出的引脚，通过通孔与M9、M10、M11中的一层或几层的通用布线层的金属连通。
步骤130，在硬宏中供电引脚所在金属层上方，除通用布线层以外的一层或多层金属层中，进行硬宏专用电源网络的金属线布线；
具体的，本步骤可以具体按照如下流程执行。
步骤131，在硬宏中供电引脚(PG PIN)所在金属层上方选定通用布线层以外的一层或多层金属层用于硬宏专用电源网络的专用布线层；
步骤132，确定每层专用布线层的走线轨道(track)；
其中，走线轨道(track)等间距排布。在数字后端芯片设计中，track是指走线轨道，可以约束走线器的走线方向。信号线通常必须走在track上。走线轨道(track)的间距通常会大于设计规则中允许的金属线最小间距，金属线最小间距是基于物理设计检查(Design Rule Checking，DRC)规则决定的，走线轨道(track)的间距具体结合所选用的工艺确定。
步骤133，对于每一层专用布线层，根据芯片电源网络的拓扑结构中金属线的间距和走线轨道(track)的间距将硬宏专用电源网络的专用布线层划分为多个布线单元；
其中，每个布线单元具有至少两条走线轨道。
步骤134，对于每一层专用布线层，在不超过预设的铺设比例条件下，在布线单元中选定至少一条走线轨道进行金属线布线；
其中，多个布线单元中的金属线布线位置相同。
不同专用布线层的金属线布线的数量相同或不同。
不同专用布线层的金属线布线的位置相同或不同。
相邻的专用布线层之间可以具有未进行金属线布线的金属层。
硬宏专用电源网络中相邻的专用布线层的金属线方向相互垂直，并且硬宏专用电源网络中最接近供电引脚(PG PIN)所在金属层的专用布线层的金属线方向与供电引脚(PGPIN)所在金属层的金属线方向相互垂直。从金属层中进行专用布线层的选定按照上述约束执行。
图3给出了一个具体的例子，展示了一个具体的提升芯片硬宏供电可靠性的方法过程示意图，用以对以上过程进行直观的说明，此例仅是为了更清楚的说明上述过程进行的举例。
在本例中，从M1到M11的金属线依次沿纵向、横向、纵向、横向……方向排布。选定金属层M5、M6用于硬宏专用电源网络的金属线布线。走线轨道(track)如图中虚直线所示，每个布线单元具有三条走线轨道。预设的铺设比例为不大于80％,在设计中选择其中两条走线轨道用于金属线布线。布线后的M5、M6上的金属线布线如图3中在这两层上的长方形框体所示。M7、M8在硬宏对应位置上没有金属线，在这里用虚线框标记仅为说明这两层的位置所在，并不表示有金属线布线。
步骤140，根据硬宏的供电逻辑，在硬宏专用电源网络中相邻两层的金属线之间、硬宏专用电源网络的金属线与供电引脚之间、以及硬宏专用电源网络的金属线与芯片电源网络之间，设置叠层孔(stack via)，并通过叠层孔(stack via)进行不同层金属线之间的连通。
本发明提供了一种提升芯片硬宏供电可靠性的方法，通过在硬宏中PG PIN所在金属层上方的一层或多层金属层中进行硬宏专用电源网络的金属线布线，再通过叠层孔stack via实现与电源地引脚PG PIN之间以及芯片电源网络之间的连接，增强芯片硬宏的供电驱动能力，有效提升芯片硬宏供电可靠性。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种提升芯片硬宏供电可靠性的方法，其特征在于，所述提升芯片硬宏供电可靠性的方法包括：
基于芯片的设计需求和走线资源约束确定芯片的芯片电源网络的拓扑结构；所述芯片具有多层金属层，相邻金属层的金属线方向相互垂直；所述芯片电源网络的拓扑结构包括：金属层的层数、通用布线层的层数、通用布线层所在金属层的层号、每一层通用布线层上金属线的物理位置、方向、线宽和间距；
确定芯片的硬宏hard macro中的供电引脚PG PIN所在金属层的层号；
在所述硬宏中供电引脚PG PIN所在金属层上方，除通用布线层以外的一层或多层金属层中，进行硬宏专用电源网络的金属线布线；
根据硬宏的供电逻辑，在所述硬宏专用电源网络中相邻两层的金属线之间、所述硬宏专用电源网络的金属线与所述供电引脚PG PIN之间、以及所述硬宏专用电源网络的金属线与所述芯片电源网络之间，设置叠层孔stack via，并通过叠层孔stack via进行不同层金属线之间的连通。
2.根据权利要求1所述的提升芯片硬宏供电可靠性的方法，其特征在于，所述在所述硬宏中供电引脚PG PIN所在金属层上方，除通用布线层以外的一层或多层金属层中，进行硬宏专用电源网络的金属线布线具体包括：
在所述硬宏中PG PIN所在金属层上方选定通用布线层以外的一层或多层金属层用于硬宏专用电源网络的专用布线层；
确定每层专用布线层的走线轨道track；所述走线轨道track等间距排布；
对于每一层专用布线层，根据所述芯片电源网络的拓扑结构中金属线的间距和所述走线轨道track的间距将所述硬宏专用电源网络的专用布线层划分为多个布线单元；每个布线单元具有至少两条走线轨道track；
对于每一层专用布线层，在不超过预设的铺设比例条件下，在所述布线单元中选定至少一条走线轨道track进行金属线布线；所述多个布线单元中的金属线布线位置相同。
3.根据权利要求2所述的提升芯片硬宏供电可靠性的方法，其特征在于，所述硬宏专用电源网络中相邻的专用布线层的金属线方向相互垂直，并且所述硬宏专用电源网络中最接近供电引脚PG PIN所在金属层的专用布线层的金属线方向与所述供电引脚PG PIN所在金属层的金属线方向相互垂直。
4.根据权利要求2所述的提升芯片硬宏供电可靠性的方法，其特征在于，不同专用布线层的金属线布线的数量相同或不同。
5.根据权利要求2所述的提升芯片硬宏供电可靠性的方法，其特征在于，不同专用布线层的金属线布线的位置相同或不同。
6.根据权利要求2所述的提升芯片硬宏供电可靠性的方法，其特征在于，相邻的专用布线层之间具有未进行金属线布线的金属层。
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Address after: Room 101-401, building 38, digital Silicon Valley Industrial Park, No. 999, Yinhuang East Road, Maanshan economic and Technological Development Zone, 243000, Anhui Province

Patentee after: Dongke semiconductor (Anhui) Co.,Ltd.

Address before: Building 38, digital Silicon Valley International Industrial Park, 999 Yinhuang East Road, Dangtu County, Ma'anshan City, Anhui Province 243100

Patentee before: ANHUI DONGKE SEMICONDUCTOR Co.,Ltd.

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