TW202131218A - 提高佈局設計的設計效能的方法 - Google Patents

提高佈局設計的設計效能的方法 Download PDF

Info

Publication number
TW202131218A
TW202131218A TW110100323A TW110100323A TW202131218A TW 202131218 A TW202131218 A TW 202131218A TW 110100323 A TW110100323 A TW 110100323A TW 110100323 A TW110100323 A TW 110100323A TW 202131218 A TW202131218 A TW 202131218A
Authority
TW
Taiwan
Prior art keywords
unit
timing
spare
units
pattern
Prior art date
Application number
TW110100323A
Other languages
English (en)
Inventor
顧鈞堯
張鈞皓
余明道
陳文豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202131218A publication Critical patent/TW202131218A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • G06F30/3312—Timing analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/31—Design entry, e.g. editors specifically adapted for circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/12—Symbolic schematics
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2111/00—Details relating to CAD techniques
    • G06F2111/20—Configuration CAD, e.g. designing by assembling or positioning modules selected from libraries of predesigned modules
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

揭示了用於透過應用佈局依賴效應(LDE)的功能性及備用單元的配置來提高佈局設計的設計效能的系統及方法。方法包括以下步驟：將與佈局設計相關聯的複數個技術檔案導入EDA系統中；將與佈局設計相關聯的網路連線表導入EDA系統中；導入含有功能性單元及備用單元的圖案-S時序資訊的標準單元庫；執行佈局規劃及備用單元插入，其中備用單元跨佈局規劃均勻地分佈；以及進行配置及優化，透過重新配置至少一個功能性單元及備用單元以形成具有至少一個時序關鍵單元的圖案-S，從而提高佈局設計的總時序效能。根據一些實施例，進行配置及優化進一步包括：將至少一個備用單元移動到抵靠至少一個時序關鍵單元的位置以針對至少一個時序關鍵單元的每一個形成圖案-S。

Description

透過應用LDE效應之功能性與備用單元的配置來提高設計效能的系統和方法
無
積體電路(IC)係製造成半導體材料的薄基板表面的電子電路。IC目前用於幾乎全部的電子設備，並且徹底改變了電子世界。可能藉由低成本生產IC製成的電腦、行動電話、及其他數位家用電器現在成為現代社會結構的不可或缺的部分。
無
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的的不同特徵。下文描述部件及佈置的具體實例以簡化本揭示的一實施例。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
積體電路（「IC」）係在經常由實質上矽形成的半導體材料的一個常見的小平面件上的一組電子電路。將大量微型電晶體整合到小晶片中產生的電路與由離散電子部件構成的彼等相比數量級更小、更廉價、且更快。積體電路佈局（亦稱為IC佈局）、或遮罩設計係關於平面幾何形狀的積體電路的表示，此等平面幾何形狀對應於構成IC部件的金屬、氧化物、或半導體層的圖案。 IC技術的進展（主要為較小的特徵及較大的晶片）已使積體電路中的電晶體數量每兩年翻倍，將此趨勢稱為莫耳定律(Moore's law)。
隨著部件變得越來越緊密，彼等部件開始對彼此產生影響。彼等相互效應經常不利於效能。彼等效應有時被稱為LDE’s。佈局依賴效應、或LDE（Layout Dependent Effect），指當製程幾何形狀減小時進階製程技術中的效能可變性效應。例如，LDE包括淺溝槽隔離(STI)及阱近接效應(WPE)。在LDE中，觀察到改變IC佈局對MOSFET元件參數及可靠性有影響。MOSFET（金屬氧化物半導體場效電晶體）係通常由可控矽氧化製造的FET（場效電晶體）的類型。MOSFET技術可包括絕緣閘極，其電壓決定MOSFET元件的傳導性。MOSFET利用所施加電壓的量改變傳導性的能力可用於擴增或切換電子訊號。STI（亦稱為盒隔離技術）係防止在相鄰半導體元件部件之間的電流洩漏的積體電路特徵。
更具體地，STI大體用於250奈米及更小的CMOS製程技術節點。CMOS（互補金屬氧化物半導體）係用於構造積體電路的技術。CMOS技術在微處理器、微控制器、靜態RAM、及其他數位邏輯電路中實施。CMOS技術亦用於類比電路中，諸如影像感測器（CMOS感測器）、資料轉換器、及用於許多類型通訊的高度整合的收發機。在形成電晶體之前，在半導體元件製造製程期間較早地產生STI。
在阱近接效應中，大部分歸因於修改的Vt，與理想配置的電晶體相比，靠近阱（界定阱）邊緣的電晶體具有不同效能。阱近接效應可以使電晶體速度變化多達±10%。
EDA或電子設計自動化亦被稱為電子電腦輔助設計(electronic computer-aided design，ECAD)。EDA係一類用於設計電子系統（諸如積體電路及印刷電路板）的軟體工具。EDA工具用於設計流程，晶片設計者實施此設計流程以設計及分析整個半導體積體電路晶片。因為現代半導體晶片通常包括數十億部件，故EDA對於IC設計者而言係有益工具。當前的數位流程變得日益模組化。前端產生編譯成「單元」調用而與單元技術無關的標準化設計描述。
單元使用特定的積體電路技術來實施邏輯或其他電子功能。在電子設計自動化(EDA)的上下文中的單元係在軟體中的電子電路的示意圖或實體佈局內的部件的抽象表示。基於單元的設計方法係使設計者能夠以不同的抽象位準分析晶片設計的技術。一位設計者可選擇關注於高位準邏輯功能，並且另一位設計者可關注於低位準實體實現方式。基於單元的設計技術亦使設計者能夠以更複雜的設計重新使用部件，而不明確考慮到全部低位準實施方式細節。標準單元係一組電晶體及互連結構，在一個實例中，此等電晶體及互連結構提供布耳(Boolean)邏輯函數，例如，AND、OR、XOR、XNOR、反相器、或儲存函數（正反器或鎖存器）。最簡單的標準單元係基本NAND、NOR、及XOR布耳函數的直接表示。實際上，可以實施較大複雜度的標準單元。備用單元係不具有功能性的單元，備用單元亦稱為在設計期間添加的填充單元。
製造商大體利用適合標準模擬工具的模擬模型提供用於其生產製程的部件庫。EDA軟體工具可用於幫助配置單元以提供滿足功能性需求的設計及幫助優化彼設計（例如，以最小化不利佈局依賴效應且如本文進一步描述）以利用潛在有益的單元間效應。
配置及路由（Place and route）、或P&R係在IC及現場可程式化閘陣列的設計中的一個階段。P&R可包括兩個步驟，亦即配置及路由。第一步驟配置涉及決定在日漸受限的空間中配置所有電子部件、電路系統、及邏輯元件的位置。配置之後為路由，路由決定所有接線連接元件的準確設計，例如，連接已配置部件所需的準確設計。此步驟實施期望連接，同時遵循製造製程的規則及限制。
標準單元的效能記錄在標準單元庫中，並且在假設目標標準單元由填充單元圍繞的情況下預特性化。歸因於佈局依賴效應，在配置及路由環境中，標準單元的實際效能可偏離標準庫中記錄的效能。在超出7 nm的進階製程中，佈局依賴效應的影響對標準單元變得日漸顯著，亦即，標準單元的效能歸因於相鄰環境而更易於波動，並且在矽上的實際效能與標準單元庫中記錄的效能之間存在較大的效能差異。
第1圖根據一些實施例定義了在庫特性化環境(library characterization environment )與實際P&R環境之間的比較。第1圖中的比較促進在後續段落中進一步解釋透過應用佈局依賴效應的功能性及備用單元的配置的設計效能提高。根據一些實施例，佈局110示出用於標準單元111的庫特性化環境。在記錄的標準單元庫中，標準單元111由相鄰填充器112、113、114及115圍繞，此等填充器分別位於標準單元111的頂部、左邊、底部及右邊。在實際P&R環境120中，標準單元121可面向與標準單元庫中記錄的環境110不同的環境。在實際P&R環境120中，例如，標準單元121由到標準單元121的頂部的僅一個填充器122圍繞。將其他標準單元123、124及125分別配置到標準單元121的左邊、底部及右邊。標準單元111在此預設環境110中的行為儲存在標準單元庫中。根據上文論述的佈局依賴效應，在時序、功率及其他態樣方面，如與佈局110相比，120中的佈局對標準單元121的效能有影響，特別是在進階節點技術途徑及超出7 nm中。在標準單元庫中記錄的效能特性化可能不正確地反映實際佈局120中的標準單元121的實際效能。可有益地將對應特性化添加到佈局120的標準單元庫，當在將來P&R中遇到相同佈局時用於將來參考。因此，標準單元庫特性化可在一個實施例中擴展到涵蓋越來越多的在實際P&R中遇到的佈局以促進將來設計。實際P&R環境120僅係用於說明目的的示例佈局，P&R環境可涵蓋在實際設計中遇到的任何其他可能的佈局。
儘管與具有填充單元緩衝器的預設佈置相比，某些單元佈置可以具有不利影響，但某些佈置可以提供效能增強。例如，抵靠單元的某些方式提高了積體電路的速度。例如，歸因於諸如RC效應的效應，抵靠具有較大主動區域高度的單元與具有較小主動區域高度的單元增加了抵靠具有較大主動區域高度的單元的速度。一個此種佈置在本文中被稱為圖案-S（pattern-S），其中在P&R期間佈置單元以匹配圖案-S，在此圖案-S處可能利用此效能提升。在半導體設計及製造中，標準單元可以含有不同高度的主動區域。具有較高主動區域的標準單元暗指存在更多導電元件，諸如鰭、奈米片及奈米線，可以實施此等導電元件以提高設計效能。具有較短主動區域的標準單元暗指存在較少導電元件，諸如鰭、奈米片及奈米線，可以實施此等導電元件以節省功率。當具有不同主動區域高度的標準單元抵靠時，已經發現具有較高主動區域的標準單元趨於具有較佳傳導性，從而為彼標準單元加速提供機會。此種圖案有時被稱為圖案-S。熟習此項技術者熟知圖案-S可以藉由增加對應周圍單元的效能而有益於周圍單元。
P&R軟體經歷具有每個新節點轉變的全面更新，但改變通常影響路由器及DRC（「設計規則檢查」）檢查器以處置新的且更複雜的路由規則。與主動區域跳動有關的關於新金屬/通孔層規則的以下論述為本領域熟練技術人員已知。二氧化矽在多層元件結構中用作遮罩材料或擴散阻障層。與單晶矽相比，針對幾乎全部常見的摻雜劑，雜質在氧化物中的擴散率係極低的。某些單元具有與其他單元相比較大的主動區域高度。在進階製程中，出現新類型的設計規則檢查（「DRC」）及限制。例如，此種新的設計規則及限制包括亞金屬規則。主動區域高度的差異係導電元件數量差異的結果，導電元件包括：鰭、奈米片、及奈米線。例如，較大數量的鰭、奈米片及奈米線可以導致較大的主動區域高度。在亞金屬層上的DRC誤差包括至少三種類型，第一類型，在佈植層上的寬度、間隔及面積設計規則檢查；第二類型，在主動區域層上的主動區域跳動規則檢查；及第三類型，禁止的汲極-汲極規則檢查。在進階技術中，添加兩種新類型的亞金屬規則：最小跳動、或min-跳動、及汲極-汲極抵靠。Min-跳動違規通常應用於主動區域（主動區域）層。當水平主動區域邊緣過短時，存在min-跳動違規，此min-跳動違規可以藉由將匹配單元插入中間的單元或插入稍後將填充的縫隙來固定。
第2A圖根據一些實施例示出了在單元抵靠中的主動區域圖案及圖案-S、以及其對單元效能提高的影響。所示出的具有圖案-S單元抵靠的主動區域圖案示出了設計效能提高，此設計效能提高可以透過以應用如下文描述的佈局依賴效應的方式配置功能性及備用單元來實現。根據一些實施例，例如，單元210在左邊抵靠另一單元220。根據一些實施例，單元210具有主動區域（主動區域）圖案211及212。根據一些實施例，單元220具有主動區域圖案221及222。主動區域圖案211及212具有與主動區域圖案221及222相比較大的主動區域高度。標準單元可以藉由設計以提供期望的功能性及驅動強度來具有不同的主動區域高度。當具有不同主動區域高度的單元抵靠時，可以導致主動區域跳動。根據一些實施例，設計規則包括最小佈植寬度、擴散跳動及汲極-汲極抵靠。根據一些實施例，當具有較大主動區域高度的單元與具有較小主動區域高度的單元抵靠時，提高了具有較大主動區域高度的單元的時序效能。例如，與單元220中的主動區域高度221及222相比，單元210具有較大主動區域高度211及212。因此，與其標準單元庫特性化相比，提高了單元210的時序效能，而與標準單元庫特性化相比，單元220的時序效能可在一些實施例保持不變。由此，在P&R中，在抵靠具有較大主動區域高度的標準單元與具有較小主動區域高度的標準單元時存在效能優點。提高了具有較大主動區域高度的標準單元的時序效能，而不犧牲其他標準單元的時序效能，由此，提高了P&R的總時序效能。根據一些實施例，單元210在右邊抵靠單元220。根據一些實施例，單元210在頂部抵靠單元220。根據一些實施例，單元210在底部抵靠單元220。根據一些實施例，第2A圖中示出的圖案被稱為圖案-S，其中具有較大主動區域高度的標準單元抵靠具有較小主動區域高度的另一標準單元。圖案-S不限於第2A圖中示出的具體構造。圖案-S不限於側邊抵靠。根據一些實施例，效能增強可以透過其他抵靠方式獲得，例如但不限於垂直抵靠。在垂直抵靠中，一個單元係在另一單元的頂部或底部上，而非左邊或右邊。根據一些實施例，期望在P&R中的圖案-S以改進IC效能。根據一些實施例，與標準單元庫特性化相比，藉由將單元及填充器移動到P&R中的適當位置來產生圖案-S實現效能提高。
第2B圖根據一些實施例示出了在佈局設計中的標準單元庫的實施方式。根據一些實施例，標準單元庫與CAD工具包括在一起來用於晶片設計。標準單元庫含有數位設計所需的原始單元，此外，已經特定優化的更複雜的單元亦可以包括在標準單元庫中。為了產生滿足所有規格及限制的功能性校正設計，在設計流程中需要不同工具的組合。此等工具針對提供給彼等工具用於設計的標準單元庫中的每個單元需要不同格式的具體資訊。根據一些實施例，如第2B圖中示出，佈局編輯器接受單元設計規格及目標技術檔案作為輸入，根據一些實施例，此等單元設計規格及目標技術檔包括具體設計標準、恆定高度、偏移等等。根據一些實施例，動態模擬需要硬體描述Verilog，並且硬體描述Verilog描述支援時序資訊的後注。根據一些實施例，電晶體及互連寄生使用Cadence或其他提取工具(SPACE)來提取。根據一些實施例，產生Spice或Spectre網路連線表，並且執行詳細的時序模擬。根據一些實施例，將包括製程、溫度及供應電壓變化的資料格式化為TLF檔案。根據一些實施例，在TLF檔案中亦含有針對每個單元的邏輯資訊。根據一些實施例，實施Cadence工具，類似地實施其他軟體工具。
第3圖根據一些實施例示出了備用單元的部署及使用。示出備用單元的部署及使用促進在後續段落中進一步解釋透過應用LED效應的功能性及備用單元的配置的設計效能提高。根據一些實施例，在IC設計中頻繁實施備用單元以最小化FEOL（線程前端）層中的工程修改命令(ECO)，用於藉由避免重新設計基層來節省成本。根據一些實施例，備用單元跨晶片均勻地分佈，並且左浮動以涵蓋設計的任何位置中的潛在ECO變化。根據一些實施例，當需要ECO時，設計者可以將訊號重新連接到附近的備用單元以改變功能而非重新設計基層。當不需要ECO改變時，則備用單元保持閒置而不影響設計。根據一些實施例中，設計300包括12乘12單元及/或填充器，其中將12個備用單元301、302、303、304、305、306、307、308、309、310、311及312示出為灰色框。剩餘框係功能性單元及/或填充器。如所示出，例如，訊號最初從單元351經由接線371導引至單元352，隨後經由接線372導引至單元353。根據一些實施例，若歸因於各種原因，例如，初始接線中的缺陷、或製造困難度，從單元351到單元353的訊號需要重新路由而不重新設計基層，則利用在相鄰區域中的備用單元309及310。如所示出，根據一些實施例，訊號從單元351經由接線381重新路由到備用單元309，隨後經由接線382到備用單元310，隨後經由接線383到目的地單元353。如上文論述，實現重新路由而不重新設計基層。如上文提及，標準單元庫含有單元的操作特性，並且在圖案-S佈置中定位的單元可以具有提高的效能。
第4A圖根據一些實施例示出了對具有圖案-S的單元的庫目錄的修改。示出對具有圖案-S的單元的庫目錄的修改促進在後續段落中進一步解釋透過應用佈局依賴效應的功能性及備用單元的配置的設計效能提高。根據一些實施例，如上文論述，設計效能可以透過應用佈局依賴效應及圖案-S的功能性單元及備用單元的配置及替換來提高。根據一些實施例，標準單元庫含有兩組時序資訊。第一組含有不考慮圖案-S的時序資訊，並且第二組含有考慮圖案-S的時序資訊。根據一些實施例，藉由將第二組時序資訊添加到標準單元庫，P&R工具能夠透過基於單元抵靠應用兩組單元時序資訊來優化電路設計。根據一些實施例，時序效能透過功能性單元的配置及替換來提高，如上文論述，P&R工具透過輕微細化局部相鄰區域中的標準單元配置而不引起時序的負擾動來嘗試形成圖案-S。根據一些實施例，若P&R工具亦嘗試形成在全域尺度內的較長範圍中具有標準單元的圖案-S，則引起較大的重新配置標準單元，並且因此，移位單元的時序效能可劣化。根據一些實施例，為了避免由長範圍重新配置標準單元引起的時序懲罰，移位備用單元，而不觸發時序懲罰，因為備用單元可能不具有任何實體連接。根據一些實施例，移動備用單元以在P&R中形成圖案-S。根據一些實施例，現有的標準單元庫藉由包括由圖案-S導致的額外時序資訊來增強。根據一些實施例，現有的庫格式410包括僅一組時序資訊資料結構，稱為「延遲」。作為比較，根據一些實施例，具有圖案-S的增強的庫格式420包括額外時序資料結構，稱為「delay_context_aware」，此結構含有由圖案-S導致的時序資訊。第4A圖中的資料係僅出於說明目的並且不反映任何實際實施方式。
第4B圖根據一些實施例示出了對應於單元庫中的單元的檔案視圖的單元結構的拓撲視圖。示出對應於單元庫中的單元的檔案視圖的單元結構的拓撲視圖促進在後續段落中進一步解釋透過應用佈局依賴效應的功能性及備用單元的配置的設計效能提高。舉例而言，左邊係單元庫中的單元的檔案視圖，右邊係在左邊描繪的相同單元的對應拓撲視圖。根據一些實施例，第4A圖中的單元檔案410及420均具有對應的拓撲視圖。在左邊的檔案視圖中產生及編輯參數及需求，並且拓撲視圖呈現左邊的實際實施方式中的單元的圖形結構。根據一些實施例，當在左邊的檔案視圖中進行編輯及改變時，右邊的拓撲視圖關於受編輯及改變影響的對應元素而改變。
第5圖根據一些實施例示出了利用功能性單元重新配置的效能優化。示出利用功能性單元重新配置的效能優化促進詳細解釋透過利用佈局依賴效應的功能性及備用單元的配置的設計效能提高。在第5圖中，設計510係在重新配置功能性單元之前的原始設計，作為比較，設計520係在重新配置某些功能性單元以提高時序效能之後的設計。根據一些實施例，在設計510中，訊號從第一時序關鍵單元511路由到第二時序關鍵單元512，隨後路由到第三時序關鍵單元513，隨後路由到第四時序關鍵單元514，例如，沿著此路由的總延遲估計為10 ps。作為比較，根據一些實施例，在設計520中，第一功能性單元525移動開兩個區塊到525’，以抵靠第一時序關鍵單元521來形成圖案-S。類似地，第二功能性單元526移動開兩個區塊到526’，以抵靠第二時序關鍵單元522用於形成另一圖案-S。重新配置兩個功能性單元525及526相對較短且限制在其相應區域鄰域中，因此，實現時序效能的總提高而不導致時序懲罰。當EDA工具嘗試在其区域鄰域之外較長地重新配置功能性單元時，其他路徑的時序可劣化，因此導致整個設計的總時序懲罰。例如，當EDA嘗試將第三功能性單元527移動開八個區塊到527’以形成具有第四時序關鍵單元524的圖案-S時，其他路徑的時序可劣化。因此，禁止第三功能性單元527移動到527’。根據一些實施例，例如，設計520的總延遲係僅2 ps而不重新配置527，並且實現總效能提高。根據一些實施例，例如，效能優化可以包括使用EDA工具重新佈置備用單元、或功能性單元、或功能性及備用單元二者以提高電路設計的效能的步驟。
第6圖根據一些實施例示出了利用備用單元重新配置的效能優化。根據一些實施例，在設計610中，九個備用單元跨佈局均勻地分佈，並且訊號從第一時序關鍵單元611路由到第二時序關鍵單元612，隨後到第三時序關鍵單元613，隨後到第四時序關鍵單元614。在設計620中，不如第5圖所示移動功能性單元，而是移動複數個備用單元以實現效能提高。根據一些實施例，例如，將第一備用單元625移動到625’以抵靠第一時序關鍵單元621，從而形成第一圖案-S，將第二備用單元626移動到626’以抵靠第二時序關鍵單元622，從而形成第二圖案-S，將第三備用單元627移動到627’以抵靠第三時序關鍵單元623，從而形成第三圖案-S，將第四備用單元628移動到628’以抵靠第四時序關鍵單元624，從而形成第四圖案-S。如上文論述，重新配置此等備用單元不導致對總設計的任何時序懲罰，所有四個備用單元可以移動以形成四個圖案-S，從而提高總時序效能。
第7圖係根據一些實施例示出了透過應用佈局依賴效應的功能性與備用單元的配置來提高設計效能的方法的圖。根據一些實施例，透過應用佈局依賴效應 700的功能性及備用單元的配置來提高設計效能的方法包括步驟710，將技術檔案讀取到EDA系統中，技術檔案包括有關技術規格。於步驟720，將網路連線表讀取到EDA系統中，網路連線表包括關於單元之間的關係的資訊。於步驟730，將含有圖案-S時序資訊的單元庫讀取到EDA系統中，圖案-S時序資料結構在第6圖中示出。隨後於步驟740，插入IC設計佈局規劃（IC design floorplan）及備用單元，如上文論述，備用單元跨佈局規劃均勻地分佈，以促進稍後的透過重新配置某些備用單元的時序效能提高。在下一步驟750中，執行配置及優化。在下一步驟760中，執行時脈樹（clock tree synthesis）合成及優化。根據一些實施例，當使用EDA合成時脈樹時，EDA藉由重新佈置單元及其他電路部件以產生與其他替代構造相比具有最佳效能的構造來優化效能。在下一步驟770中，執行路由及優化。在其中涉及優化的所有三個步驟750、760及770中，步驟780由P&R進行。根據一些實施例，若滿足預設條件，例如：關鍵路徑＞1，則如上文論述，細化備用單元位置以形成圖案-S。根據一些實施例，若滿足預設條件，例如：關鍵路徑＞1，則如上文論述，細化功能性單元位置以形成圖案-S，而不劣化其他時序路徑的時序。
第8圖係根據一些實施例示出了透過應用佈局依賴效應的功能性及備用單元的配置來提高設計效能的方法的流程圖。根據一些實施例，透過應用佈局依賴效應的功能性及備用單元的位置配置來提高設計效能的方法包括步驟810，將與佈局設計相關聯的複數個技術檔案導入EDA系統中。技術檔案包括目標技術資訊。方法包括下一步驟820，將與佈局設計相關聯的網路連線表導入EDA系統中。產生Spice或Spectre網路連線表，並且執行詳細時序模擬。方法包括下一步驟830，導入含有功能性單元及備用單元的圖案-S時序資訊的標準單元庫；方法包括下一步驟840，執行佈局規劃及備用單元插入，其中備用單元跨佈局規劃均勻地分佈。且方法包括下一步驟850，透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能，來進行配置及優化。時序關鍵單元係其部署在積體電路的時序中具有關鍵作用的單元，並且此種時序關鍵單元的部署相對於其他單元的位置變化改變了積體電路的時序特性。
透過應用佈局依賴效應的功能性及備用單元的配置來提高設計效能的方法的實例係使用Cadence EDA軟體工具。Cadence包括系統設計及驗證、數位設計及簽署、慣例IC/類比/RF設計、IC封裝設計及分析、PCB設計及分析。Cadence包括用於晶片設計的全部CAD工具所需的標準單元庫。例如，Cadence Virtuoso佈局編輯器採取Verilog描述、技術檔案及單元設計規格，並且將GDS II描述提供到Cadence抽象產生器，此Cadence抽象產生器亦採用配置及路由規則。配置及路由規則係技術檔案的部分。隨後Cadence抽象產生器將LEF描述提供到Cadence Diva Extraction或SPACE，后者繼而將SPICE或SPECTRE網路連線表提供到Cadence類比環境。Cadence類比環境亦採取時序及功率模擬、電晶體模型及製程角落資訊。藉由應用佈局依賴效應配置的功能性及備用單元係由Cadence進行，此Cadence具有規定的單元設計、技術檔案以及配置及路由規則。功能性及備用單元藉由應用佈局依賴效應來根據配置及路由規則移動。
根據一些實施例，揭示了一種用於透過應用佈局依賴效應(佈局依賴效應)的功能性及備用單元的配置來提高佈局設計的設計效能的方法。方法包括以下步驟：將與佈局設計相關聯的複數個技術檔案導入EDA系統中；將與佈局設計相關聯的網路連線表導入EDA系統中；導入含有功能性單元及備用單元的圖案-S時序資訊的標準單元庫，當不同主動區域高度的單元鄰近彼此配置時單元形成圖案-S；執行佈局規劃及備用單元插入，其中備用單元跨佈局規劃均勻地分佈；以及透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行配置及優化。根據一些實施例，進行配置及優化進一步包括：將備用單元移動至抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S。根據一些實施例，進行配置及優化進一步包括：將功能性單元移動至抵靠複數個時序關鍵單元的位置以形成圖案-S，用於選擇複數個時序關鍵單元而不劣化其他時序路徑的時序效能。根據一些實施例，方法進一步包括：透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行時脈樹合成及優化。根據一些實施例，進行時脈樹合成及優化進一步包括：將備用單元移動至抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S。根據一些實施例，進行時脈樹合成及優化進一步包含：將功能性單元移動至抵靠複數個時序關鍵單元的位置以形成圖案-S，用於選擇複數個時序關鍵單元而不劣化其他時序路徑的時序效能。根據一些實施例，方法進一步包括：透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行路由及優化。根據一些實施例，進行路由及優化進一步包括：將備用單元移動至抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S。根據一些實施例，進行路由及優化進一步包括：將功能性單元移動至抵靠複數個時序關鍵單元的位置以形成圖案-S，用於選擇複數個時序關鍵單元而不劣化其他時序路徑的時序效能。根據一些實施例，方法進一步包括：將由圖案-S引起的時序資訊記錄回標準單元庫中。
根據一些實施例，揭示了一種用於透過應用佈局依賴效應(佈局依賴效應)的功能性及備用單元的配置來提高佈局設計的設計效能的系統。系統包括：到EDA系統中的與佈局設計相關聯的複數個技術檔案；到EDA系統中的與佈局設計相關聯的網路連線表；標準單元庫，含有功能性單元及備用單元的圖案-S時序資訊；一單元，用於執行佈局規劃及備用單元插入，其中備用單元跨佈局規劃均勻地分佈；以及一單元，用於透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S，從而提高佈局設計的總時序效能來進行配置及優化。根據一些實施例，用於進行配置及優化的單元進一步包括：用於將備用單元移動到抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S的單元。根據一些實施例，用於進行配置及優化的單元進一步包括：用於將功能性單元移動到抵靠複數個時序關鍵單元的位置以形成圖案-S，用於選擇複數個時序關鍵單元而不劣化其他時序路徑的時序效能的單元。根據一些實施例，系統進一步包括：透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行時脈樹合成及優化的單元。根據一些實施例，用於進行時脈樹合成及優化的單元進一步包括：將備用單元移動到抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S的單元。根據一些實施例，用於進行時脈樹合成及優化的單元進一步包括：用於將功能性單元移動到抵靠複數個時序關鍵單元的位置以形成圖案-S，用於選擇複數個時序關鍵單元而不劣化其他時序路徑的時序效能的單元。根據一些實施例，系統進一步包括：用於透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行路由及優化的單元。根據一些實施例，用於進行路由及優化的單元進一步包括：將備用單元移動到抵靠複數個時序關鍵單元的位置以針對複數個時序關鍵單元的每一個形成圖案-S的單元。根據一些實施例，系統進一步包括：用於將由圖案-S引起的時序資訊記錄回標準單元庫中的單元。根據一些實施例，時序關鍵單元係其部署位置影響系統時序的單元。
根據一些實施例，揭示了用表示由製程設計的佈局的資料結構編碼的電腦可讀取媒體。製程包括以下步驟：將與佈局設計相關聯的複數個技術檔案導入電子設計自動化(EDA)系統中；將與佈局設計相關聯的網路連線表導入EDA系統中；導入含有功能性單元及備用單元的圖案-S時序資訊的標準單元庫；執行佈局規劃及備用單元插入，其中備用單元跨佈局規劃均勻地分佈；以及透過重新配置功能性單元及備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高佈局設計的總時序效能來進行配置及優化。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的一實施例的態樣。熟習此項技術者應瞭解，可輕易使用本揭示的一實施例作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的一實施例的精神及範疇，且可在不脫離本揭示的一實施例的精神及範疇的情況下產生本文的各種變化、取代及更改。
110:環境/佈局 111:標準單元 112:填充器 113:填充器 114:填充器 115:填充器 120:實際P&R環境 121:標準單元 122:填充器 123:標準單元 124:標準單元 125:標準單元 210:單元 211:主動區域圖案 212:主動區域圖案 221:主動區域高度 222:主動區域高度 300:設計 301:備用單元 302:備用單元 303:備用單元 304:備用單元 305:備用單元 306:備用單元 307:備用單元 308:備用單元 309:備用單元 310:備用單元 311:備用單元 312:備用單元 351:單元 352:單元 353:單元 371:接線 372:接線 382:接線 383:接線 410:現有的庫格式 420:增強的庫格式 510:設計 511:第一時序關鍵單元 512:第二時序關鍵單元 513:第三時序關鍵單元 514:第四時序關鍵單元 520:設計 521:第一時序關鍵單元 523:第三時序關鍵單元 524:第四時序關鍵單元 525,525’:第一功能性單元 526,526’:第二功能性單元 527,527’:第三功能性單元 610:設計 611:第一時序關鍵單元 612:第二時序關鍵單元 613:第三時序關鍵單元 614:第四時序關鍵單元 620:設計 621:第一時序關鍵單元 622:第二時序關鍵單元 623:第三時序關鍵單元 624:第四時序關鍵單元 625:第一備用單元 626,626’:第二備用單元 627,627’:第三備用單元 628,628’:第四備用單元 700:佈局依賴效應 710:步驟 720:步驟 730:步驟 740:步驟 750:步驟 760:步驟 770:步驟 780:步驟 810:步驟 820:步驟 830:步驟 840:步驟 850:步驟
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的一實施例的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。 第1圖根據一些實施例定義了在庫特性化環境與P&R環境之間的比較。 第2A圖根據一些實施例示出了在單元抵靠中的主動區域圖案及圖案-S、以及其對單元效能提高的影響。 第2B圖根據一些實施例示出了在佈局設計中的標準單元庫的實施方式。 第3圖根據一些實施例示出了備用單元的部署及使用。 第4A圖根據一些實施例示出了對具有圖案-S的庫格式的修改。 第4B圖根據一些實施例示出了對應於單元庫中的單元的檔案視圖的單元結構的拓撲視圖。 第5圖根據一些實施例示出了利用功能性單元重新配置的效能優化。 第6圖根據一些實施例示出了利用備用單元重新配置的效能優化。 第7圖係根據一些實施例示出了透過應用佈局依賴效應的功能性與備用單元的配置來提高設計效能的方法的圖。 第8圖係根據一些實施例示出了透過應用佈局依賴效應的功能性與備用單元的配置來提高設計效能的方法的流程圖。
700:佈局依賴效應
710:步驟
720:步驟
730:步驟
740:步驟
750:步驟
760:步驟
770:步驟
780:步驟

Claims (20)

  1. 一種用於提高一佈局設計的設計效能的方法，該方法包含： 將與該佈局設計相關聯的複數個技術檔案導入一電子設計自動化系統中； 將與該佈局設計相關聯的一網路連線表導入該電子設計自動化系統； 導入含有複數個功能性單元及複數個備用單元的一圖案-S時序資訊的一標準單元庫，其中當不同主動區域高度的多個單元鄰近彼此配置時該些功能性單元以及該些備用單元形成一圖案-S； 執行一佈局規劃及一備用單元插入，其中該些備用單元跨該佈局規劃均勻地分佈；以及 進行配置及優化，透過重新配置該些功能性單元及該些備用單元以形成具有複數個時序關鍵單元的該圖案-S從而提高該佈局設計的一總時序效能。
  2. 如請求項1所述的方法，其中進行配置及優化進一步包含： 將該些備用單元移動到抵靠該些時序關鍵單元的位置以針對該些時序關鍵單元的每一個形成該圖案-S，其中該些時序關鍵單元的至少一個的該時序效能藉由將該些備用單元的一個抵靠到該些時序關鍵單元的該至少一個而提高。
  3. 如請求項1所述的方法，其中進行配置及優化進一步包含： 將該些功能性單元移動到抵靠該些時序關鍵單元的位置以形成用於選擇該些時序關鍵單元圖案-S，其中當具有較小主動區域高度的一備用單元抵靠具有較大主動區域高度的一功能性單元時形成圖案-S，從而導致該功能性單元的時序效能提高。
  4. 如請求項1所述的方法，進一步包含： 透過重新配置該些功能性單元及該些備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高該佈局設計的一總時序效能來進行時脈樹合成及優化，其中圖案-S提高由具有較小主動區域高度的該些備用單元的至少一個抵靠的該些功能性單元的時序效能。
  5. 如請求項4所述的方法，其中進行時脈樹合成及優化進一步包含： 將該些備用單元移動到抵靠該些時序關鍵單元的位置以針對該些時序關鍵單元的每一個形成圖案-S。
  6. 如請求項4所述的方法，其中進行時脈樹合成及優化進一步包含： 將在一預定閾值距離內的該些功能性單元移動到抵靠該些時序關鍵單元的位置以形成圖案-S，用於選擇該些時序關鍵單元。
  7. 如請求項4所述的方法，進一步包含： 透過重新配置該些功能性單元及該些備用單元以形成具有複數個時序關鍵單元的圖案-S從而提高該佈局設計的一總時序效能來進行路由及優化。
  8. 如請求項7所述的方法，其中進行路由及優化進一步包含： 將該些備用單元移動到抵靠該些時序關鍵單元的位置以針對該些時序關鍵單元的每一個形成圖案-S。
  9. 如請求項7所述的方法，其中進行路由及優化進一步包含： 將該些功能性單元移動到抵靠該些時序關鍵單元的位置以形成圖案-S，用於選擇該些時序關鍵單元而不劣化其他時序路徑的時序效能。
  10. 如請求項9所述的方法，進一步包含： 將由圖案-S引起的時序資訊記錄回該標準單元庫中。
  11. 一種用於透過應用佈局依賴效應(佈局依賴效應)的至少一個功能性單元或備用單元的配置來提高一佈局設計的設計效能的系統，該系統包含： 與該佈局設計相關聯的複數個技術檔案； 與該佈局設計相關聯的一網路連線表； 一標準單元庫，含有該些功能性單元及該些備用單元的圖案-S時序資訊，其中該些備用單元跨一佈局規劃均勻地分佈； 一單元，用於執行佈局規劃及備用單元插入；以及 一單元，用於透過重新配置該至少一個功能性單元或該些備用單元以抵靠至少一個時序關鍵單元從而形成圖案-S，從而提高該佈局設計的一總時序效能來進行配置及優化。
  12. 如請求項11所述的系統，其中用於進行配置及優化的該單元進一步包含： 一子單元，用於將該至少一個備用單元移動到抵靠該至少一個時序關鍵單元的位置以針對該至少一個時序關鍵單元的每一個形成圖案-S。
  13. 如請求項11所述的系統，其中用於進行配置及優化的該單元進一步包含： 一子單元，用於將該至少一個功能性單元移動到抵靠該至少一個時序關鍵單元的位置以形成圖案-S，用於選擇該些時序關鍵單元而不劣化其他時序路徑的時序效能。
  14. 如請求項11所述的系統，進一步包含： 一單元，用於透過重新配置該至少一個功能性單元及該些備用單元以形成具有至少一個時序關鍵單元的圖案-S，從而提高該佈局設計的總時序效能來進行時脈樹合成及優化。
  15. 如請求項14所述的系統，其中用於進行時脈樹合成及優化的該單元進一步包含： 一子單元，用於將該至少一個備用單元移動到抵靠該至少一個時序關鍵單元的位置以針對該至少一個時序關鍵單元的每一個形成圖案-S。
  16. 如請求項14所述的系統，其中用於進行時脈樹合成及優化的該單元進一步包含： 一子單元，用於將該至少一個功能性單元移動到抵靠該至少一個時序關鍵單元的位置以形成圖案-S，用於選擇該些時序關鍵單元而不劣化其他時序路徑的時序效能。
  17. 如請求項14所述的系統，進一步包含： 一單元，用於透過重新配置該至少一個功能性單元及該些備用單元以形成具有該至少一個時序關鍵單元的圖案-S，從而提高該佈局設計的一總時序效能來進行路由及優化。
  18. 如請求項17所述的系統，其中用於進行路由及優化的該單元進一步包含： 一子單元，用於將該至少一個備用單元移動到抵靠該至少一個時序關鍵單元的位置以針對該至少一個時序關鍵單元的每一個形成圖案-S。
  19. 如請求項11所述的系統，其中該至少一個時序關鍵單元相對於其他單元的該部署的一区域變化改變了該佈局設計的該些時序特性。
  20. 一種用表示由一製程設計的一佈局的一資料結構編碼的電腦可讀取媒體，該製程包含： 將與該佈局設計相關聯的複數個技術檔案導入一電子設計自動化(EDA)系統中； 將與該佈局設計相關聯的一網路連線表導入該EDA系統中； 導入含有該至少一個功能性單元及該些備用單元的圖案-S時序資訊的一標準單元庫； 執行佈局規劃及備用單元插入，其中該至少一個備用單元跨該佈局規劃均勻地分佈；以及 透過重新配置該至少一個功能性單元及該些備用單元以形成具有至少一個時序關鍵單元的圖案-S，從而提高該佈局設計的一總時序效能來進行佈置及優化。
TW110100323A 2020-02-11 2021-01-05 提高佈局設計的設計效能的方法 TW202131218A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/787,410 2020-02-11
US16/787,410 US10956650B1 (en) 2020-02-11 2020-02-11 Systems and methods for improving design performance through placement of functional and spare cells by leveraging LDE effect

Publications (1)

Publication Number Publication Date
TW202131218A true TW202131218A (zh) 2021-08-16

Family

ID=74882820

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110100323A TW202131218A (zh) 2020-02-11 2021-01-05 提高佈局設計的設計效能的方法

Country Status (3)

Country Link
US (4) US10956650B1 (zh)
CN (1) CN113255266A (zh)
TW (1) TW202131218A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461576A (en) * 1993-09-01 1995-10-24 Arcsys, Inc. Electronic design automation tool for the design of a semiconductor integrated circuit chip
US6321371B1 (en) * 1999-07-01 2001-11-20 Agilent Technologies, Inc. Insertion of spare logic gates into the unused spaces between individual gates in standard cell artwork
US8266566B2 (en) * 2010-09-10 2012-09-11 International Business Machines Corporation Stability-dependent spare cell insertion
US8446176B1 (en) * 2011-12-15 2013-05-21 Freescale Semiconductor, Inc. Reconfigurable engineering change order base cell
US8661391B1 (en) * 2013-01-02 2014-02-25 International Business Machines Corporation Spare cell insertion based on reachable state analysis

Also Published As

Publication number Publication date
US10956650B1 (en) 2021-03-23
CN113255266A (zh) 2021-08-13
US11514224B2 (en) 2022-11-29
US20210248300A1 (en) 2021-08-12
US20230058814A1 (en) 2023-02-23
US20240020456A1 (en) 2024-01-18
US11755815B2 (en) 2023-09-12

Similar Documents

Publication Publication Date Title
US5666288A (en) Method and apparatus for designing an integrated circuit
US7908571B2 (en) Systems and media to improve manufacturability of semiconductor devices
Golshan Physical design essentials
US9928337B2 (en) Integrated circuit and design method for same
TWI771617B (zh) 積體電路、積體電路形成方法及設計系統
US11443094B2 (en) Method of inserting dummy boundary cells for macro/IP and IC
TW202018869A (zh) 積體電路佈局方法
US20240037309A1 (en) Multiplexer
KR20170133750A (ko) 집적 회로의 설계를 위한 컴퓨터 구현 방법
US8527933B2 (en) Layout technique for stress management cells
KR101697343B1 (ko) 집적 회로의 레이아웃 설계 방법 및 상기 집적 회로의 제조 방법
US11392743B2 (en) Multiplexer
CN111488722B (zh) 一种全定制低漏电数字电路标准单元设计方法
KR20170094744A (ko) 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법
TW202131218A (zh) 提高佈局設計的設計效能的方法
Posser et al. Electromigration Inside Logic Cells
JP2010073728A (ja) 半導体集積回路レイアウト設計方法及び半導体集積回路レイアウト設計装置
US11941338B2 (en) Integrated circuit with dummy boundary cells
US10509888B1 (en) System and method for forming integrated device
Chung et al. Improving performance and power by co-optimizing middle-of-line routing, pin pattern generation, and contact over active gates in standard cell layout synthesis
Bandi et al. Design in reliability for communication designs
TW202411874A (zh) 積體電路設計方法、系統以及電腦程式產品
Rovner Circuit-Layout Co-optimization for Extremely Regular Design Fabrics in Nanoscale ICs
Huijbregts et al. Magma Low-Power Flow
Golshan Floorplanning