CN111565033A - 一种复合型晶体管器件的过流保护电路 - Google Patents

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Abstract

本发明提供一复合型晶体管器件的过流保护电路，连接于输入端和负载端之间，包括：控制端电压产生模块，用于在第一电压的驱动下使其输出端电压跟随输入端电压变化，产生控制端电压以输出；复合型晶体管器件，连接于控制端电压产生模块和负载端之间，用于在控制端电压及第二电压的作用下导通，产生流经负载端的输出电流；过流保护模块，连接于复合型晶体管器件和负载端之间，用于在输出电流超出电流限定值时向复合型晶体管器件提供钳位电压并利用该电压对流经复合型晶体管器件的电流进行限制，从而对输出电流进行限流。通过本发明解决了现有过流保护电路因感测电阻导致输出电压裕量受限及电路温度过高的问题、因限流反馈环路导致响应速度慢的问题。

Description

一种复合型晶体管器件的过流保护电路
技术领域
本发明涉及集成电路领域，特别是涉及一种复合型晶体管器件的过流保护电路。
背景技术
对于复合型晶体管器件而言，过流保护是必不可少的一部分，用以在电路发生过电流事件，尤其是负载侧短路时，通过限制流经输出设备的电流来有效防止输出设备的损坏。
现有一种复合型晶体管器件的过流保护电路如图1所示，通过在输出电流路径中插入一感测电阻以感测输出电流，并在感测电流超过电流限制时，激活过流保护电路来进行过流保护。此种方法存在如下缺点：第一，由于感测电阻上的压降，导致输出电压裕量受到限制；第二，耗散在感测电阻上的大功率将使电路温度升高，这可能会影响相邻电路的功能，甚至在温度升高幅度过大时损坏相邻电路。
现有另一种复合型晶体管器件的过流保护电路如图2所示，不使用感测电阻，而是通过限流反馈环路来限制输出电流。此种方法的缺点是响应速度慢，较慢的响应速度可能会导致输出电流过冲，使得在此期间输出电流会超过所需限制，从而损坏输出设备；此外，该方法还需保持限流反馈环路的稳定性。
鉴于此，有必要设计一种新的复合型晶体管器件的过流保护电路用以解决上述技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种复合型晶体管器件的过流保护电路，用于解决现有过流保护电路因感测电阻导致的输出电压裕量受限及电路温度过高的问题、因限流反馈环路导致的响应速度慢的问题。
为实现上述目的及其他相关目的，本发明提供一种复合型晶体管器件的过流保护电路，连接于输入端和负载端之间，所述过流保护电路包括：
控制端电压产生模块，用于在第一电压的驱动下，使其输出端电压跟随输入端电压变化，从而产生控制端电压以输出；
复合型晶体管器件，连接于控制端电压产生模块和负载端之间，用于在控制端电压及第二电压的作用下导通，从而产生流经所述负载端的输出电流；
过流保护模块，连接于复合型晶体管器件和负载端之间，用于在所述输出电流超出电流限定值时，向所述复合型晶体管器件提供钳位电压，并利用所述钳位电压对流经所述复合型晶体管器件的电流进行限制，从而对所述输出电流进行限流。
可选地，所述控制端电压产生模块包括：第一电流源、第二电流源及PMOS控制管，所述第一电流源的一端接入所述第一电压，所述第一电流源的另一端连接于所述PMOS控制管的源极端，同时接入所述输入端电压，所述PMOS控制管的漏极端连接于所述第二电流源的一端，所述第二电流源的另一端接入所述第二电压，所述PMOS控制管的栅极端连接于其漏极端，同时作为所述控制端电压产生模块的输出端。
可选地，所述复合型晶体管器件包括：第一晶体管及第二晶体管，所述第一晶体管的控制端连接于所述控制端电压产生模块及所述过流保护模块，所述第一晶体管的第一连接端连接于所述过流保护模块，所述第一晶体管的第二连接端连接于所述第二晶体管的控制端，所述第二晶体管的第一连接端接入所述第二电压，所述第二晶体管的第二连接端连接于所述负载端；其中，所述第一晶体管的第二连接端还通过第一电阻接入所述第二电压。
可选地，所述第一晶体管包括PMOS晶体管，所述第二晶体管包括NPN型晶体管；此时，所述PMOS晶体管的栅极端连接于所述控制端电压产生模块及所述过流保护模块，所述PMOS晶体管的源极端连接于所述过流保护模块，所述PMOS晶体管的漏极端连接于所述NPN型晶体管的基极，所述NPN型晶体管的发射极接入所述第二电压，所述NPN型晶体管的集电极连接于所述负载端。
可选地，所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块及所述过流保护模块，所述PNP型晶体管的发射极连接于所述过流保护模块，所述PNP型晶体管的集电极连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压，所述NMOS晶体管的漏极端连接于所述负载端。
可选地，所述第一晶体管包括PMOS晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PMOS晶体管的栅极端连接于所述控制端电压产生模块及所述过流保护模块，所述PMOS晶体管的源极端连接于所述过流保护模块，所述PMOS晶体管的漏极端连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压，所述NMOS晶体管的漏极端连接于所述负载端。
可选地，所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NPN型晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块及所述过流保护模块，所述PNP型晶体管的发射极连接于所述过流保护模块，所述PNP型晶体管的集电极连接于所述NPN型晶体管的基极，所述NPN型晶体管的发射极接入所述第二电压，所述NPN型晶体管的集电极连接于所述负载端。
可选地，所述过流保护模块包括：二极管串及第二电阻，所述二极管串的阳极端连接于所述第二电阻的一端，同时连接于所述负载端，所述二极管串的阴极端连接于所述第一晶体管的控制端，所述第二电阻的另一端连接于所述第一晶体管的第一连接端；其中，所述二极管串包括N个串联的二极管，N为大于1的正整数。
可选地，所述第二电阻为可调电阻。
如上所述，本发明的一种复合型晶体管器件的过流保护电路，通过控制端电压产生模块、复合型晶体管器件及过流保护模块的设置，实现了对所述复合型晶体管器件的过流保护；同时降低了耗散在电阻上的功耗，避免了因耗散在电阻上的功耗而导致电路温度过高的问题；更保证了响应速度，避免了输出电流因响应速度慢而出现过冲的问题。
附图说明
图1显示为现有一种复合型晶体管器件的过流保护电路示意图。
图2显示为现有另一种复合型晶体管器件的过流保护电路示意图。
图3显示为本发明复合型晶体管器件的过流保护电路示意图。
元件标号说明：100控制端电压产生模块，200复合型晶体管器件，300过流保护模块。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图3所示，本实施例提供一种复合型晶体管器件的过流保护电路，连接于输入端和负载端之间，所述过流保护电路包括：
控制端电压产生模块100，用于在第一电压VCC的驱动下，使其输出端电压跟随输入端电压变化，从而产生控制端电压以输出；
复合型晶体管器件200，连接于控制端电压产生模块100和负载端之间，用于在控制端电压及第二电压VEE的作用下导通，从而产生流经所述负载端的输出电流；
过流保护模块300，连接于复合型晶体管器件200和负载端之间，用于在所述输出电流超出电流限定值时，向所述复合型晶体管器件200提供钳位电压，并利用所述钳位电压对流经所述复合型晶体管器件200的电流进行限制，从而对所述输出电流进行限流。
作为示例，如图3所示，所述控制端电压产生模块100包括：第一电流源I1、第二电流源I2及PMOS控制管M1，所述第一电流源I1的一端接入所述第一电压VCC，所述第一电流源I1的另一端连接于所述PMOS控制管M1的源极端，同时接入所述输入端电压，所述PMOS控制管M1的漏极端连接于所述第二电流源I2的一端，所述第二电流源I2的另一端接入所述第二电压VEE，所述PMOS控制管M1的栅极端连接于其漏极端，同时作为所述控制端电压产生模块100的输出端。可选地，所述PMOS控制管M1的衬底端与其源极端短接，从而消除所述PMOS控制管M1的体效应，提高线性度。本示例中，所述PMOS控制管M1在所述第一电流源I1及所述第二电流源I2的偏置下具有恒定的栅源电压VGS_M1，从而使所述PMOS控制管M1的栅极端电压跟随其源极端电压（也即输入端电压）变化；具体为：当输入端电压减小（即所述PMOS控制管M1的源极端电压减小）时，基于所述PMOS控制管M1具有恒定的栅源电压VGS_M1，所述PMOS控制管M1的栅极端电压随之减小；反之，当输入端电压增大（即所述PMOS控制管M1的源极端电压增大）时，基于所述PMOS控制管M1具有恒定的栅源电压VGS_M1，所述PMOS控制管M1的栅极端电压随之增大。
作为示例，所述复合型晶体管器件200包括：第一晶体管及第二晶体管，所述第一晶体管的控制端连接于所述控制端电压产生模块100及所述过流保护模块300，所述第一晶体管的第一连接端连接于所述过流保护模块300，所述第一晶体管的第二连接端连接于所述第二晶体管的控制端，所述第二晶体管的第一连接端接入所述第二电压VEE，所述第二晶体管的第二连接端连接于所述负载端；其中，所述第一晶体管的第二连接端还通过第一电阻R1接入所述第二电压VEE。如图3所示，本示例中，所述第一晶体管包括PMOS晶体管M2，所述第二晶体管包括NPN型晶体管Q1；此时，所述PMOS晶体管M2的栅极端连接于所述控制端电压产生模块100及所述过流保护模块300，所述PMOS晶体管M2的源极端连接于所述过流保护模块300，所述PMOS晶体管M2的漏极端连接于所述NPN型晶体管Q1的基极，所述NPN型晶体管Q1的发射极接入所述第二电压VEE，所述NPN型晶体管Q1的集电极连接于所述负载端。可选地，所述PMOS晶体管M2的衬底端与其源极端短接，从而消除所述PMOS晶体管M2的体效应，提高线性度。本示例中，所述PMOS晶体管M2及所述NPN型晶体管Q1组成一复合型PNP管，该复合型PNP管在控制端电压及第二电压VEE的作用下导通，从而产生流经所述负载端的输出电流。
作为示例，如图3所示，所述过流保护模块300包括：二极管串（D1至DN）及第二电阻R2，所述二极管串（D1至DN）的阳极端连接于所述第二电阻R2的一端，同时连接于所述负载端，所述二极管串（D1至DN）的阴极端连接于所述第一晶体管的控制端，所述第二电阻R2的另一端连接于所述第一晶体管的第一连接端；其中，所述二极管串（D1至DN）包括N个串联的二极管，N为大于1的正整数。如图3所示，本示例中，所述二极管串（D1至DN）的阳极端连接于所述第二电阻R2的一端，同时连接于所述负载端，所述二极管串（D1至DN）的阴极端连接于所述PMOS晶体管的栅极端，所述第二电阻R2的另一端连接于所述PMOS晶体管的源极端。本示例中，当输出电流开始增大时，流经所述第二电阻R2的电流增大，此时所述第二电阻两端的压降VR及所述PMOS晶体管M2的源栅电压VSG_M2均会随之增大；随着输出电流不断增大，二者之和（VR+VSG_M2）逐渐接近所述二极管串（D1至DN）两端的压降，即N*VD，其中VD为单个二极管的导通电压；当输出电流达到电流限定值时，二者之和（VR+VSG_M2）等于N*VD，以将所述PMOS晶体管M2的源栅电压VSG_M2钳位在（N*VD-VR），从而将所述PMOS晶体管M2的漏极端电流及所述NPN型晶体管Q1的集电极电流限制为定值，进而对所述输出电流进行限流，实现过流保护。由于所述NPN型晶体管Q1的集电极电流与所述PMOS晶体管M2的漏极端电流之比很大，故流经所述第二电阻R2的最大电流相较于最大输出电流而言相对较小，从而降低了耗散在所述第二电阻R2上的功耗，避免了由于所述第二电阻R2上的功耗而导致电路温度过高的问题；而且，利用所述二极管串（D1至DN）对所述PMOS晶体管M2的源栅电压VSG_M2进行钳位，使得钳位立即生效，保证了响应速度，避免了输出电流因响应速度慢而出现过冲的情况。
具体的，所述第二电阻R2为可调电阻。实际应用中，PMOS控制管M1的阈值电压、PMOS晶体管M2的阈值电压、NPN型晶体管Q1的电流增益、二极管串中单个二极管的导通电压、第一电阻R1的阻值及第二电阻R2的阻值会由于工艺原因而发生变化，从而导致电流限定值的变化，故通常需要对本示例所述过流保护电路进行校正，以避免电流限定值对于NPN型晶体管Q1而言过大而导致其损坏。具体操作时，可通过改变所述二极管串（D1至DN）中串联二极管的数量或第二电阻R2的阻值来校正该电流限定值；其中，通过第一种方法来校正该电流限定值时，通过改变所述二极管串（D1至DN）中串联二极管的数量来改变其两端压降，从而使所述PMOS晶体管M2的源栅电压VSG_M2钳位在不同电压值下，进而实现对该电流限定值的校正；该方法操作简单，但精度较低。通过第二种方法来校正该电流限定值时，通过改变第二电阻R2的阻值来使所述PMOS晶体管M2的源栅电压VSG_M2钳位在不同电压值下，进而实现对该电流限定值的校正；该方法操作相对较复杂，但可以精确设定该电流限定值。在通过第二种方法来校正该电流限定值时，可先测量没修调前的输出电流，判断输出电流是否超过电流限定值，如果输出电流超过电流限定值，则通过激光烧蚀来连续修调所述第二电阻的阻值，或通过激光烧断熔丝来离散修调所述第二电阻的阻值（此时所述第二电阻由多个并联电阻构成），或利用数字方式控制开关通断来修调所述第二电阻的阻值（此时所述第二电阻由多个并联电阻构成）。
对比例
如图3所示，在复合型晶体管器件所组电路未包括过流保护模块300时，当输入端电压减小（即所述PMOS控制管M1的源极端电压减小）时，所述PMOS控制管M1的栅极端电压跟随输入端电压减小，此时所述PMOS晶体管M2的源栅电压VSG_M2增大，所述PMOS晶体管M2开始从负载端汲取电流，并通过该汲取电流与（VB/R1）之差驱动所述NPN型晶体管Q1，其中VB为所述NPN型晶体管的基极电压；该汲取电流（即流经所述PMOS晶体管M2的电流）与所述PMOS晶体管M2的电流增益的乘积等于所述NPN型晶体管Q1的集电极电流，该集电极电流也从负载端汲取。由于所述NPN型晶体管Q1的电流增益很大，约等于流经所述NPN型晶体管Q1的电流与流经所述PMOS晶体管M2的电流之比，因此，在复合型晶体管器件所组电路没有任何电流限制时，流经所述NPN型晶体管Q1的电流会迅速变大，从而可能会损坏负载端设备。
实施例二
相较于实施例一，本实施例的区别在于：所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块100及所述过流保护模块300，所述PNP型晶体管的发射极连接于所述过流保护模块300，所述PNP型晶体管的集电极连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压VEE，所述NMOS晶体管的漏极端连接于所述负载端。在所述过流保护模块300包括二极管串（D1至DN）及第二电阻R2时，所述二极管串（D1至DN）的阳极端连接于所述第二电阻R2的一端，同时连接于所述负载端，所述二极管串（D1至DN）的阴极端连接于所述PNP型晶体管的基极，所述第二电阻R2的另一端连接于所述PNP型晶体管的发射极。可选地，所述NMOS晶体管的衬底端与其源极端短接，从而消除所述NMOS晶体管的体效应，提高线性度。
实施例三
相较于实施例一，本实施例的区别在于：所述第一晶体管包括PMOS晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PMOS晶体管的栅极端连接于所述控制端电压产生模块100及所述过流保护模块300，所述PMOS晶体管的源极端连接于所述过流保护模块300，所述PMOS晶体管的漏极端连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压VEE，所述NMOS晶体管的漏极端连接于所述负载端。在所述过流保护模块300包括二极管串（D1至DN）及第二电阻R2时，所述二极管串（D1至DN）的阳极端连接于所述第二电阻R2的一端，同时连接于所述负载端，所述二极管串（D1至DN）的阴极端连接于所述PMOS晶体管的栅极端，所述第二电阻R2的另一端连接于所述PMOS晶体管的源极端。可选地，所述PMOS晶体管的衬底端与其源极端短接、所述NMOS晶体管的衬底端与其源极端短接，从而消除所述PMOS晶体管及所述NMOS晶体管的体效应，提高线性度。
实施例四
相较于实施例一，本实施例的区别在于：所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NPN型晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块100及所述过流保护模块300，所述PNP型晶体管的发射极连接于所述过流保护模块300，所述PNP型晶体管的集电极连接于所述NPN型晶体管的基极，所述NPN型晶体管的发射极接入所述第二电压VEE，所述NPN型晶体管的集电极连接于所述负载端。在所述过流保护模块300包括二极管串（D1至DN）及第二电阻R2时，所述二极管串（D1至DN）的阳极端连接于所述第二电阻R2的一端，同时连接于所述负载端，所述二极管串（D1至DN）的阴极端连接于所述PNP型晶体管的基极，所述第二电阻R2的另一端连接于所述PNP型晶体管的发射极。
综上所述，本发明的一种复合型晶体管器件的过流保护电路，通过控制端电压产生模块、复合型晶体管器件及过流保护模块的设置，实现了对所述复合型晶体管器件的过流保护；同时降低了耗散在电阻上的功耗，避免了因耗散在电阻上的功耗而导致电路温度过高的问题；更保证了响应速度，避免了输出电流因响应速度慢而出现过冲的问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (9)

1.一种复合型晶体管器件的过流保护电路，连接于输入端和负载端之间，其特征在于，所述过流保护电路包括：
控制端电压产生模块，用于在第一电压的驱动下，使其输出端电压跟随输入端电压变化，从而产生控制端电压以输出；
复合型晶体管器件，连接于控制端电压产生模块和负载端之间，用于在控制端电压及第二电压的作用下导通，从而产生流经所述负载端的输出电流；
过流保护模块，连接于复合型晶体管器件和负载端之间，用于在所述输出电流超出电流限定值时，向所述复合型晶体管器件提供钳位电压，并利用所述钳位电压对流经所述复合型晶体管器件的电流进行限制，从而对所述输出电流进行限流。
2.根据权利要求1所述的复合型晶体管器件的过流保护电路，其特征在于，所述控制端电压产生模块包括：第一电流源、第二电流源及PMOS控制管，所述第一电流源的一端接入所述第一电压，所述第一电流源的另一端连接于所述PMOS控制管的源极端，同时接入所述输入端电压，所述PMOS控制管的漏极端连接于所述第二电流源的一端，所述第二电流源的另一端接入所述第二电压，所述PMOS控制管的栅极端连接于其漏极端，同时作为所述控制端电压产生模块的输出端。
3.根据权利要求1所述的复合型晶体管器件的过流保护电路，其特征在于，所述复合型晶体管器件包括：第一晶体管及第二晶体管，所述第一晶体管的控制端连接于所述控制端电压产生模块及所述过流保护模块，所述第一晶体管的第一连接端连接于所述过流保护模块，所述第一晶体管的第二连接端连接于所述第二晶体管的控制端，所述第二晶体管的第一连接端接入所述第二电压，所述第二晶体管的第二连接端连接于所述负载端；其中，所述第一晶体管的第二连接端还通过第一电阻接入所述第二电压。
4.根据权利要求3所述的复合型晶体管器件的过流保护电路，其特征在于，所述第一晶体管包括PMOS晶体管，所述第二晶体管包括NPN型晶体管；此时，所述PMOS晶体管的栅极端连接于所述控制端电压产生模块及所述过流保护模块，所述PMOS晶体管的源极端连接于所述过流保护模块，所述PMOS晶体管的漏极端连接于所述NPN型晶体管的基极，所述NPN型晶体管的发射极接入所述第二电压，所述NPN型晶体管的集电极连接于所述负载端。
5.根据权利要求3所述的复合型晶体管器件的过流保护电路，其特征在于，所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块及所述过流保护模块，所述PNP型晶体管的发射极连接于所述过流保护模块，所述PNP型晶体管的集电极连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压，所述NMOS晶体管的漏极端连接于所述负载端。
6.根据权利要求3所述的复合型晶体管器件的过流保护电路，其特征在于，所述第一晶体管包括PMOS晶体管，所述第二晶体管包括NMOS晶体管；此时，所述PMOS晶体管的栅极端连接于所述控制端电压产生模块及所述过流保护模块，所述PMOS晶体管的源极端连接于所述过流保护模块，所述PMOS晶体管的漏极端连接于所述NMOS晶体管的栅极端，所述NMOS晶体管的源极端接入所述第二电压，所述NMOS晶体管的漏极端连接于所述负载端。
7.根据权利要求3所述的复合型晶体管器件的过流保护电路，其特征在于，所述第一晶体管包括PNP型晶体管，所述第二晶体管包括NPN型晶体管；此时，所述PNP型晶体管的基极连接于所述控制端电压产生模块及所述过流保护模块，所述PNP型晶体管的发射极连接于所述过流保护模块，所述PNP型晶体管的集电极连接于所述NPN型晶体管的基极，所述NPN型晶体管的发射极接入所述第二电压，所述NPN型晶体管的集电极连接于所述负载端。
8.根据权利要求3至7任一项所述的复合型晶体管器件的过流保护电路，其特征在于，所述过流保护模块包括：二极管串及第二电阻，所述二极管串的阳极端连接于所述第二电阻的一端，同时连接于所述负载端，所述二极管串的阴极端连接于所述第一晶体管的控制端，所述第二电阻的另一端连接于所述第一晶体管的第一连接端；其中，所述二极管串包括N个串联的二极管，N为大于1的正整数。
9.根据权利要求8所述的复合型晶体管器件的过流保护电路，其特征在于，所述第二电阻为可调电阻。
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