CN111564489B - 一种纳米线离子栅控突触晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种纳米线离子栅控突触晶体管及其制备方法，属于面向神经网络硬件化应用的突触器件领域。本发明结合了围栅纳米线良好的一维输运特性和离子栅控双电层体系中低操作电压的优势，与现有的基于二维材料或者有机材料的平面大尺寸突触晶体管相比，能够实现更低的功耗和更小的面积开销。另外，其优良的器件一致性和CMOS后端集成特性，使得其有潜力运用到未来大规模神经形态计算电路中。
Description
技术领域
本发明涉及面向神经网络硬件化应用的突触器件领域，特别涉及一种具有低功耗、高一致性和良好的CMOS工艺兼容性优势的离子栅控突触晶体管及其制备方法。
背景技术
大数据时代对计算机的算力和能效都提出了新的要求，基于传统冯诺依曼架构的计算机存在存算分离和受限于预设程序限制而引发的智能化程度低等问题，而基于非冯架构的神经形态计算因在处理识别、分类和决策等任务时表现出来了高能效、高并行和高容错性的一些优势而越来越受到关注。神经形态计算要从器件、电路和系统架构等层次逐一发展，其中底层突触器件是搭建复杂神经形态计算系统的基础。
面对神经形态计算急需的具有优良性能的突触器件的需求，目前新兴了大量的突触器件，例如相变存储器(Phase Change Random Access Memory，PCRAM)、阻变存储器(Resistive Random Access Memory，RRAM)和离子栅控突触晶体管(Ionic GatedSynaptic Transistor， IGFET)。其中离子栅控突触晶体管具有仿生性好、可制备成柔性器件以及读写分离的优势，但是存在集成难度大、面积开销大以及功耗高等挑战。
具体来说，对于集成难度大的问题主要体现在目前的离子栅控突触晶体管主要采用液态栅或者胶态栅，不易集成，另外基于这种非成熟材料和工艺制备的突触晶体管阵列存在器件的一致性差等问题，因而需要寻求优良的固态电解质和良好的集成方案。
另外，目前的突触晶体管其沟道材料一般会采用二维和有机材料，与CMOS工艺兼容性差，并且其制备的突触器件面积开销大，功耗高。
综上，具有良好的CMOS工艺兼容性的低功耗小尺寸突触器件急需开发。
发明内容
传统的离子栅控突触晶体管的沟道材料一般会采用二维或者有机材料，器件的一致性差，无法集成为大规模的突触阵列，并且传统的器件一般是平面的大尺寸器件，器件的漏端电流大，功耗高。针对以上问题，本发明提出了一种纳米线离子栅控突触晶体管的制备方法，以实现低功耗小尺寸且CMOS工艺兼容的突触晶体管。
本发明提出了一种采用离子栅控围栅硅纳米线结构的突触晶体管，以结合围栅(Gate-All-Around，GAA)结构中良好的栅控能力和双电层(Electric-Double-Layer，EDL)体系中低电压操作的优势以实现更低的功耗。此外，本发明还提出了一种钝化层开窗旋涂离子栅介质的集成方法，以实现良好的CMOS后端集成。
本发明提出的纳米线离子栅控突触晶体管，包括半导体衬底、纳米线沟道区、源区、漏区、栅区、离子栅介质层、氧化铪层间介质、隔离层和金属引出层，其中：所述半导体衬底为SOI衬底或GOI衬底，所述纳米线沟道区、源区、漏区、栅区形成于半导体衬底上，源区和漏区分别连接纳米线沟道区的两端，栅区位于纳米线沟道区的侧面；所述离子栅介质层围绕纳米线沟道区，在离子栅介质层与纳米线沟道区之间为氧化铪层间介质；隔离层覆盖源区、漏区、栅区和隔离区，金属引出层位于隔离层之上，其中源漏栅的金属引出线通过隔离层中的通孔分别连接源区、漏区、栅区。上述纳米线离子栅控突触晶体管中，在隔离层和金属引出层上还具有氧化硅和氮化硅叠层的钝化层。
本发明还提供了一种上述纳米线离子栅控突触晶体管的制备方法，包括以下步骤：
1)在半导体衬底上利用光刻技术图形化，刻蚀形成纳米线沟道区、源区、漏区、栅区，然后对源区、漏区、栅区进行掺杂并退火；
2)淀积隔离层并对表面进行平坦化，然后制作源漏栅的金属引出；
3)淀积氧化硅和氮化硅叠层作为钝化层；
4)通过光刻技术定义离子栅介质修饰窗口，在窗口内先干法刻蚀再湿法腐蚀，使得纳米线沟道区悬空；
5)在离子栅介质修饰窗口中形成围绕纳米线沟道区的氧化铪层间介质和离子栅介质层。
进一步地，步骤1)中所述的半导体衬底是具有底部隔离的SOI衬底或者GOI衬底，也可以采用体硅衬底或者体锗衬底，通过热氧化在体硅衬底或体锗衬底上制备氧化硅或氧化锗 BOX层，并淀积硅膜或者锗膜来形成SOI或者GOI衬底。
上述步骤1)具体可以包括：
1a)在半导体衬底上旋涂无机负性光刻胶，如含氢硅酸盐类的HSQ(HydrogenSilsesquioxane)电子束胶，通过电子束光刻图形化和各向异性刻蚀形成纳米线硬掩模，纳米线沟道区的线宽通过纳米线硬掩模的线宽来定义；
1b)旋涂有机正性光刻胶，通过光刻技术图形化形成源漏栅掩膜，与纳米线硬掩膜共同形成共面侧栅哑铃状结构，各向异性刻蚀形成侧栅结构的纳米线场效应晶体管结构；
1c)去掉源漏栅掩膜，保留纳米线硬掩膜，通过离子注入技术对源漏栅进行重掺杂，然后湿法腐蚀去除纳米线硬掩膜，退火激活源漏栅杂质。
其中，退火方式可以采用快速热退火(Rapid Thermal Annealing，RTA)、激光退火(Laser Annealing)、闪耀退火(Flash Annealing)和尖峰退火(Spike Annealing)中的一种。
上述步骤2)淀积氧化硅隔离层并平坦化，在隔离层上通过光刻技术定义源漏栅上方的通孔，以光刻胶为掩膜各向异性刻蚀形成通孔，淀积金属填充通孔并形成金属膜，对表面进行平坦化；然后利用光刻技术定义金属引出线，以光刻胶为掩膜，各向异性刻蚀形成金属引出。
上述步骤2)中淀积隔离层和步骤3)中淀积钝化层可以选用低压化学气相沉积(Low Pressure Chemical Vapor Deposition,LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)等方法。
上述步骤2)中淀积金属可以选用电子束蒸发(Electron Beam Evaporation)、磁控溅射 (Magnetron Sputtering)等物理气相沉积(Physical Vapor Deposition，PVD)的方法，也可采用电镀或化学气相沉积(Chemical Vapor Deposition，CVD)的方法。所述金属为导电层填充的金属，采用具有良好填充能力和低电阻率的金属，如W、Ti、Al、Cu、Pt或者它们的复合层。
上述步骤4)中，利用光刻胶为掩膜进行修饰窗口图形化，在纳米线沟道区上方各向异性刻蚀钝化层形成修饰窗口，干法刻蚀加湿法腐蚀的方法暴露出隔离层下的纳米线沟道区，并且适当过腐蚀纳米线沟道区底部的氧化硅(或氧化锗)使得纳米线沟道区悬空。优选的，在通过各向异性干法刻蚀加湿法腐蚀形成离子栅介质的修饰窗口后，通过BOE(Buffered Oxide Etch)溶液腐蚀以使得纳米线沟道区悬空，进而在修饰完离子栅介质之后形成对纳米线沟道区的全包围，从而增加对沟道的静电控制能力，提高器件的开关特性。
上述步骤5)中，先淀积氧化铪介质，通过光刻技术定义纳米线沟道区上方的掩膜，刻蚀除去纳米线沟道区以外的氧化铪介质；去除光刻胶，将离子栅介质溶液滴定或者旋涂至离子栅介质修饰窗口中，烘干以去除离子栅介质中存留的水分，即完成纳米线离子栅控突触晶体管的制备。上述步骤5)中，优选具有良好保形性的原子层淀积(Atomic LayerDeposition, ALD)的方法淀积氧化铪介质。
上述步骤5)中，所述离子栅介质溶液通过下述方法制备：将含有小体积离子(如氢离子和锂离子)的无机盐溶解到聚合物(如聚环氧乙烷)中，在超声作用下进行充分的溶解，使得金属离子在聚合物中呈现均匀的分布，最后经过加热去除多余的水分。
上述制备方法中，所采用的光刻技术为诸如193nm光刻技术等能够纳米尺度的光刻技术。
上述制备方法中，所述各向异性刻蚀可以采用反应离子刻蚀(Reactive IonEtching,RIE)、电感耦合等离子体刻蚀(Inductively Coupled Plasma Etching,ICPE)等方法。
本发明的优点和积极效果如下：
1)本发明提出的纳米线离子栅控突触晶体管可以结合围栅(GAA)结构中的良好的栅控能力和离子栅控双电层(EDL)体系中低电压操作的优势，因而可以实现更高的器件能效，从而有潜力用到未来大规模低功耗神经形态计算系统中；
2)采用CMOS后端集成的方式，将离子栅介质限制到修饰窗口中，具有良好的CMOS后端集成特性；
3)由于采用了成熟的CMOS工艺，可在一定程度上降低器件与器件之间的涨落，提高器件的一致性；
4)由于纳米线良好的可扩展性，因而可以在延长纳米线长度的情况下得到多突触连接的树突结构，进而实现树突的时空信号整合以及实现频率编码特性等复杂功能。
附图说明
图1-图12为SOI衬底上制备本发明纳米线离子栅控突触晶体管的各关键工艺步骤的示意图。各图中，(a)为器件的俯视图，(b)为(a)沿A-A’方向的器件剖面图，(c)为(a)沿B-B’方向的器件剖面图。其中：
图1为在SOI衬底上旋涂HSQ电子束胶的步骤；
图2为电子束曝光图形化后形成纳米线硬掩膜的步骤；
图3为在基片上旋涂有机正性光刻胶的步骤；
图4为光刻胶图形化后形成纳米线源、漏和栅的掩膜，并向下刻蚀到氧化硅BOX层，形成侧栅哑铃型纳米线结构的步骤；
图5为去掉源漏栅上方的有机胶掩膜，保留纳米线上方的无机掩膜，离子注入实现对源漏栅重掺杂，并退火实现杂质激活的步骤；
图6为淀积SiO2隔离层的步骤；
图7为图形化源漏栅上方的通孔版掩膜，刻蚀形成通孔，然后淀积金属并平坦化的步骤；
图8为图形化金属层(Metal 0)并刻蚀形成金属引出线的步骤；
图9为淀积SiO2和Si3N4叠层钝化层的步骤；
图10为在纳米线上方图形化修饰窗口掩膜，先干法刻蚀后湿法腐蚀至硅纳米线表面形成离子栅介质的修饰窗口的步骤；
图11为淀积HfO2介质，使得HfO2围绕硅纳米线，利用光刻技术定义纳米线上方的掩膜，并干法刻蚀去除纳米线以外区域的HfO2介质的步骤；
图12将配制后的离子栅介质滴定或者旋涂到离子栅介质的修饰窗口中，并烘干出离子栅介质中的水分的步骤。
图13为图1～图12中所有材料的图例。
图14为实施例制备的离子栅控突触晶体管的扫描电子显微镜图，其中纳米线的根数由电子束光刻版图定义，此处为十根并联的纳米线结构，(a)为离子栅控突触晶体管整体图，(b) 为离子栅定位槽中纳米线的局部放大图。
图15为对实施例制备的离子栅控突触晶体管的性质进行检测的结果，其中(a)为短时程可塑性(Short-term Plasticity,STP)和长时程可塑性(Long-term Plasticity,LTP)的测试结果；(b)为对双突触结构的离子栅控突触晶体管的两个栅端同时施加不同频率组合的突触频率编码特性的测试结果。
图16为对制备在同一晶圆不同位置的64个离子栅控突触晶体管器件的一致性检测结果，其中(a)和(b)分别为64个器件的回滞窗口的空间分布图和统计柱状图；(c)和(d)分别为64个器件的短时程可塑性的突触电流增益的空间分布图和统计柱状图。
具体实施方式
下面结合附图，通过具体实例来对本发明进行详细说明。
根据下述步骤制备纳米线离子栅控突触晶体管：
1)在SOI衬底上进行干氧氧化或者氢氧合成氧化将硅膜氧化为氧化硅，而后采用氢氟酸 (Hydrofluoric acid，HF)溶液将氧化硅层漂掉，最终将硅膜减薄至40nm，在减薄的硅膜表面旋涂HSQ电子束胶，如图1所示；
2)通过电子束定义沟长13μm，直径40nm的硅纳米线，如图2所示；
3)旋涂有机正性光刻胶，通过光刻技术定义源漏栅，感应耦合等离子体刻蚀(Inductively Coupled Plasma,ICP)刻蚀硅膜到氧化硅BOX层，如图3和图4所示；
4)去掉源漏栅上方的有机正性光刻胶，保留硅纳米线上方的无机掩膜，通过离子注入技术对源漏栅进行重掺杂，掺杂的浓度为1020cm-3，注入的能量为20keV，如图5所示；然后湿法腐蚀去除无机掩膜，快速热退火激活源漏栅杂质；
5)LPCVD淀积200nm厚的氧化硅隔离层，通过化学机械抛光(Chemical mechanicalpolishing,CMP)对表面进行平坦化，如图6所示；
6)通过光刻技术定义源漏栅上方的通孔，各向异性刻蚀去除通孔中氧化硅，通过磁控溅射淀积300nm厚的金属层，并用CMP对样品表面进行平坦化，如图7所示；
7)通过光刻技术定义金属引出线，并通过ICP刻蚀金属层到其底部的氧化硅层，注意进行适当程度的过刻蚀以防止互联线之间的短路，如图8所示；
8)LPCVD淀积100nm氧化硅和200nm氮化硅叠层作为钝化层，如图9所示；
9)通过光刻技术定义离子栅介质修饰窗口，并通过ICP刻蚀氮化硅和部分氧化硅层，剩余50nm的氧化硅层通过氢氟酸溶液腐蚀去除，并过腐蚀50nm以使得硅纳米线悬空，如图10所示；
10)通过ALD淀积4nm的氧化铪介质，并通过光刻技术定义硅纳米线上方的掩膜，通过ICP刻蚀除去硅纳米线以外所有的氧化铪介质，如图11所示；
11)去除光刻胶，将高氯酸锂(LiClO4)和聚环氧乙烷(Polyethylene oxide,PEO)按照质量比1:9混合，溶解到甲醇溶液中，而后滴定或者旋涂至离子栅介质修饰窗口中，如图12所示；
12)在60℃热板下加热10min以完全去除离子栅介质中的水分。
根据上述步骤制备得到十根纳米线并联的离子栅控突触晶体管，其扫描电子显微镜图如图14所示，其中(a)为制备完成后的纳米线离子栅控突触晶体管的整体扫描电子显微镜图， (b)为离子栅定位槽中纳米线的局部放大图，可见，10根纳米线均匀地分布于离子栅槽中，纳米线的线宽为40nm,由制备工艺可知，本发明采用的钝化层开窗旋涂离子栅介质的方法，具有良好的CMOS后端集成性。
对离子栅控突触晶体管的短时程可塑性(Short-term Plasticity,STP)和长时程可塑性 (Long-term Plasticity,LTP)进行测试，结果如图15中(a)所示，离子栅突触晶体管在单个脉冲刺激下产生短时程的突触可塑性，而当施加10个连续的脉冲刺激时，弛豫时间增长了12.5 倍以上，对应于长时程的生物可塑性。并且单个突触后电流(ExcitatoryPostsynaptic Current, EPSC)脉冲的功耗小于300fJ/spike,这与生物突触的功耗以及一些先进的低功耗突触器件的功耗相当。
对双突触结构的离子栅控突触晶体管的两个栅端分别施加不同频率组合的脉冲信号的同时，检测漏端电流的响应，结果如图15中(b)所示。可见EPSC电流会随着施加脉冲频率组合的不同而改变，即可以模拟生物突触中的频率编码特性和树突的整合信号的功能。
扫描同一个晶圆上不同位置的64个器件的转移特性曲线，之后提取器件的回滞窗口的大小作空间分布图，如图16中(a)所示，相应的统计柱状图如图16中(b)所示，可见其回滞窗口大小的统计符合标准正态分布，均值μ＝1.32V，标准差σ＝0.16V，对应的变异系数(σ/ μ)为0.12,表明本发明的离子栅控突触具有良好的电学均匀性。此外，图16中(c)和(d)显示了突触电流增益的分布，第十个ESPC的幅值与第一个EPSC幅值的比值的统计表明本发明的离子栅控突触器件具有高一致性的短时程可塑性。
本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种纳米线离子栅控突触晶体管的制备方法，所述纳米线离子栅控突触晶体管包括半导体衬底、纳米线沟道区、源区、漏区、栅区、离子栅介质层、氧化铪层间介质、隔离层和金属引出层，其中：所述半导体衬底为SOI衬底或GOI衬底，所述纳米线沟道区、源区、漏区、栅区形成于半导体衬底上，源区和漏区分别连接纳米线沟道区的两端，栅区位于纳米线沟道区的侧面；所述离子栅介质层围绕纳米线沟道区，在离子栅介质层与纳米线沟道区之间为氧化铪层间介质；隔离层覆盖源区、漏区和栅区，金属引出层中源漏栅的金属引出线通过隔离层中的通孔分别连接源区、漏区、栅区；所述制备方法包括以下步骤：
1)在半导体衬底上利用光刻技术图形化，刻蚀形成纳米线沟道区、源区、漏区、栅区，然后对源区、漏区、栅区进行掺杂并退火；
2)淀积隔离层并对表面进行平坦化，然后制作源漏栅的金属引出；
3)淀积氧化硅和氮化硅叠层作为钝化层；
4)通过光刻技术定义离子栅介质修饰窗口，在窗口内先干法刻蚀再湿法腐蚀，使得纳米线沟道区悬空；
5)在离子栅介质修饰窗口中形成围绕纳米线沟道区的氧化铪层间介质和离子栅介质层。
2.如权利要求1所述的制备方法，其特征在于，所述步骤1)包括：
1a)在半导体衬底上旋涂无机负性光刻胶，通过电子束光刻图形化和各向异性刻蚀形成纳米线硬掩模，纳米线沟道区的线宽通过纳米线硬掩模的线宽来定义；
1b)旋涂有机正性光刻胶，通过光刻技术图形化形成源漏栅掩膜，与纳米线硬掩膜共同形成共面侧栅哑铃状结构，各向异性刻蚀形成侧栅结构的纳米线场效应晶体管结构；
1c)去掉源漏栅掩膜，保留纳米线硬掩膜，通过离子注入技术对源漏栅进行重掺杂，然后湿法腐蚀去除纳米线硬掩膜，退火激活源漏栅杂质。
3.如权利要求2所述的制备方法，其特征在于，所述无机负性光刻胶为HSQ电子束胶。
4.如权利要求1所述的制备方法，其特征在于，在步骤2)淀积氧化硅隔离层并平坦化，在隔离层上通过光刻技术定义源漏栅上方的通孔，以光刻胶为掩膜各向异性刻蚀形成通孔；淀积金属填充通孔并形成金属膜，对表面进行平坦化；然后利用光刻技术定义金属引出线，以光刻胶为掩膜，各向异性刻蚀形成金属引出。
5.如权利要求4所述的制备方法，其特征在于，在步骤2)中，采用低压化学气相沉积或等离子体增强化学气相沉积的方法淀积隔离层，采用电子束蒸发、磁控溅射、电镀或化学气相沉积的方法淀积金属；在步骤3)中采用低压化学气相沉积或等离子体增强化学气相沉积的方法依次淀积氧化硅和氮化硅，形成钝化层。
6.如权利要求1所述的制备方法，其特征在于，在步骤4)中，利用光刻胶为掩膜进行修饰窗口图形化，在纳米线沟道区上方各向异性刻蚀钝化层形成修饰窗口，用干法刻蚀加湿法腐蚀的方法暴露出隔离层下的纳米线沟道区，过腐蚀纳米线沟道区底部的氧化硅或氧化锗，使得纳米线沟道区悬空。
7.如权利要求1所述的制备方法，其特征在于，在步骤5)中，先淀积氧化铪介质，通过光刻技术定义纳米线沟道区上方的掩膜，刻蚀除去纳米线沟道区以外的氧化铪介质；然后去除光刻胶，将离子栅介质溶液滴定或者旋涂至离子栅介质修饰窗口中，烘干以去除离子栅介质中存留的水分。
8.如权利要求7所述的制备方法，其特征在于，在步骤5)中，采用原子层淀积的方法淀积氧化铪介质。
9.如权利要求7所述的制备方法，其特征在于，所述离子栅介质溶液是将高氯酸锂和聚环氧乙烷按照质量比1:9混合，溶解到甲醇溶液中。
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