CN1115523A - 数字-模拟转换器噪声降低系统 - Google Patents

Abstract

改进模拟信号品质装置，藉由限制数字样本信号的取样数量及再现模拟信号显现的量化噪声，此装置为包括D/A转换器，耦合至内插器，以操作在再现速率高于原取样频率及操作在数字分辨度大于或等于该原数字信号进行原数字信号处理，用以产生数字伪信号，处理后的数字伪信号然后以该再现速率送入D/A转换器，由于再生速率增加的结果，即令取样噪声远离原模拟信号的频域因此免除或减少对低通滤波器之需求，也令再现错误更为降低。

Description

数字—模拟转换器噪声降低系统

本发明概括地说涉及数字—模拟(D/A)转换系统，为供由数字数据再现模拟信号，具体地说涉及改进该系统以降低属于取样及量化误差的噪声，因此，这些改进即免除或降低使用一低通滤波器以降低取样噪声的需求。

一般的做法是对模拟信号用数字方法取样，模拟信号例如代表语音、声音合成或图像，以产生数字数据样本，便于后续使用以再现出一拷贝的原模拟信号，数字取样是必须的，由于数字信号可被完全无错误地再现，因此提供优于模拟技术的再现技术，此数字数据可使用任何可行数据处理器采用的方法储存，亦即如储存在数字存储器内、硬盘或软盘上、或CD-ROM上等等。

经由数字取样以再现模拟信号，其取样速率必须至少两倍于原模拟信号之带宽，此速率即称之为奈奎斯特(NYQUIST)速率，数字取样产生两种型式之误差，第一种误差类型为由于取样速率引起的，并以取样频率与取样频率多次谐波产生噪声。例如，原带宽为4KHz的音频信号及以8KHz奈奎斯特速率取样，在再现信号中含有8KHz、24KHZ、32KHZ等取样噪声，因此，需要一低通滤波器滤波再现信号，以消除此取样噪声。然而，尽管理想的低通滤波器可消除此取样噪声，但是现今低通滤波器仅局部限制原信号或者是允许某些取样噪声残存，另一方面可将取样频率提高以简化低通滤波器之负担，然而数字数据之数量亦需大幅提高。

此外，数字本通常无法完全代表原模拟信号，甚至在各取样点由于量化误差，无法以有限的数据位的数字表示法精确地表示原模拟信号。增加数据位数量虽可降低此误差，然而此一改变亦将增加数字数据存储空间，而在通讯系统的情况下亦增加传输带宽。

授予TAKEDA的日本专利第1-215126号案及授予DOTSON，JR的美国专利第3,754,236号案揭露产生多重延迟数字源信号的电路，可以多重数字—模拟转换器转换此延迟的数字信号为模拟信号，然后处理转换后模拟信号以提供最后的插入信号。授予KATOU的日本专利第59-36422号案揭露了与TAKEDA类似的思想，不同处为使用此思想至PWM(脉冲宽度调制)。

本发明的目的是改进用数字一模拟转换器再现模拟信号，以大于原取样频率的再现速率合成多个中间数字伪样本信号，而该合成的伪样本信号具有大于或等于原数字样本的二进制分辨度。

本发明的最佳实施例包括一数据源，提供连续产生的N位原数字样本信号(典型地以一取样频率FS对原模拟号取样而获得)，与获取P个该原数字样本的控制电路一起，以顺序地产生M位数字伪样本与该原数字取样信号交插，以在一类似增加的再现速度Fr下驱动D/A转换器，此再现速度Fr产生的取样噪声远超出原模拟信号频谱的噪声。

依据本发明又一方面，M位插入值的二进制位(bits)的数字分解度超出该原N位数字样本的数字分解度，更进一步地降低数字取样产生的噪声振幅。

依据本发明的再一方面，插入的数字伪样本是这样产生的：首先把连续的数字样本之差等同样地除以整数K，产生步阶值，然后顺序性加入等于步阶值的数字值至一累计值。

依据本发明的实施例，对若干系列直接代表该取样的模拟值的数字样本、或若干系列代表顺序的数字样本信号间的△值或差的数字样本进行运算。更者，本发明可以硬件结构实施，这些硬件产生该插入值；或在电脑系统上实施，计算机系统在供应插入值至一D/A转换器之前产生插入值。

本发明之新颖特征将由后续权利要求书所陈述，本发明将由以下配合附图描述，将更易于了解。

图1为一常用数字取样系统的简化方块图。

图2为一常用系统之典型并联式D/A转换器之方块图。

图3A-3B为显示对模拟信号取样、量化及取样误差的影响的局部波形示意图。

图4为本发明一最佳施例方块图，显示提供多位固定步阶值至第二D/A转换器的装置，其输出响应于数字样本值而与第一D/A转换器之输出相加。

图5A-5B为显示使用图4实施例以一预定伪取样频率及一固定步阶大小的最终噪声降低的局部波形示意图。

图6A-6D为显示局部波形示意图，显示固定及可调整步阶大小以限制数字取样对再现模拟信号的影响。

图7是本发明最佳实施例的方块图，使用可逆计数器/锁存器以累计该数字样本品信号及步阶值与藉由单一D/A转换器转换该累计值。

图8是一先有技术差动PCMD/A转换器系统之方块图。

图9系本发明做为用于差动PCM数据的最佳实施例的方块图。

图10A-10D为显示在介于DPCM数字样本值间产生插入之数字伪值之方法的简化流程图。

经由以下详细说明，类似的参考标号为参照所有附图中的类似元件。

首先参照图1，其示出使用于音频信号的常用的典型数字取样系统10。来自原模拟信号源的带宽不大于0.5Fs的信号以一取样器14取样，以一奈奎斯特速率的取样时钟Fs用于原模拟号。此取样产生一系列之脉码调制(PCM)数字样本，此样本可用于产生再现的模拟信号。PCM样本为多位数字样本，其直接代表(在量化限制范围内)在各个取样点上的原模拟信号。这些PCM样本信号耦合至编码器/压缩器16，后者处理PCM样本信号以耦合至存储/传输电路18，而该PCM样本信号交替地存储在数字存储媒体上，如数字存储器、磁盘存储装置等等，以便于供以后重建为模拟信号或传送至再现电路20。再生电路20用编码器/扩展器22获取代表各数字样本的数字信号及在取样速率Fs下向D/A转换电路24提供各样本。该D/A转换电路24耦合至一音频输出装置，如扬声器226。

在一些公知系统中，该PCM数据使用编码器/压缩器16再进行编码，以降低数字数据储存或传输的数量，以下即是几种已知方法的例子：

DM(δ调制)，使用单一位的差分调制，“1”数据位以一值增加输出数据，“0”数据比位以一值降低输出数据。

DPCM(差分PCM)，等效于多位δ调制，例如3DPCM、其单一符号位显示下一个数据样本的极性(增加或减少)而留下的两位显示大小的改变。

ADPCM(自适应差分PCM)，类似于DPCM，除了施加判断据以动态性地改变周围的样本，例如，在三位的ADPCM中，量化电平在每当样本数据为111或011(向上或向下全额计数)时加倍。同样的，量化电平在最后数据为000(零计数)时则为一半，而该判据亦可参照最终数据的绝对电平(absobule level)。例如，自适应功能可仅发生在高信号电平。

非线性映射，量化的动态范围为透过对二进制数据样本编码为降低二进制分辨度的编码二进制样本。例如，对语音信号处理，使在一高信号电平下的量化比在低信平电平下的量化大得多。需要一扩充算法存储原二进制数据。典型地，一算法分析几个相邻的数据样本(为在前及在后的数据样本)，以决定趋向，及检查信号电平，以决定量化电平。亦可引入一查阅表，以扩充编码的数据样本。

前述技术全部为标准编码/解码技术，各个编码技术有不同信噪比(假设相同取样频率及相同位速率)，及不同压缩比(采用标准PCM)。

亦有个别修正之编码/解码系统，使用不同种类之非线性量化判据及压缩判据及使和它们自己的特有名称，如ASPCM(自适应分步PCM)。

一旦再现电路20接收到数字数据，编码器/扩展器22将数据形成N位二进制数字样本，即PCM样本。现再参照图2所示，为显示D/A转换器24的详细方块图。数字样本典型地以平行方式供应，沿著N位平行数据路径28送入至一数据锁存器30上，闩锁脉冲以一取样时钟速率提供在一闩锁信号路径32上，以获取各个数字样本，数据锁存器30提供各获取的数字样本沿著N位闩锁数据路径36送入至一数D/A转换器34内。通过本领域技术人员所熟知的装置，该D/A转换器34产生一代表各数字样本的再现模拟信号38。此处理即在闩锁脉冲的控制下，以取样频率Fs重覆地进行，因此该数字样本亦在一Fs速率下供应。

D/A转换器的类别有两种型式，即电压转换器及电流转换器。电压转换器产生模拟电压信号，其可被轻易地由一示波器检视。电流转换器提供模拟电流及普遍使用于市面上之声音合成芯片上。电流输出接脚为直接连接至一驱动晶体管的基极，后者驱动扬声器。除了平行数字转换器外，D/A转换器电路24也可使用串行D/A转换器构成，而当输入数字样本时，一次一位地进入串行D/A转换器内，本领域的普通人员在公知技术及本发明的之实施例可清楚看出，该不同型式的D/A转换器在功能上可以互换。

参照图3A-3B，显示此取样技术之影响。在这些图中，显示一部分原模拟信号40在取样点42、44及46取样，并以相等于1/Fs之间间隔相互隔开及产生再现模拟信号48，数字样本信号由于二进制分辨度，表示再现原模拟信号40能力受到限制。因为一数字样本即使在取样点位置也不能同样代表模拟信号，故称为量化噪声及表示为阴影区域50、52、54、56及58之误差即产生。此外，因再现模拟信号48为在取样脉冲间为静态，故称为取样噪声及表示为阴影区域60、62、64及66之额外误差就会产生。

为降低量化噪声，取样D/A转换器及再现D/A转换器的位(二进制位)分辨度就要提高。然而，此将需在数字通信系统的储存或传输增加额外数据位，故因此增加成本。同样的，增加取样速度亦导致所需之存储或传输带宽的需要量显著地提高，因此，希望再现取样的模拟信号而不致增加数据存需求及仍可降低取样及量化噪声。

参照图4，显示本发明的D/A转换器系统68的最佳实施例，其在原数字样本之间产生中间数字伪样本，以降低取样噪声，计算该中间伪样本的方式称为内插法。藉由插入数字伪样本，本发明令有效取样频率及相关噪声远超出观察者所能检视的。例如在一音频再现系统中，总的取样噪声远超过扬声器的机械带宽或人耳的聆听能力，在本发明实施例应用于其他型式的模拟信号，如图象信号，亦可达到相同的优点。D/A转换器系统68在一数据源70内包含有中间存储装置，以供原模拟信号的多个数字样本的储存。控制电路72响应于信号路径74上的各取样时钟脉冲，从数据源70获取数字样本及提供样本至第一转换器76，后者响应地产生第一模拟信号78。如前述，本发明运用于PCM及其他数字编码技术，在使用其他编码技术之实施例中，控制电路72将附加解码/扩展编码数字信号。

控制电路72还决定在重建模拟信号的可逆的趋向，在信号路径80上提供可逆信号以送入一可逆计数器82，在PCM信号之例子中，此可逆决定为比较由两连续数字信号所代表之数字值而进行的。然而，以差分的方法，如DPCM法，其符号位可直接参考作此决定。可逆计数器82用以产生含有一系列固定的M位的数字步阶值的中间数字伪样本，而可逆信号则决定向上/向下步阶之斜率。在各数位化取样周期的开始，控制电路72在信号路径84产生复位信号以送入可逆计数器82。一再现时钟供应在信号路径86上，最好由控制电路72供给可逆计数器82。此信号导致累计在M位可逆计数器82内之数字值对于每个再生时钟可被递增/递减，在数字样本值间产生一系列步阶。此累计值透过一第二D/A转换器90转换为第二模拟信号88，第二模拟信号88由一加法器92与第一模似信号78相加产生一噪声限制模似信号94。然而因第二D/A转换器仅供应插入值，因此，该第二D/A转换器及可逆计数器的二进制分辨度最好高于第一D/A转换器76，亦即M大于N。

该内含在可逆计数器82内的累计值不允许无限制增增加/减少，而控制电路72监视第一样本值、第二样本值及内含在可逆计数器82的值，以限制插入在第一样本值及第二样本之间的步阶量。在一最佳实施例中，控制电路72在内含于可逆计数器82内的值第一次超过两样本值之差时，即停止在信号路径86上产生再现时钟信号，在另一最佳实施例中，如下一时钟脉冲会使可逆计数器82超过两取样值之差时，停止再现时钟。

参照图5A-5B，显示使用此装置的影响。图5A及图5B分别对应于图2A及2B，除了具有固定步阶大小的中间伪样本加在各对数字样本之间，比较各图面可清楚显示使用如图4的装置，原模拟信号40与再现号48之差的取样噪声即适当地降低。

参照图6A-6C，显示在一系统内步阶大小对应于原模拟信号斜率以免除量化错误之影响，在图6A中，显示公知系统完成之结果。然而使用本发明的具有固定步阶大小的实施例，就达到显示在图6B中的结果，尤其是取样噪声即有明显的降低。选择适当步阶大小的效果显示在图6C中，其中的步阶大小降低至图6B的一半。在图6C中，显示在图面后半段部份原模拟信号的斜率较平缓的期间即令再现模似信号48更精确代表原模拟信号40。而与图6B相互比较，显示在图6B前半段以较大步阶大小的原模拟信号，其取样噪声较图6C中较小步阶大小的为低。因此，步阶大小之选择宜参照各别原模拟信号之标准特征予以设定。

参照图6D，显示另一最佳实施例的再现模拟信号48，倘若使用可调整步阶大小取代固定步阶大小，该步阶大小可适于各对顺序的数字样本。因此，在图6D中，显示的原模拟信号的再生时钟为以一整数值K乘以该取样速率，步阶大小最好选定在等于1/K乘以连续数字样本间之差(在此图中以K＝4)。因此，若S0为第一个数字样本而S1为下一数化样本时，以下即为介于两样本间连续产生的值：

S0＋(0×(S1－S0)/4)＝S0

S0＋(1×(S1－S0)/4)

S0＋(2×(S1－S0)/4)

S0＋(3×(S1－S0)/4)

S0＋(4×(S1－S0)/4)＝S1所以，该插入值将匹配在各尾端的取样值，而插入其间的伪样本值是一线性插入结果。

参照图7，显示一使用单一D/A转换98的D/A转换器系统96的另一最佳实施例。在此实施例中，控制电路72响应信号路径74上的各取样时钟信号，由数据源70获取第一个数据样本及令第一个数据样本供应至一可逆计数器/锁存器100。在此实施例中，控制电路72在信号路径86上以一高于取样时钟的速率产生再现时钟。如前述，控制电路72在信号路径80上的可逆信号的控制下，递增或递减计数器/锁存器100。然而在此实施例中，因为内含的数值即代表各样本值及插入的伪样本值的累计总和，故仅单个D/A转换器98耦合至可逆计数器/锁存器100的输出端。因此，可逆计数器/锁存器100的分辨度最好至少为单个D/A转换器98的分辨度。如前所述，在信号路径86上的再现时钟信号在可逆计数器/锁存器100内的值逼近第二样本值时即停止，以限制再现模拟信号不致对原模拟信号值产生溢出或下溢。

另一方面，图7的实施例可以如前述图6D的可调整步阶模式操作。在此模式中，不是使可逆计数器/锁存器100递增固定步阶值，控制电路72可计算出可调整步阶大小及用数据总线向可逆计数器/锁存器100提供数字样本及插入的伪样本(可调整步阶)之和及信号路径104上的闩锁信号。

参照图9，所示为对常用差分PCM结构最佳化而使用于本发明的另一最佳实施例，在图8的常用技术中，一数据源106使用共用取样时钟110供应顺序差分数字样本至差分PCM解码器108。差分PCM解码器108依据特定DPCM编码技术所特有的规则拾取各个差分PCM样本及在内部以一累加器累计其数值，以产生一累计数字值，后者经一信号路径114耦合至D/A转换器102。在图9的最佳实施例中，差分PCM编码器116为透过信号路径118上的再生时钟驱动，此时钟大于号路径110上的取样时钟。差分PCM解码器116实施前述本发明的方法，即依据各个取样周期起始期间所接收的差分PCM信号的值及符号交替地产生固定或可调整的步阶值。

该伪取样步阶最好以高于原N位数字样本的M位二进制分辨度(各二进制位代表一较小模拟信号)而产生。作为图9实施例的例子，假设一含有D/A转换器112的示范系统，具有8位分辨度(N＝8)。在此示范系统中，位于数据源106内的各DPCM样本为三位。例如信号路径118上的再现时钟比起信号路径110上的取样时钟增加了三倍，如果当时差分值仅一位，没有增加分辨度，则相应可调整步阶值低于一位及因而无需再现。藉由增加差分PCM解码器116的DPCM值至5位分辨度，分辨度增加了三倍，保证所有步阶值可被使用，因为这些增加的2位代表更精确的模拟值，而伪样本的有效数字分辨度将为10位(M＝10)。

在加累计的数字步阶值至第一数字样本之前，必须数字定标这些值，最好以下两种方式其中一种方式完成：

1)在相加之前，令数字步阶值可向右移两位，即除以4，或

2)在相加之前，令数字样本可向左两位，即乘以4，以与字步阶值的分辨度相匹配。第一项技术可使用8位D/A转换器，但略掉一些由插入过程所获得数字分辨度。而第二项最佳技术最好用一10位D/A转换器保持本发明全部数字分辨度。另一方面，8位D/A转换器根据加法运算可耦合至8最高有效位。

前述实施例提供在相邻取样点之间的线性插入，然而可认知的是，在相邻取样点间的正确的信号路径实际上可为曲线，如凹陷或凸起路径，决定是否需要更复杂路径，亦即以一曲线取代一直线路径，另一些实施例在伪样本附近使用P个连续地产生的数字样本(超过2)，以与原模拟信号达到更良好匹配。

此外，可认知的是，本发明之各种实施例亦可使用于产生中间数字伪样本，其可被储存以供后续处理。因此，一旦原数字样本进行处理，处理过的一系列数字样本包括数字伪样本均可被储存，处理过的这一系列数字样本然后可加到D/A转换器或其他装置，好象它们原来以增加的取样率产生。

本发明的实施例完全适合于以一传统MSI数字电路实施。另一方面本发明的最佳实施例可在单一集成电路配合现有的再现电路实施或者本发明可与单一集成电路上的现有再现电路组合。

上文虽然说明最佳硬件的实施情况，然而软件实施例亦包含在本发明范围内。参照图10A，显示了相关于DPCM系统的软件流程图。在图10A中，累加器的输出周期性地供应至D/A转换器，最好与各累加器的修正同步。然而如图10B所示，累加器之输出可以软件或硬件方式连续性地供应至D/A转换器。达到上述方式，亦可采用如图10C所示，运用在插入型态下，即依序设定累加器初值、读取第二数据、令△值等于第一与第二数据之差值，令△值右移N位、于累加未结束时，依序将数值加入至累加器及输出累加器的数值至D/A转换器。而图10D显示一运用在ADPCM系统之流程，其与图10C不同处仅在省略△值之取得步骤，直接读取△值即可。上述各项实施方法主要以软件完成，本发明可在一典型处理系统中以现有硬件实施。因此，此实施例将在无需增加硬件成本之下，达成降低噪声的效果。

虽然本发明仅为参照现有的最佳实施例予以详细说明，然而本领域的一般技术人员可认知的是，不脱离本发明的各种变更仍属本发明之范围，故本发明由后续权利要求予以界定。

Claims (54)

1.一种响应第一系列各有N元的数字样本的设备，该设备包括：

用以获取P个连续地产生的数字样本的装置；

用以产生多个数数字伪样本插入于各对所述连续产生的数字样本的内插装置，而各伪样本以M位表示；

用以交错该第一数字样本，该产生的数字伪样本及第二数字样本以形成第二系列数字取本的装置。

2.根据权利要求1的设备，其特征在于P等于2。

3.根据权利要求1的设备，其特征在于M等于N。

4.根据权利要求1的设备，其特征在于M大于N。

5.根据权利要求1的设备，其特征在于该设备包含于单一集成电路内。

6.根据权利要求1的设备，其特征在于该内插装置在所述各对连续产生的数字样本之间产生一系列固定数字步阶。

7.根据权利要求1的设备，其特征在于该系列数字样本由数字解码器/扩展器所产生。

8.根据权利要求1的设备，其特征在于还包括：

响应施加的多位数字样本，以产生一相应模似信号的D/A转换器装置；及

以再一速率Fr，顺序地供应第二系列数字样本至该D/A转换器装置的装置。

9.根据权利要求8的设备，其特征在于该第一系列数字样本代表原模拟信号，而各样品含有N位，及在—Fs速率下，对该原模拟信号取样所获得。

10.根据权利要求9的设备，其特征在于该再现速率Fr为大于Fs。

11.根据权利要求10的设备，其特征在于该再生速率Fr为取样频率Fs的整数倍K，相关的等式为Fr＝K×Fs。

12.根据权利要求11的设备，其特征在于该内插装置产生一系列K-1个数字步阶，各步阶具有主要为1/K倍所述各对连续产生的数字样本之差的可调整振幅。

13.一种响应一系列对应表示原模拟信号的数字样本的数字差值以产生模拟输出信号的设备，各样本包含N位及以一Fs速率取样该原模拟信号所获得，该设备包括：

响应施加的多位数字样本、用以产生相应模拟信号的D/A转换器装置；

解码/扩展装置，用以产生多个扩展数字值根据该差值表示该数字样本；

累加器装置，用以从该解码/扩展装置储存第一扩展数字值，其中该累加器的内容耦合至该D/A转换装置以传送第一扩展数字值；

提供代表该第一扩展数字值及下一个扩展数字值间的差值的第一数字差值的装置；

内插装置，用以产生多个数字伪样本插入于该第一扩展数字值及该下一个扩展数字数值之间，各伪样本以M位表示；及

用以以一大于Fs的再现速率Fr顺序性累加该插入数字伪样品至该累加器。

14.根据权利要求13的设备，其特征在于该再现速率Fr为取样频率Fs的整数倍K，相关的等式为Fr＝K×Fs。

15.根据权利要求13的设备，其特征在于该伪样本的数字分辨度等于该数字差值的数字分辨度。

16.根据权利要求13的设备，其特征在于该伪样本的数字分辨度大于该数字差值的数字分辨度。

17.根据权利要求13的设备，其特征在于该内插装置在该第一及第二扩展数字值之间产生一系列固定数字步阶。

18.根据权利要求13的设备，其特征在于该内插装置产生一系列K-1个数字步阶，各步阶具有主要为1/K倍所述数字差值的可调整振幅。

19.根据权利要求13的设备，其特征在于该累加器装置包括可逆计数器。

20.根据权利要求13的设备，其特征在于该解码/扩展装置对应自适应解码方法。

21.根据权利要求13的设备，其特征在于该设备包含于单一集成。电路内。

22.一种由原模拟信号的一系列数字样本中再现模拟信号的方法，各样本包含N位并以一速率Fs取样，该再现以一大于取样速率Fs的再现速率Fr产生，该方法包括步骤：

1)获得第一数字样本；

2)设定累加器为该第一数字样品；

3)等待1/Fr的时间间隔；

4)加入一固定步阶值至该累加器；

5)在该累加器的内容及该步阶值之和小于第二数字样本值及在1/Fs时间间隔未结束时，重覆步骤3至4；

6)为下一对数字样本重覆步骤1至5，其中该第二数字样本为下一对的第一数字样本。

23.根据权利要求22的设备，其特征在于该累加器的内容周期性地供给至D/A转换器，以产生模拟值。

24.根据权利要求22的设备，其特征在于该累加器的内容连续性地供给至D/A转换器，以产生模拟数值。

25.根据权利要求22的设备，其特征在于该累加器包括可逆计数器。

26.根据权利要求22的设备，其特征在于该再现速率Fr为取样频率Fs的整数倍K，相关的等式为Fr＝K×Fs。

27.根据权利要求22的设备，其特征在于该固定步阶大小主要为该第二数字样本与该第一数字样本的差值的1/K倍。

28.一种由原模拟信号的一系列数字样本中再现模拟信号的方法，各样本代表顺序样本间数字△值及以一速率Fs取样与加入至一含有第一累加值的累加器中，该再现在一大于Fs的Fr速率下发生，所述方法包括步骤：

1)获得一第一差值；

2)决定一连串的步阶值；

3)等待1/Fr的时间间隔；

4)加入步阶值至该累加器；

5)在该累加器的内容及该步阶值之和小于第一累加值与该第一差值之和时，重覆步骤3至4；

6)等待1/Fr的时间间隔；及

7)为下一个差值重覆步骤1至6。

29.根据权利要求28的方法，其特征在于该累加器的内容连续地供应至D/A转换器，以产生模拟值。

30.根据权利要求28的方法，其特征在于该累加器包括可逆计数器。

31.根据权利要求28的方法，其特征在于该累再生速率Fr为取样频率Fs之整数倍K，相关的等式为Fr＝K×Fs。

32.根据权利要求28的方法，其特征在于该步骤2包括使第一差值除以K，以产生一连串K个基本上相等步阶值。

33.根据权利要求28的方法，其特征在于该步骤值的数字分辨度大于该差值的数字分辨度。

34.根据权利要求28的方法，其特征在于该步阶值的数字分辨度等于该差值的数字分辨度。

35.一种响应代表原模拟信号的一系列数字样本以再现模拟输出信号的设备，该各样本包含N位元及以一速率Fs对原模拟信号取样所获得，该设备包括：

第一D/A转换装置，响应所施加的多位数字样本，以产生第一模拟信号；

第一再现装置，以速率Fs供应该数字样本至该第一D/A转换器；

第二D/A转换装置，响应所施加的多位数字样本，以产生第二模拟信号；

获取P个连续地产生的数字样本的装置；

内插装置，用以产生多个数字伪样本插入至所述各对连续产生的数字样本，各伪样本以M位表示；

以大于Fs的再现速率Fr，以顺序性地供应该产生的数字伪样本至该第二D/A转换装置的装置；及

加法装置，用以把第一模拟信号及第二模拟信号相加，以产生降低了噪声的模拟信号。

36.根据权利要求35的设备，其特征在于该P为等于2。

37.根据权利要求35的设备，其特征在于该数字样本是对原模拟信号编码及解码的结果。

38.根据权利要求35的设备，其特征在于该设备为包含在单一集成电路内。

39.根据权利要求35的设备，其特征在于该再现速率Fr为取样频率Fs之整数倍K，相关的等式为Fr＝K×Fs。

40.根据权利要求35的设备，其特征在于该M等于N。

41.根据权利要求35的设备，其特征在于该M大于N。

42.根据权利要求28的设备，其特征在于该内插装置在所述每对连续产生的数字取样本之间产生一系固定数字步阶。

43.根据权利要求35的设备，其特征在于该内插装置产生一系列K-1数字步阶，各步阶具有基本上为所述各对连续产生的数字样本之差的1/K倍的可调整振幅。

44.一种D/A转换系统，包括：

数据源装置，以一第一频率Fs供应原数字样本；

响应各对连续供应的数字样本的装置，以产生数字伪样本；

D/A转换器；及

把代表该原样本及该伪样本的一系列数字样本以频率Fr供应至该D/A转换器的装置。

45.根据权利要求44的设备，其特征在于该Fr大于Fs。

46.根据权利要求44的设备，其特征在于该Fr为取样频率Fs之整数倍K，相关的等式为Fr＝K×Fs。

47.根据权利要求112的设备，其特征在于该运算步骤可由移位寄存器右移一个或一个以上位而完成。

48.根据权利要求18的设备，其特征在于该运算步骤可由移位寄存器右移一个或一个以上位而完成。

49.根据权利要求27的设备，其特征在于该运算步骤可由移位寄存器右移一个或一个以上位而完成。

50.根据权利要求43的设备，其特征在于该运算步骤可由移位寄存器右移一个或一个以上位而完成。

51.根据权利要求22的方法，其特征在于该固定步阶值可随数据值变化。

52.根据权利要求47、48、49或50的设备，其特征在于该运算步骤可包含加法器。

53.一种由原模拟信号的连续数字样本中再现模拟号的方法，包括：

1)予累加器起始的步骤；

2)读取第二数据的步骤；

3)设定△值等于第一与第二数据差值之步骤；

4)移动该△值N个位的步骤；

5)一对累加器累加该数值及送出累加器数值至D/A转换器的步骤；

6)所加之总差值未达到该△值时或所加之次数未达到某额定次数时，重覆前述步骤5；

7)重覆步骤2至6，以供读取及处理下一数据。

54.一种由一原模拟信号的连续数字样本中再现模拟信号的方法，包括：

1)予累加器起始的步骤：

2)读取△值的步骤；

3)移动该△值N个位的步骤；

4)一对累加器累加该数值及送出累加器数值至D/A转换器的步骤；

5)所加之总差值未达到该△值时或所加之次数未达到某额定之次数时，重覆前述步骤4；

6)重覆步骤2至5，以供读取及处理下一数据。

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