CN111540736A - Esd结构 - Google Patents
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- 230000003068 static effect Effects 0.000 claims abstract description 17
- 230000015556 catabolic process Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000000407 epitaxy Methods 0.000 claims description 5
- 238000005457 optimization Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 230000005611 electricity Effects 0.000 description 6
- 230000006872 improvement Effects 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000009471 action Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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Abstract
本发明公开了一种ESD结构，该ESD结构基于SCR器件的优化，整体位于有由N型深阱和位于外延层中的N型埋层所构成的隔离结构中，将所述ESD结构与衬底进行隔离，SCR器件的N阱被N型深阱包围能调高击穿电压，在N型深阱的两侧再各自形成静电端P阱和接地端P阱。本结构的接地端P阱与静电端P阱的结构对称，静电端可以应用于正电压也可以应用于负电压，同时，可以通过设计不同的静电端P阱与N型深阱的间距来调节从接地端到静电端的击穿电压，通过设计不同的接地端P阱与N型深阱的间距来调节从静电端端到接地端端的击穿电压。
Description
技术领域
本发明涉及半导体器件设计与制造领域，特别是指一种基于SCR的ESD结构。
背景技术
静电是一种客观的自然现象，产生的方式多种，如接触、摩擦、电器间感应等。静电的特点是长时间积聚、高电压、低电量、小电流和作用时间短的特点。静电在多个领域造成严重危害。摩擦起电和人体静电是电子工业中的两大危害，常常造成电子电器产品运行不稳定，甚至损坏。
随着半导体集成电路的制造工艺的特征尺寸越来越小，芯片单元的尺寸也越来越小，芯片的抗静电能力越来越变得重要。静电往往会导致半导体组件以及计算机系统等形成一种永久性毁坏，因而影响集成电路的电路功能，而使电子产品工作不正常，所以必须设计一些保护措施或者功能来保护芯片不受静电放电现象的破坏。
SCR是Silicon Controlled Rectifier的缩写，是可控硅整流器的简称，即普通晶闸管。可控硅有单向、双向、可关断和光控几种类型。它具有体积小、重量轻、效率高、寿命长、控制方便等优点，被广泛用于可控整流、调压、逆变以及无触点开关等各种自动控制和大功率的电能转换的场合。单向可控硅是一种可控整流电子元件，能在外部控制信号作用下由关断变为导通，但一旦导通，外部信号就无法使其关断，只能靠去除负载或降低其两端电压使其关断。单向可控硅是由三个PN结PNPN组成的四层三端半导体器件，与具有一个PN结的二极管相比，单向可控硅正向导通受控制极电流控制；与具有两个PN结的三极管相比，差别在于可控硅对控制极电流没有放大作用。双向可控硅具有两个方向轮流导通、关断的特性。双向可控硅实质上是两个反并联的单向可控硅，是由NPNPN五层半导体形成四个PN结构成、有三个电极的半导体器件。由于主电极的构造是对称的（都从N层引出），所以它的电极不像单向可控硅那样分别叫阳极和阴极，而是把与控制极相近的叫做第一电极A1，另一个叫做第二电极A2。双向可控硅的主要缺点是承受电压上升率的能力较低。这是因为双向可控硅在一个方向导通结束时，硅片在各层中的载流子还没有回到截止状态的位置，必须采取相应的保护措施。双向可控硅元件主要用于交流控制电路，如温度控制、灯光控制、防爆交流开关以及直流电机调速和换向等电路。
SCR常用作ESD保护器件，特别是高压的ESD保护应用，SCR有面积小、ESD能力高的优势。如图1所示，是常见的SCR器件的剖面示意图，图中接电端位于P阱中，静电端位于N阱中，图2是图1的等效电路图。不过传统的SCR结构，静电端是不能应用负电压，由等效电路可以看出，当静电端为负电压时，三极管截止不能导通，无法形成电流路径，这就限制了传统SCR在有负压设计的电路中用作ESD保护器件。
发明内容
本发明所要解决的技术问题在于提供一种基于SCR的ESD结构，其静电端能用于正电压及负电压，且能实现不同方向的击穿电压的可调节。
为解决上述问题，本发明所述的ESD结构，所述ESD结构基于SCR优化，所述ESD结构，在P型半导体衬底上的P型外延中具有N阱，所述N阱位于第一N型深阱中，在第一N型深阱的外围具有第一P阱及第二P阱，在俯视平面上，所述的第一N型深阱位于中心区域，所述第一P阱位于静电端的一侧，所述第二P阱位于接地端的一侧，所述第一P阱与第二P阱相对于第一N型深阱基本对称。
以第一N型深阱为中心的相对两侧，所述静电端一侧的第一P阱与第一N型深阱之间具有第一间距；所述接地端一侧的所述第二P阱与第一N型深阱之间具有第二间距。
所述第一N型深阱以及所述第一P阱、第二P阱以及第一N型深阱的底部的外延中还具有N型埋层，所述第一P阱、第二P阱的外侧还具有封闭呈环形的第二N型深阱，所述第二N型深阱与N型埋层连接，使上述结构与半导体衬底相隔离。
所述的N阱中的中心处具有第一重掺杂N型区，在第一重掺杂N型区外围具有第一重掺杂P型区，所述位于N阱中的第一重掺杂N型区与第一重掺杂P型区之间间隔一段距离；
在所述的第一P阱中，具有第二重掺杂N型区以及第二重掺杂P型区，所述第二重掺杂N型区与第二重掺杂P型区之间间隔一段距离。
在所述的第二P阱中，具有第三重掺杂N型区以及第三重掺杂P型区，所述第三重掺杂N型区与第三重掺杂P型区之间间隔一段距离。
所述N阱中的第一重掺杂N型区与第一重掺杂P型区进行短接并浮空；所述静电端的第一P阱中的第二重掺杂N型区与第二重掺杂P型区进行短接引出形成静电端电极；所述接地端的第二P阱中的第三重掺杂N型区与第三重掺杂P型区进行短接引出形成接地端电极。
进一步地改进是，所述的静电端与接地端的结构基本对称，整体结构由第二N型深阱与N型埋层构成的隔离结构与半导体衬底形成隔离，静电端既支持正电压输入也支持负电压输入。
进一步地改进是，所述第一间距用于调节从接地端到静电端的击穿电压，所述第二间距用于调节从静电端到接地端的击穿电压。
进一步地改进是，所述的静电端的第一间距，以及接地端的第二间距，均能根据需要各自调整到不同的大小，以支持不同的击穿电压。
进一步地改进是，当静电电流从静电端进入后，通过两条电流路径到接地端：一条是从静电端第一P阱到N阱到接地端第二P阱形成的PNP管到接地端；另一条是从P阱到N阱形成二极管后，再经过N阱到P阱形成的SCR后到接地端；由于结构的基本对称，当有静电电流从接地端进入后，同样存在反向的两条类似路径到静电端。
进一步地改进是，当静电电流从接地端进入后，通过两条电流路径到静电端：一条是从接地端的第二P阱到N阱到静电端第一P阱形成的PNP管到接地端；另一条是从第二P阱到N阱形成二极管后，再经过N阱到第一P阱形成的SCR后到接地端。
本发明所述的ESD结构，基于传统的SCR器件优化，整体位于隔离结构中，静电端支持正负电压输入，且正向击穿电压和反向击穿电压可以调整，能够满足不同电压的电路设计需求。
附图说明
图1 是现有的SCR器件的结构示意图。
图2 是现有的SCR器件的结构的等效电路图。
图3 是本发明提供的基于SCR的ESD结构示意图；
图4 是本发明提供的基于SCR的ESD结构的等效电路图。
附图标记说明
1是N型埋层(NBL)，2是第一N型深阱，3是N阱，4是第一P阱（PW），5是第二P阱（PW），6是第一N型深阱，7是第一重掺杂N型区，8是第一重掺杂P型区，9是第二重掺杂N型区，10是第二重掺杂P型区，11是第三重掺杂N型区，12是第三重掺杂P型区。
具体实施方式
本发明所述的ESD结构，所述ESD结构基于SCR优化，所述ESD结构，如图3所示，在P型半导体衬底上的P型外延（P-EPI）中具有N阱3，所述N阱3位于第一N型深阱2中，在第一N型深阱2的外围具有第一P阱4及第二P阱5，在俯视平面上，所述的第一N型深阱2位于中心区域，所述第一P阱4位于静电端的一侧，所述第二P阱5位于接地端的一侧，所述第一P阱4与第二P阱5相对于第一N型深阱2基本对称。
以第一N型深阱2为中心的相对两侧，所述静电端一侧的第一P阱4与第一N型深阱2之间具有第一间距S1；所述接地端一侧的所述第二P阱与第一N型深阱之间具有第二间距S2。
所述第一N型深阱2以及所述第一P阱4、第二P阱5以及第一N型深阱2的底部的外延中还具有N型埋层1，所述第一P阱、第二P阱的外侧还具有封闭呈环形的第二N型深阱6，所述第二N型深阱6与N型埋层1连接，使上述结构与半导体衬底相隔离。
所述的N阱3中的中心处具有第一重掺杂N型区7，在第一重掺杂N型区7外围具有第一重掺杂P型区8，所述位于N阱3中的第一重掺杂N型区7与第一重掺杂P型区8之间间隔一段距离。
在所述的第一P阱4中，具有第二重掺杂N型区9以及第二重掺杂P型区10，所述第二重掺杂N型区9与第二重掺杂P型区10之间间隔一段距离。
在所述的第二P阱5中，具有第三重掺杂N型区11以及第三重掺杂P型区12，所述第三重掺杂N型区11与第三重掺杂P型区12之间间隔一段距离。
所述N阱3中的第一重掺杂N型区7与第一重掺杂P型区8进行短接并浮空；所述静电端的第一P阱中的第二重掺杂N型区与第二重掺杂P型区进行短接引出形成静电端电极；所述接地端的第二P阱中的第三重掺杂N型区与第三重掺杂P型区进行短接引出形成接地端电极。
本发明结构的等效电路图如图4所示。当ESD电流从静电端进入，ESD电流有两条通路到接地端：一条是从静电端第一P阱4到N阱3到接地端第二P阱5形成的PNP管到接地端；另一条是从第一P阱到N阱形成二极管后，再经过N阱到P阱中的第一重掺杂P型区、第一重掺杂N型区、第二P阱第三重掺杂N型区形成的SCR器件后到接地端。由于结构的基本对称，当有静电电流从接地端进入后，同样存在反向的两条类似路径到静电端。
所述的静电端与接地端的结构基本对称，如图4所示，图中虚线框中显示的是上述的两条从静电端到接地端的电流路径，与虚线框外的结构呈现对称的结构，从图3的结构也可以看出，从静电端到接地端，与从接地端到静电端的结构对称。整体结构由第二N型深阱与N型埋层构成的隔离结构与半导体衬底形成隔离，静电端既支持正电压输入也支持负电压输入。
所述第一间距S1用于调节从接地端到静电端的击穿电压，所述第二间距S2用于调节从静电端到接地端的击穿电压。所述的静电端的第一间距S1，以及接地端的第二间距S2，均能根据需要各自调整到不同的大小，以支持不同的击穿电压。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种ESD结构，所述ESD结构基于SCR优化，其特征在于：所述ESD结构，在P型半导体衬底上的P型外延中具有N阱，所述N阱位于第一N型深阱中，在第一N型深阱的外围具有第一P阱及第二P阱，在俯视平面上，所述的第一N型深阱位于中心区域，所述第一P阱位于静电端的一侧，所述第二P阱位于接地端的一侧，所述第一P阱与第二P阱相对于第一N型深阱基本对称；
以第一N型深阱为中心的相对两侧，所述静电端一侧的第一P阱与第一N型深阱之间具有第一间距；所述接地端一侧的所述第二P阱与第一N型深阱之间具有第二间距；
所述第一N型深阱以及所述第一P阱、第二P阱以及第一N型深阱的底部的外延中还具有N型埋层，所述第一P阱、第二P阱的外侧还具有封闭呈环形的第二N型深阱，所述第二N型深阱与N型埋层连接，使上述结构与半导体衬底相隔离；
所述的N阱中的中心处具有第一重掺杂N型区，在第一重掺杂N型区外围具有第一重掺杂P型区，所述位于N阱中的第一重掺杂N型区与第一重掺杂P型区之间间隔一段距离；
在所述的第一P阱中，具有第二重掺杂N型区以及第二重掺杂P型区，所述第二重掺杂N型区与第二重掺杂P型区之间间隔一段距离；
在所述的第二P阱中，具有第三重掺杂N型区以及第三重掺杂P型区，所述第三重掺杂N型区与第三重掺杂P型区之间间隔一段距离；
所述N阱中的第一重掺杂N型区与第一重掺杂P型区进行短接并浮空；所述静电端的第一P阱中的第二重掺杂N型区与第二重掺杂P型区进行短接引出形成静电端电极；所述接地端的第二P阱中的第三重掺杂N型区与第三重掺杂P型区进行短接引出形成接地端电极。
2.如权利要求1所述的ESD结构，其特征是：所述的静电端与接地端的结构基本对称，整体结构由第二N型深阱与N型埋层构成的隔离结构与半导体衬底形成隔离，静电端既支持正电压输入也支持负电压输入。
3.如权利要求1所述的ESD结构，其特征在于：所述第一间距用于调节从接地端到静电端的击穿电压，所述第二间距用于调节从静电端到接地端的击穿电压。
4.如权利要求3所述的ESD结构，其特征在于：所述的静电端的第一间距，以及接地端的第二间距，均能根据需要各自调整到不同的大小，以支持不同的击穿电压。
5.如权利要求1所述的ESD结构，其特征是：当静电电流从静电端进入后，通过两条电流路径到接地端：一条是从静电端第一P阱到N阱到接地端第二P阱形成的PNP管到接地端；另一条是从第一P阱到N阱形成二极管后，再经过N阱到第二P阱形成的SCR后到接地端。
6.如权利要求5所述的ESD结构，其特征是：由于结构的基本对称，当有静电电流从接地端进入后，同样存在反向的两条类似电流路径到静电端。
7.如权利要求6所述的ESD结构，其特征是：当静电电流从接地端进入后，通过两条电流路径到静电端：一条是从接地端的第二P阱到N阱到静电端第一P阱形成的PNP管到接地端；另一条是从第二P阱到N阱形成二极管后，再经过N阱到第一P阱形成的SCR后到接地端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010423952.XA CN111540736B (zh) | 2020-05-19 | 2020-05-19 | Esd结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010423952.XA CN111540736B (zh) | 2020-05-19 | 2020-05-19 | Esd结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111540736A true CN111540736A (zh) | 2020-08-14 |
| CN111540736B CN111540736B (zh) | 2023-08-18 |
Family
ID=71977911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010423952.XA Active CN111540736B (zh) | 2020-05-19 | 2020-05-19 | Esd结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111540736B (zh) |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |