CN111508423A - 像素驱动电路、阵列基板、显示面板与显示装置 - Google Patents

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Abstract

本申请提供了一种像素驱动电路、阵列基板、显示面板与显示装置，涉及显示技术领域。该像素驱动电路包括：发光元件；驱动模块，向发光元件提供驱动电流；存储模块，与驱动模块连接，维持驱动模块的控制端的电位；数据写入模块，与驱动模块、存储模块连接，将数据信号写入驱动模块的控制端；发光控制模块，与发光元件、驱动模块连接，控制发光元件发光；初始化模块，与驱动模块、发光元件连接，对驱动模块的控制端和发光元件进行初始化；电位差缩减模块，与驱动模块、初始化模块连接，在初始化模块的输出的初始化信号的作用下，减小驱动模块的输入端与驱动模块的控制端的电位差。利用本申请技术方案能够减轻或消除残影，提高显示面板的显示效果。

Description

像素驱动电路、阵列基板、显示面板与显示装置
技术领域
本申请属于显示技术领域，尤其涉及一种像素驱动电路、阵列基板、显示面板与显示装置。
背景技术
在显示面板中，由像素驱动电路驱动像素中的发光元件发光，以实现显示面板的显示。
在显示面板上的画面进行切换时，由于像素驱动电路中的晶体管的迟滞效应，会导致晶体管的一端电压偏高，不能及时切换画面。前一个画面不会立刻消失，从而产生残影，降低了显示面板的显示效果。
发明内容
本申请实施例提供了一种像素驱动电路、阵列基板、显示面板与显示装置，能够提高显示面板的显示效果。
第一方面，本申请实施例提供一种像素驱动电路，包括：发光元件；驱动模块，用于向发光元件提供驱动电流；存储模块，与驱动模块连接，用于维持驱动模块的控制端的电位；数据写入模块，与驱动模块、存储模块连接，用于将数据信号写入驱动模块的控制端；发光控制模块，与发光元件、驱动模块连接，用于控制发光元件发光；初始化模块，与驱动模块、发光元件连接，用于对驱动模块的控制端和发光元件进行初始化；电位差缩减模块，与驱动模块、初始化模块连接，用于在初始化模块输出的初始化信号的作用下，减小驱动模块的输入端与驱动模块的控制端的电位差。
根据本申请实施例的一个方面，初始化模块具有第一输出端和第二输出端，电位差缩减模块包括第一电容；第一电容的第一端与驱动模块的输入端连接，第一电容的第二端与初始化模块的第一输出端连接，初始化模块的第一输出端与发光元件的阳极连接；或者，第一电容的第一端与驱动模块的输入端连接，第一电容的第二端与初始化模块的第二输出端连接，初始化模块的第二输出端与驱动模块的控制端连接。
根据本申请实施例的一个方面，驱动模块包括第一晶体管，存储模块包括第二电容，数据写入模块包括第二晶体管和第三晶体管，发光控制模块包括第四晶体管和第五晶体管，初始化模块包括第六晶体管和第七晶体管；其中，第一晶体管的控制端与第二电容的第一端、第二晶体管的第二端、第六晶体管的第二端连接，第一晶体管的第一端与第三晶体管的第二端、第四晶体管的第二端、第一电容的第一端连接，第一晶体管的第二端与第二晶体管的第一端、第五晶体管的第一端连接，第一晶体管的第一端为驱动模块的输入端；第二晶体管的控制端与第一扫描信号端连接，第二晶体管的第一端与第五晶体管的第一端连接，第二晶体管的第二端与第二电容的第一端、第六晶体管的第二端连接；第三晶体管的控制端与第一扫描信号端连接，第三晶体管的第一端与数据信号端连接，第三晶体管的第二端与第一电容的第一端、第四晶体管的第二端连接；第四晶体管的控制端与发光控制信号端连接，第四晶体管的第一端与第一电源电压输入端、第二电容的第二端连接，第四晶体管的第二端与第一电容的第一端连接；第五晶体管的控制端与发光控制信号端连接，第五晶体管的第二端与发光元件的阳极连接；第六晶体管的控制端与第二扫描信号端连接，第六晶体管的第一端与参考电压信号端、第七晶体管的第一端连接，第六晶体管的第二端与第二电容的第一端连接，第六晶体管的第二端为初始化模块的第二输出端；第七晶体管的控制端与第二扫描信号端连接，第七晶体管的第一端与参考电压信号端连接，第七晶体管的第二端与发光元件的阳极连接，第七晶体管的第二端为初始化模块的第一输出端；第二电容的第二端与第一电源电压输入端连接。
第二方面，本申请实施例提供一种阵列基板，包括阵列基板中发光元件的阳极与第一晶体管的源极之间形成的第一电容；其中，第一等效投影与第二等效投影的交叠面积大于预设面积阈值，第一等效投影为发光元件的阳极在阵列基板中衬底基板上的等效投影，第二等效投影为第一晶体管的源极在衬底基板上的等效投影。
根据本申请实施例的一个方面，第一等效投影包括发光元件的阳极在衬底基板上的投影；或者，阵列基板还包括位于发光元件的阳极与第一晶体管的源极之间的第一过渡导电层，第一过渡导电层与发光元件的阳极电连接，第一等效投影包括第一过渡导电层在衬底基板上的投影。
根据本申请实施例的一个方面，发光元件的阳极与第一晶体管的源极之间包括至少一层金属层，至少一层金属层复用为第一过渡导电层。
根据本申请实施例的一个方面，第二等效投影包括第一晶体管的源极在衬底基板上的投影；或者，阵列基板还包括位于发光元件的阳极与第一晶体管的源极之间的第二过渡导电层，第二过渡导电层与第一晶体管的源极电连接，第二等效投影包括第二过渡导电层在衬底基板上的投影。
根据本申请实施例的一个方面，发光元件的阳极与第一晶体管的源极之间包括至少一层金属层，至少一层金属层复用为第二过渡导电层。
第三方面，本申请实施例提供一种显示面板，包括上述任一实施方式的像素驱动电路。
第四方面，申请实施例提供一种显示装置，包括上述任一实施方式的显示面板。
在本申请实施例中，像素驱动电路具有电位差缩减模块。该电位差缩减模块与驱动模块、初始化模块连接。在像素驱动电路的驱动过程的初始化阶段，电位差缩减模块可在初始化模块输出的初始化信号的作用下，减小驱动模块的输入端与驱动模块的控制端的电位差，避免驱动模块的输入端与驱动模块的控制端长时间保持较大的电位差，从而避免在切换画面时上一个画面依然存在导致的残影，提高显示面板的显示效果。
附图说明
从下面结合附图对本发明的具体实施方式的描述中可以更好地理解本申请。其中，相同或相似的附图标记表示相同或相似的特征。
图1为本申请一实施例提供的像素驱动电路的结构示意图；
图2为本申请一实施例提供的像素驱动电路的结构示意图；
图3为本申请一实施例提供的像素驱动电路的结构示意图；
图4为本申请一实施例提供的像素驱动电路的结构示意图
图5为本申请一实施例提供的第一等效投影与第二等效投影的交叠面积的示意图；
图6为本申请一实施例提供的阵列基板的剖面图；
图7为本申请一实施例提供的阵列基板的剖面图；
图8为本申请实施例提供的显示装置的俯视示意图。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
本申请提供一种像素驱动电路、阵列基板、显示面板与显示装置。像素驱动电路用于驱动显示面板中的像素单元，从而实现显示面板的显示。采用本申请中的像素驱动电路、阵列基板、显示面板与显示装置，可减小甚至消除显示面板中晶体管的迟滞效应对显示面板的显示效果的不良影响。
图1、图2均为本申请一实施例提供的像素驱动电路的结构示意图。如图1所示，该像素驱动电路可包括发光元件D1、驱动模块P11、存储模块P12、数据写入模块P13、发光控制模块P14、初始化模块P15和电位差缩减模块P16。
其中，发光元件D1可根据显示面板的类型选定，如发光元件D1具体可为发光二极管(Light Emitting Diode，LED)或有机发光二极管(Organic Light Emitting Diode，OLED)，在此并不限定。具体的，发光元件D1的阴极与第二电源电压输入端VSS连接。
驱动模块P11可用于向发光元件D1提供驱动电流。具体地，可通过控制驱动模块P11的导通和关断，以控制驱动电流是否能通过驱动模块P11流向发光元件D1。
存储模块P12与驱动模块P11连接，具有存储电能的作用。存储模块P12可用于维持驱动模块P11的控制端的电位。具体地，在像素驱动电路对像素单元的驱动过程中的充电阶段，可对存储模块P12进行充电。在驱动过程中的读写发光阶段，存储模块P12可利用充电阶段中充入的电压保持驱动模块P11的控制端的电位。
数据写入模块P13与驱动模块P11、存储模块P12连接，用于将数据信号写入驱动模块P11的控制端。具体地，数据写入模块P13与数据信号端VDATA、第一扫描信号端S1连接。数据信号端VDATA用于提供数据信号。第一扫描信号端S1用于提供第一扫描信号。在驱动过程中的充电阶段，数据写入模块P13在第一扫描信号的控制下，利用数据信号通过驱动模块P11为存储模块P12充电。在驱动过程中的读写发光阶段，存储模块P12利用充电阶段中充入的电压保持驱动模块P11的控制端的电位，相当于将数据信号写入到驱动模块P11的控制端。
发光控制模块P14与发光元件D1、驱动模块P11连接，用于控制发光元件D1发光。具体地，发光控制模块P14与发光控制信号端EM、第一电源电压输入端VDD连接。发光控制信号端EM用于提供发光控制信号。第一电源电压输入端VDD用于提供高电平信号。在驱动过程中的读写发光阶段，发光控制模块P14在发光控制信号的控制下导通，能够将高电平信号产生的驱动电流传输至发光元件D1，使发光元件D1发光。
初始化模块P15与驱动模块P11、发光元件D1连接，分别用于对驱动模块P11的控制端以及发光元件D1的阳极进行初始化。具体地，初始化模块P15与参考电压信号端VREF、第二扫描信号端S2连接。参考电压信号端VREF用于提供参考电压信号，将参考电压信号作为初始化信号。在一些示例中，参考电压信号的电压为负。第二扫描信号端S2用于提供第二扫描信号。在驱动过程中的初始化阶段，初始化模块P15在第二扫描信号的控制下导通，一方面利用参考电压信号对驱动模块P11的控制端进行初始化，另一方面将参考电压信号的电压充入存储模块P12和发光元件D1的阳极，以对发光元件D1的阳极进行初始化。
电位差缩减模块P16与驱动模块P11、初始化模块P15连接，用于在初始化模块P15输出的初始化信号的作用下，减小驱动模块P11的输入端与驱动模块P11的控制端的电位差。在一些示例中，在驱动过程中的初始化阶段，若参考电压信号的电压为负，在对发光元件进行初始化的同时，电位差缩减模块P16可将驱动模块P11的输入端的电位拉低，避免驱动模块P11的输入端的电位长时间保持在高电位上导致驱动模块P11的输入端与驱动模块P11的控制端之间电位差过大。在另一些示例中，在驱动过程中的初始化阶段，若参考电压信号的电压为正，在对发光元件进行初始化的同时，电位缩减模块P16可将驱动模块P11的输入端的电位拉高，避免驱动模块P11的输入端的电位长时间保持在低电位上导致驱动模块P11的输入端与驱动模块P11的控制端之间电位差过大。
在本申请实施例中，像素驱动电路具有电位差缩减模块P16。该电位差缩减模块P16与驱动模块P11、初始化模块P15连接。在像素驱动电路的驱动过程的初始化阶段，电位差缩减模块P16可在初始化模块P15输出的初始化信号的作用下，减小驱动模块P11的输入端与驱动模块P11的控制端的电位差，避免驱动模块P11的输入端与驱动模块的控制端长时间保持较大的电位差，从而避免在切换画面时上一个画面依然存在导致的残影，提高显示面板的显示效果。
驱动模块P11的输入端与驱动模块的控制端长时间保持较大的电位差，在参考电压信号的负载过大的情况下，可能会造成部分像素单元驱动过程中充电阶段充电不足。在低灰阶等对电压比较敏感的场景中，容易造成显示面板显示的均一性不足。在高频显示场景中，画面切换频率高，出现残影的可能性大。本申请实施例中的电位差缩减模块P16减小驱动模块P11的输入端与驱动模块的控制端的电位差，能够提高显示面板显示的均一性，并减小甚至消除显示出现残影的可能性。
在一些示例中，初始化模块具有第一输出端和第二输出端。电位差缩减模块P16可包括第一电容C1。
可选的，第一电容C1的第一端与驱动模块P11的输入端连接，第一电容C1的第二端与初始化模块P15的第一输出端连接。初始化模块P15的第一输出端与发光元件D1的阳极连接。因此初始化模块P15的第一输出端与第一电容C1的第二端连接。在初始化阶段，由于驱动模块P11中晶体管的迟滞效应，使得驱动模块P11的输入端的电位还处于显示上一帧图像时的高电位或低电位。初始化模块P15的第一输出端输出的参考电压信号Vref即初始化信号写入发光元件D1的阳极，也写到了第一电容C1与发光元件D1的阳极连接的第二端上，通过第一电容C1的耦合作用拉低或拉高驱动模块输入端的电位，从而减小驱动模块P11的输入端与驱动模块的控制端的电位差。
而且，像素驱动电路的驱动过程的周期时长是一定的，每个周期均包括初始化阶段、充电阶段和读写发光阶段。第一电容C1的设置增大了发光元件D1的阳极的电容，从而使得充电阶段需要占用更长的时间，进而缩短了读写发光阶段占用的时间。因此本申请实施例中发光元件D1在一帧画面内的发光时间相对于未设置电位差缩减模块P16的像素驱动电路中发光元件D1在一帧画面内的发光时间更短，能够减轻或消除显示面板显示黑色时的偏亮现象(即黑偏亮现象)。
可选的，第一电容C1的第一端与驱动模块P11的输入端连接，第一电容C1的第二端与初始化模块P15的第二输出端连接。初始化模块P15的第二输出端与驱动模块P11的控制端连接。因此初始化模块P15的第二输出端与第一电容C1的第二端连接。在初始化阶段，由于驱动模块P11中晶体管的迟滞效应，使得驱动模块P11的输入端的电位还处于显示上一帧图像时的高电位或低电位。初始化模块P15的第二输出端输出的参考电压信号Vref即初始化信号写入驱动模块P11的控制端，也写到了第一电容C1与驱动模块P11的控制端连接的第二端上，通过第一电容C1的耦合作用拉低或拉高驱动模块输入端的电位，从而减小驱动模块P11的输入端与驱动模块的控制端的电位差。
本申请实施例中的像素驱动电路可由晶体管和电容等器件实现。其中，晶体管可为P型晶体管或N型晶体管，在此并不限定。为了便于说明，下面以晶体管为P型晶体管为例，对一具体的像素驱动电路进行说明。图3为本申请另一实施例提供的像素驱动电路的结构示意图。图3示出了上述实施例中驱动模块P11、存储模块P12、数据写入模块P13、发光控制模块P14、初始化模块P15和电位差缩减模块P16的具体结构。如图3所示，驱动模块P11包括第一晶体管T1，第一晶体管T1即为像素驱动电路中的驱动晶体管；存储模块P12包括第二电容C2；数据写入模块P13包括第二晶体管T2和第三晶体管T3；发光控制模块P14包括第四晶体管T4和第五晶体管T5；初始化模块P15包括第六晶体管T6和第七晶体管T7。
第一晶体管T1的控制端与第二电容C2的第一端、第二晶体管T2的第二端、第六晶体管T6的第二端连接。第一晶体管T1的第一端与第三晶体管T3的第二端、第四晶体管T4的第二端、第一电容C1的第一端连接。第一晶体管T1的第二端与第二晶体管T2的第一端、第五晶体管T5的第一端连接。第一晶体管T1的第一端为驱动模块P11的输入端，第一晶体管T1的第二端为驱动模块P11的输出端。
第二晶体管T2的控制端与第一扫描信号端S1连接。第二晶体管T2的第一端与第五晶体管T5的第一端连接。第二晶体管T2的第二端与第二电容C2的第一端、第六晶体管T6的第二端连接。
第三晶体管T3的控制端与第一扫描信号端S1连接。第三晶体管T3的第一端与数据信号端VDATA连接。第三晶体管T3的第二端与第一电容C1的第一端、第四晶体管T4的第二端连接。
第四晶体管T4的控制端与发光控制信号端EM连接。第四晶体管T4的第一端与第一电源电压输入端VDD、第二电容C2的第二端连接。第四晶体管T4的第二端与第一电容C1的第一端连接。
第五晶体管T5的控制端与发光控制信号端EM连接。第五晶体管T5的第二端与发光元件D1的阳极连接。
第六晶体管T6的控制端与第二扫描信号端S2连接。第六晶体管T6的第一端与参考电压输入端VREF、第七晶体管T7的第一端连接。第六晶体管T6的第二端与第二电容C2的第一端连接。
第七晶体管T7的控制端与第二扫描信号端S2连接。第七晶体管T7的第一端与参考电压信号端VREF连接。第七晶体管T7的第二端与发光元件D1的阳极连接。第七晶体管T7的第二端为初始化模块P15的第一输出端。第一电容C1的第二端与第七晶体管的第二端连接。
第二电容C2的第二端与第一电源电压输入端VDD连接。
发光元件D1的阴极与第二电源电压输入端VSS连接。第二电源电压输入端VSS用于提供低电平信号，在一些示例中，第二电源电压输入端可为接地端，在此并不限定。
以图3为例，像素电路的驱动时序包括三个阶段，初始化阶段、数据写入阶段和发光阶段。
在初始化阶段T1，发光控制信号EM和第二扫描信号S2为高电平，第一扫描信号S1为低电平。发光控制信号EM控制第四晶体管T4和第五晶体管T5断开；第二扫描信号S2控制第二晶体管T2、第三晶体管T3断开；第一扫描信号S1控制第六晶体管T6导通，初始电压VREF初始化第一晶体管T1的栅极，确保在数据写入阶段，第一晶体管T1处于导通状态；第一扫描信号S1控制第七晶体管T7导通，初始电压VREF初始化发光器件D1的阳极。同时，第一电容C1作为电位差缩减模块，在初始化信号VREF的作用下，减小驱动模块P11的输入端与驱动模块P11的控制端的电位差。
在数据写入阶段T2，提供与发光器件D1的发光亮度对应的数据信号VDATA。发光控制信号EM和第一扫描信号S1为高电平，第二扫描信号S2为低电平。发光控制信号EM控制第四晶体管T4、第五晶体管T5断开；第一扫描信号S1控制第六晶体管T6、第七晶体管T7断开；第二扫描信号S2控制第二晶体管T2、第三晶体管T3导通，以将数据信号VDATA经由第一晶体管T1的源极和漏极写入第一晶体管T1的栅极。第一晶体管T1的栅极电压逐渐升高，写至VDATA+Vth时，数据写入阶段完成。
在发光阶段T3，第一扫描信号S1和第二扫描信号S2为高电平，发光控制信号EM为低电平。第一扫描信号S1控制第六晶体管T6、第七晶体管T7断开；第二扫描信号S2控制第二晶体管T2、第三晶体管T3断开；发光控制信号EM控制第四晶体管T4、第五晶体管T5导通，第一晶体管T1的栅极电压为VDATA+Vth，源极电压施加第一电源VDD，从而产生驱动电流，并流入发光器件D1的阳极，驱动发光器件D1发光。
需要说明的是，上述图3及像素电路的驱动时序仅是以像素电路中的晶体管为P型TFT为例进行说明，除为P型TFT外，上述晶体管还可以均为N型TFT，或者一部分为N型TFT，一部分为P型TFT，本申请对此不限制。
图4为本申请又一实施例提供的像素驱动电路的结构示意图。图4所示的像素驱动电路包括的元器件与图3所示的像素驱动电路一致。其中，第六晶体管T6的第二端为初始化模块P15的第二输出端。图4与图3的不同之处在于，第一电容C1的第二端与第六晶体管T6的第二端连接。其他元器件的连接方式可参见图3所示的像素驱动电路，在此不再赘述。
上述实施例中的各个晶体管具体可为薄膜晶体管(Thin Film Transistor，TFT)。晶体管的控制端为栅极，晶体管的第一端为源极，晶体管的第二端为漏极。或者，晶体管的控制端为栅极，晶体管的第一端为漏极，晶体管的第二端为源极，在此并不限定。上述实施例中以晶体管的控制端为栅极，晶体管的第一端为源极，晶体管的第二端为漏极为例进行说明。
本申请还提供一种阵列基板，该阵列基板可包括上述实施例中的像素驱动电路。即阵列基板包括上述实施例中的驱动模块、存储模块、数据写入模块、发光控制模块、初始化模块和电位差缩减模块。其中，电位差缩减模块包括发光元件的阳极与第一晶体管的源极之间形成的第一电容。第一晶体管即为像素驱动电路中的驱动晶体管。
该第一电容可通过阵列基板中发光元件的阳极和第一晶体管的源极形成，也可通过发光元件的阳极和与第一晶体管的源极电连接的其他结构形成，可通过与发光元件的阳极电连接的其他结构和第一晶体管的源极形成，还可以通过与发光元件阳极电连接的其他结构和与第一晶体管源极电连接的其他结构形成。
但需要注意，发光元件的阳极的第一等效投影与第一晶体管的源极的第二等效投影的交叠面积大于预设面积阈值。其中，第一等效投影为发光元件的阳极在阵列基板中衬底基板上的等效投影。第二等效投影为第一晶体管的源极在衬底基板上的等效投影。例如，图5为本申请一实施例提供的第一等效投影与第二等效投影的交叠面积的示意图。图5中的阴影部分即为第一等效投影A1与第二等效投影A2的交叠部分，交叠部分的面积即为第一等效投影A1与第二等效投影A2的交叠面积。
预设面积阈值为发光元件的阳极与第一晶体管的源极之间能够形成电容，且形成的电容的容值满足能够减小第一晶体管的源极与第一晶体管的栅极的电位差的第一等效投影与第二等效投影的交叠面积的最小值。
对于不同设计的阵列基板，可对应通过设置发光元件的阳极的面积、第一晶体管的源极的面积、发光元件的阳极与第一晶体管的源极的相对位置中的一项或多项，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。或者，可通过设置发光元件的阳极的面积、第一晶体管的源极的面积、与发光元件的阳极连接的过渡导电层的面积、与第一晶体管的源极连接的过渡导电层的面积、与发光元件的阳极连接的过渡导电层与第一晶体管的源极的相对位置、与第一晶体管的源极连接的过渡导电层与发光元件的阳极的相对位置、与发光元件的阳极连接的过渡导电层与与第一晶体管的源极连接的过渡导电层的相对位置中的一项或多项，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。
在一些示例中，第一等效投影包括发光元件的阳极在衬底基板上的投影。第二等效投影包括第一晶体管的源极在衬底基板上的投影。可通过设置发光元件的阳极的面积、第一晶体管的源极的面积，以及发光元件的阳极与第一晶体管的源极的相对位置，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。例如，图6为本申请一实施例提供的阵列基板的剖面图。如图6所示，在阵列基板中，第一晶体管21包括栅极211、源极212和漏极213。漏极213与发光元件的阳极22电连接。可增大第一晶体管21的源极212与发光元件的阳极22的正对面积，使得第一晶体管21的源极212在衬底基板23的投影与发光元件的阳极22在衬底基板23的投影的交叠面积大于预设面积阈值。需要说明的是，这里的电连接可指直接电连接，也可指间接电连接，在此并不限定。间接电连接即通过其他结构电连接，如图3和图4所示，第一晶体管的漏极可通过第五晶体管与发光元件的阳极连接。
在另一些示例中，阵列基板还包括位于发光元件的阳极与第一晶体管的源极之间的第一过渡导电层。第一过渡导电层与发光元件的阳极电连接。具体地，可通过导线或过孔实现电连接，在此并不限定。第一等效投影包括第一过渡导电层在衬底基板上的投影。第二等效投影包括第一晶体管的源极在衬底基板上的投影。可通过设置第一过渡导电层的面积、第一晶体管的源极的面积，以及第一过渡导电层与第一晶体管的源极的相对位置，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。
其中，第一过渡导电层可以为新增的层级结构，也可为发光元件的阳极与第一晶体管的源极之间包括的至少一层金属层，该至少一层金属层与发光元件的阳极电连接，复用为第一过渡导电层。在第一过渡导电层为阵列基板中已有的金属层的情况下，不需要增加新的结构，可避免阵列基板结构复杂化，也可避免增加阵列基板的制作步骤。
在又一些示例中，第一等效投影包括发光元件的阳极在衬底基板上的投影。阵列基板还包括位于发光元件的阳极与第一晶体管的源极之间的第二过渡导电层。第二过渡导电层与第一晶体管的源极电连接。具体地，可通过导线或过孔实现电连接，在此并不限定。第二等效投影包括第二过渡导电层在衬底基板上的投影。可通过设置第二过渡导电层的面积、发光元件的阳极的面积，以及第二过渡导电层与发光元件的阳极的相对位置，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。
其中，第二过渡导电层可以为新增的层级结构，也可为发光元件的阳极与第一晶体管的源极之间包括的至少一层金属层，该至少一层金属层与第一晶体管的源极电连接，复用为第二过渡导电层。在第二过渡导电层为阵列基板中已有的金属层的情况下，不需要增加新的结构，可避免阵列基板结构复杂化，也可避免增加阵列基板的制作步骤。例如，图7为本申请一实施例提供的阵列基板的剖面图。如图7所示，在阵列基板中，第一晶体管21包括栅极211、源极212和漏极213。漏极213与发光元件的阳极22电连接。源极212与位于发光元件的阳极22和第一晶体管21的源极212之间的金属层24连接。可增大金属层24与发光元件的阳极22的正对面积，使得金属层24在衬底基板23的投影与发光元件的阳极22在衬底基板23的投影的交叠面积大于预设面积阈值。
在再一些示例中，阵列基板还包括位于发光元件的阳极与第一晶体管的源极之间的第一过渡导电层，和位于发光元件的阳极与第一晶体管的源极之间的第二过渡导电层。第一过渡导电层与发光元件的阳极电连接。第二过渡导电层与第一晶体管的源极电连接。可通过设置第一过渡导电层的面积、第二过渡导电层的面积，以及第一过渡导电层与第二过渡导电层的相对位置，实现第一等效投影与第二等效投影的交叠面积大于预设面积阈值。
本申请还提供了一种显示面板，该显示面板可包括上述实施例中的像素驱动电路和发光元件。该显示面板具体可以为OLED显示面板，在此并不限定。
本申请还提供了一种显示装置。该显示装置可包括设备本体以及上述实施例中的显示面板，该显示面板覆盖在设备本体上。设备本体中可设置有各类器件，如传感器件、处理器件等，在此并不限定。图8为本申请实施例提供的显示装置的俯视示意图。如图8所示，在一些示例中，显示装置的显示面板具有显示区AA和非显示区NA。显示装置具体可以为手机、计算机、平板电脑、数码相框、电视机、电子纸等具有显示功能的装置，在此并不限定。
需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。对于显示面板实施例和显示装置实施例而言，相关之处可以参见像素驱动电路实施例和阵列基板实施例的说明部分。本申请并不局限于上文所描述并在图中示出的特定结构。本领域的技术人员可以在领会本申请的精神之后，作出各种改变、修改和添加。并且，为了简明起见，这里省略对已知技术的详细描述。
本领域技术人员应能理解，上述实施例均是示例性而非限制性的。在不同实施例中出现的不同技术特征可以进行组合，以取得有益效果。本领域技术人员在研究附图、说明书及权利要求书的基础上，应能理解并实现所揭示的实施例的其他变化的实施例。在权利要求书中，术语“包括”并不排除其他结构；数量涉及“一个”但不排除多个；术语“第一”、“第二”用于标示名称而非用于表示任何特定的顺序。权利要求中的任何附图标记均不应被理解为对保护范围的限制。某些技术特征出现在不同的从属权利要求中并不意味着不能将这些技术特征进行组合以取得有益效果。

Claims (10)

1.一种像素驱动电路，其特征在于，包括：
发光元件；
驱动模块，用于向所述发光元件提供驱动电流；
存储模块，与所述驱动模块连接，用于维持所述驱动模块的控制端的电位；
数据写入模块，与所述驱动模块、所述存储模块连接，用于将数据信号写入所述驱动模块的控制端；
发光控制模块，与所述发光元件、所述驱动模块连接，用于控制所述发光元件发光；
初始化模块，与所述驱动模块、所述发光元件连接，用于对所述驱动模块的控制端和所述发光元件进行初始化；
电位差缩减模块，与所述驱动模块、所述初始化模块连接，用于在所述初始化模块输出的初始化信号的作用下，减小所述驱动模块的输入端与所述驱动模块的控制端的电位差。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述初始化模块具有第一输出端和第二输出端，所述电位差缩减模块包括第一电容；
所述第一电容的第一端与所述驱动模块的输入端连接，所述第一电容的第二端与所述初始化模块的第一输出端连接，所述初始化模块的第一输出端与所述发光元件的阳极连接；
或者，
所述第一电容的第一端与所述驱动模块的输入端连接，所述第一电容的第二端与所述初始化模块的第二输出端连接，所述初始化模块的第二输出端与所述驱动模块的控制端连接。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述驱动模块包括第一晶体管，所述存储模块包括第二电容，所述数据写入模块包括第二晶体管和第三晶体管，所述发光控制模块包括第四晶体管和第五晶体管，所述初始化模块包括第六晶体管和第七晶体管；
其中，所述第一晶体管的控制端与所述第二电容的第一端、所述第二晶体管的第二端、所述第六晶体管的第二端连接，所述第一晶体管的第一端与所述第三晶体管的第二端、所述第四晶体管的第二端、所述第一电容的第一端连接，所述第一晶体管的第二端与所述第二晶体管的第一端、所述第五晶体管的第一端连接，所述第一晶体管的第一端为所述驱动模块的输入端，所述第一晶体管的第二端为所述驱动模块的输出端；
所述第二晶体管的控制端与第一扫描信号端连接，所述第二晶体管的第一端与所述第五晶体管的第一端连接，所述第二晶体管的第二端与所述第二电容的第一端、所述第六晶体管的第二端连接；
所述第三晶体管的控制端与所述第一扫描信号端连接，所述第三晶体管的第一端与数据信号端连接，所述第三晶体管的第二端与所述第一电容的第一端、所述第四晶体管的第二端连接；
所述第四晶体管的控制端与发光控制信号端连接，所述第四晶体管的第一端与第一电源电压输入端、第二电容的第二端连接，所述第四晶体管的第二端与所述第一电容的第一端连接；
所述第五晶体管的控制端与所述发光控制信号端连接，所述第五晶体管的第二端与所述发光元件的阳极连接；
所述第六晶体管的控制端与第二扫描信号端连接，所述第六晶体管的第一端与参考电压信号端、所述第七晶体管的第一端连接，所述第六晶体管的第二端与所述第二电容的第一端连接，所述第六晶体管的第二端为所述初始化模块的第二输出端；
所述第七晶体管的控制端与所述第二扫描信号端连接，所述第七晶体管的第一端与所述参考电压信号端连接，所述第七晶体管的第二端与所述发光元件的阳极连接，所述第七晶体管的第二端为所述初始化模块的第一输出端；
所述第二电容的第二端与所述第一电源电压输入端连接。
4.一种阵列基板，其特征在于，包括所述阵列基板中发光元件的阳极与第一晶体管的源极之间形成的第一电容；
其中，第一等效投影与第二等效投影的交叠面积大于预设面积阈值，所述第一等效投影为所述发光元件的阳极在所述阵列基板中衬底基板上的等效投影，所述第二等效投影为所述第一晶体管的源极在所述衬底基板上的等效投影。
5.根据权利要求4所述的阵列基板，其特征在于，
所述第一等效投影包括所述发光元件的阳极在所述衬底基板上的投影；
或者，
所述阵列基板还包括位于所述发光元件的阳极与所述第一晶体管的源极之间的第一过渡导电层，所述第一过渡导电层与所述发光元件的阳极电连接，所述第一等效投影包括所述第一过渡导电层在所述衬底基板上的投影。
6.根据权利要求5所述的阵列基板，其特征在于，所述发光元件的阳极与所述第一晶体管源极之间包括至少一层金属层，至少一层所述金属层复用为所述第一过渡导电层。
7.根据权利要求4所述的阵列基板，其特征在于，
所述第二等效投影包括所述第一晶体管的源极在所述衬底基板上的投影；
或者，
所述阵列基板还包括位于所述发光元件的阳极与所述第一晶体管的源极之间的第二过渡导电层，所述第二过渡导电层与所述第一晶体管的源极电连接，所述第二等效投影包括所述第二过渡导电层在所述衬底基板上的投影。
8.根据权利要求7所述的阵列基板，其特征在于，所述发光元件的阳极与所述第一晶体管的源极之间包括至少一层金属层，至少一层所述金属层复用为所述第二过渡导电层。
9.一种显示面板，其特征在于，包括如权利要求1至3中任意一项所述的像素驱动电路。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
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