CN111463280A - 一种半导体器件及其制作方法、集成电路及电子设备 - Google Patents

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Abstract

本发明公开一种半导体器件及其制作方法、集成电路及电子设备，涉及半导体技术领域，以抑制沟道漏电现象，提升半导体器件的性能。所述半导体器件包括衬底、堆叠结构和栅堆叠结构。堆叠结构形成在衬底表面。堆叠结构包括沿着远离衬底的方向层叠在衬底上的第一电极层、沟道层和第二电极层。沟道层包括沟道支撑部和沟道材料部。沟道材料部形成在沟道支撑部的外周。沟道支撑部的底端与第一电极层的顶端接触。沟道支撑部的顶端与第二电极层接触。沟道材料部分别与第一电极层和第二电极层接触。沟道支撑部为非导电部。栅堆叠结构环绕在沟道材料部的外周。所述半导体器件的制作方法用于制作半导体器件。本发明提供的半导体器件用于电子设备。

Description

一种半导体器件及其制作方法、集成电路及电子设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、集成电路及电子设备。
背景技术
垂直纳米线环栅器件是一种新的互补式金氧半导体晶体管，可以增大工作电流，降低短沟道效应，因此，垂直纳米线环栅器件具有良好的栅控能力和广泛的应用前景。
但是，传统的垂直纳米线环栅器件因其自身结构的问题，使电极引出变得困难。而一些具有新型结构的垂直纳米线环栅器件虽然能够解决电极引出困难的问题，但是，其上的沟道层易产生漏电现象，从而导致垂直纳米线环栅器件的工作性能退化。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法、集成电路及电子设备，以抑制沟道漏电现象并提高沟道迁移率，从而提升半导体器件的性能。
为了实现上述目的，本发明提供如下技术方案：
本发明提供的半导体器件，包括：衬底；
形成在衬底表面的堆叠结构，堆叠结构包括第一电极层、沟道层和第二电极层，第一电极层、沟道层和第二电极层沿着远离衬底的方向层叠在衬底上，沟道层包括沟道支撑部和沟道材料部，沟道材料部形成在沟道支撑部的外周，沟道支撑部的底端与第一电极层的顶端接触，沟道支撑部的顶端与第二电极层接触，沟道材料部分别与第一电极层和第二电极层接触，沟道支撑部为非导电部；
以及栅堆叠结构，栅堆叠结构环绕在沟道材料部的外周。
本发明提供的半导体器件中，位于第一电极层和第二电极层之间的沟道层包括沟道支撑部和沟道材料部。其中，沟道支撑部为非导电部。换句话说，当对栅堆叠结构施加适当电压时，第一电极层与第二电极层仅通过沟道材料部导通，从而能够有效提高栅堆叠结构具有的栅控能力，抑制沟道漏电现象，提高半导体器件性能。
本发明还提供一种半导体器件的制作方法，包括：
提供一衬底；
在衬底的表面形成堆叠结构，堆叠结构包括第一电极层、沟道层和第二电极层，第一电极层、沟道层和第二电极层沿着远离衬底的方向层叠在衬底上，沟道层包括沟道支撑部和沟道材料部，沟道材料部形成在沟道支撑部的外周，沟道支撑部的底端与第一电极层的顶端接触，沟道支撑部的顶端与第二电极层接触，沟道材料部分别与第一电极层和第二电极层接触，沟道支撑部为非导电部；
在沟道材料部的外周形成环绕沟道材料部外周的栅堆叠结构。
与现有技术相比，本发明提供的半导体器件的制作方法，其有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
本发明还提供一种集成电路，包括上述技术方案提供的半导体器件。
与现有技术相比，本发明提供的集成电路的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
本发明还提供一种电子设备，包括上述技术方案提供的半导体器件，或，集成电路。
与现有技术相比，本发明提供的电子设备的有益效果与上述技术方案提供的半导体器件的有益效果相同，在此不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为现有技术中一种垂直纳米线环栅器件结构示意图；
图2为本发明实施例中提供衬底后结构示意图；
图3为本发明实施例中在衬底上形成叠层后一种结构示意图；
图4为本发明实施例中在衬底上形成叠层后另一种结构示意图；
图5为本发明实施例中对衬底进行处理，在衬底表面形成第一电极层和第二电极层后一种结构示意图；
图6为本发明实施例中对衬底进行处理，在衬底表面形成第一电极层和第二电极层后另一种结构示意图；
图7为本发明实施例中对叠层进行处理，在衬底上形成第一电极层和第二电极层后结构示意图；
图8为本发明实施例中对叠层进行处理，在衬底表面形成第一电极层和第二电极层后结构示意图；
图9为图5所示结构，在形成沟道支撑部后结构示意图；
图10为图6所示结构，在形成沟道支撑部后结构示意图；
图11为图7所示结构，在形成沟道支撑部后结构示意图；
图12为图8所示结构，在形成沟道支撑部后结构示意图；
图13为图9所示结构，在形成沟道材料部后结构示意图；
图14为图10所示结构，在形成沟道材料部后结构示意图；
图15为图11所示结构，在形成沟道材料部后结构示意图；
图16为图12所示结构，在形成沟道材料部后结构示意图；
图17为图13所示结构，在形成隔离层后结构示意图；
图18为图14所示结构，在形成隔离层后结构示意图；
图19为图15所示结构，在形成隔离层后结构示意图；
图20为图16所示结构，在形成隔离层后结构示意图；
图21为图9所示结构，在形成隔离层后结构示意图；
图22为图11所示结构，在形成隔离层后结构示意图；
图23为图21所示结构，在形成环状过孔后结构示意图；
图24为图22所示结构，在形成环状过孔后结构示意图；
图25为图23所示结构，在形成沟道材料层后结构示意图；
图26为图24所示结构，在形成沟道材料层后结构示意图；
图27至图32为本发明实施例中在形成栅堆叠结构后结构示意图；
图33至图36为本发明实施例中在形成栅极引线、第一电极引线和第二电极引线后结构示意图；
图37为本发明实施例提供的半导体器件的制作方法流程图。
附图标记：1为衬底，2为堆叠结构，3为第一电极层，4为沟道层，5为第二电极层，6为栅堆叠结构，7为沟道连接部，8为沟道支撑部，9为沟道材料部，10为隔离层，11为栅极引线，12为第一电极引线，13为第二电极引线，14为叠层，15为环状过孔。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
垂直纳米线环栅器件是一种新的互补式金氧半导体晶体管。垂直纳米线环栅器件中的沟道区、源极和漏极均形成在位于衬底上的纳米结构上，栅堆叠结构环绕在沟道区的外周。与平面器件相比，垂直纳米线环栅器件中的栅堆叠结构环绕在沟道区所有外侧面的外周，不仅是形成在沟道区的一侧。从而可以增大工作电流，因此，垂直纳米线环栅器件具有广泛的应用前景。
但是，如图1所示，垂直纳米线环栅器件中沟道区、源极和漏极均形成在位于衬底上的梯形纳米结构上，使得沟道区两端的源极和漏极体积大小不同。而且随着梯形的斜率增加，源极和漏极体积大小的差值越大，使得栅堆叠结构的栅控能力逐渐减弱，从而导致沟道漏电现象更加明显，最终使得半导体器件的工作性能较差。
为了克服垂直纳米线环栅器件中的沟道易产生漏电现象，从而导致垂直纳米线环栅器件的工作性能退化的技术问题。本发明提供了一种半导体器件及其制作方法、集成电路和电子设备。其中，本发明实施例提供的半导体器件的沟道层包括沟道支撑部和沟道材料部。而沟道材料部为非导电部，使得栅堆叠结构加载电压的情况下，第一电极层与第二电极层仅通过沟道材料部导通，从而能够有效抑制沟道漏电现象，提高半导体器件性能。
实施例一
本发明实施例提供了一种半导体器件，如图33至图36所示，该半导体器件包括衬底1、堆叠结构2和栅堆叠结构6；其中，衬底1可以为硅衬底、锗衬底或绝缘体上硅衬底等，在此不再一一列举。
上述堆叠结构2形成在衬底1表面。堆叠结构2包括第一电极层3、沟道层4和第二电极层5。第一电极层3、沟道层4和第二电极层5沿着远离衬底1的方向层叠在衬底1上。沟道层4包括沟道支撑部8和沟道材料部9，沟道材料部9形成在沟道支撑部8的外周，沟道支撑部8的底端与第一电极层3的顶端接触，沟道支撑部8的顶端与第二电极层5接触，沟道材料部9分别与第一电极层3和第二电极层5接触，沟道支撑部8为非导电部。应理解，如图13至图16所示，沟道材料部9可以仅形成在沟道支撑部8的外周。或者，沟道材料部9也可以形成在沟道支撑部8的外周，并且至少覆盖第一电极层3的外周的部分区域和第二电极层5外周的部分区域。
上述第一电极层3可以为源极或漏极。第一电极层3可以形成在衬底1靠近沟道层4的表面，或者，第一电极层3形成在衬底1上。上述第二电极层5为漏极或源极。示例性的，第一电极层3为源极。第二电极层5为漏极。源极、沟道层4和漏极沿着远离衬底1的方向层叠在衬底1上。
上述栅堆叠结构6，栅堆叠结构6环绕在沟道材料部9的外周。栅堆叠结构6包括依次环绕在沟道材料部9外周的栅介质层和栅极。示例性的，栅介质层可以为HfO2、HfZrO2或Al2O3等介电常数较高的材料，或者，栅介质层还可以由在普通介电层中添加多晶硅来制作形成。栅极所含有的材料可以为TiN、TiAl、Al、TaN、TaC或W中一种或多种。当然，栅介质层、栅极所含有的材料还可以根据实际情况选择其他合适的材料。
本发明提供的半导体器件中，位于第一电极层3和第二电极层5之间的沟道层4包括沟道支撑部8和沟道材料部9。其中，沟道支撑部8为非导电部。换句话说，当对栅堆叠结构6施加适当电压时，第一电极层3与第二电极层5仅通过沟道材料部9导通，从而能够有效提高栅堆叠结构6具有的栅控能力，抑制沟道漏电现象，提高半导体器件性能。
作为一种可能的实现方式，如图33至图36所示，上述沟道层4在衬底1上的正投影位于第一电极层3在衬底1上的正投影内，第二电极层5在衬底1上的正投影位于沟道层4在衬底1上的正投影内。应理解，此时堆叠结构2为圆台或棱台等自下而上径向截面积逐渐减小的结构。沿衬底1的厚度方向上，堆叠结构2各部分的径向截面可以为圆形、椭圆形、多边形等形状。堆叠结构2中各层的轴向截面呈阶梯状分布。轴向截面内被轴线分开的左右两部分可以相互对称，也可以不对称。当左右两部分不对称时，可以是左右两部分的中对应线段的长短不同，也可以是左右两部分对应线段的倾斜角度不同。
值得注意的是，当沟道层4在衬底1上的正投影位于第一电极层3在衬底1上的正投影内，并且第二电极层5在衬底1上的正投影位于沟道层4在衬底1上的正投影内时，在衬底1的厚度方向上，位于第一电极层3上方的沟道层4不会遮挡第一电极层3的外侧面。位于沟道层4上方的第二电极层5不会遮挡第二电极层5的外侧面。在制作半导体器件时，在形成第一电极层3、第二电极层5和栅堆叠结构6后。利用第一电极层3、沟道层4和第二电极层5沿衬底1厚度方向上彼此错开的外侧面，可以方便、准确地定义出第一电极层3、第二电极层5和栅堆叠结构6的位置，便于金属引线的引出，降低半导体器件的制作难度。
作为一种可能的实现方式，如图33至图36所示，上述沟道支撑部8为不参与导电的非导电部。具体的，沟道支撑部8所含有的材料可以为绝缘材料或半导体材料。上述沟道材料部9所含有的材料为沟道材料。具体的，上述沟道材料部9所含有的材料的种类需要根据上述沟道支撑部8所含有的材料的种类进行设置。例如：当沟道支撑部8由氧化物绝缘材料制作形成时，沟道材料部9所含有的材料可以为二维材料。又例如：当沟道支撑部8由较大的反掺杂(与第一电极层3和第二电极层5掺杂的杂质类型相反)的半导体材料制作形成时，沟道材料部9所含有的材料可以为外延形成的半导体材料。
值得注意的是，当沟道支撑部8所含有的材料为绝缘材料时，第一电极层3、沟道支撑部8和第二电极层5形成类似于SOI结构。半导体器件在工作过程中，第一电极层3与第二电极层5之间通过沟道支撑部8隔离，使得二者仅通过沟道材料部9导通，可以进一步抑制沟道漏电现象。此外，当在沟道支撑部8的外周形成有由二维材料制作形成的沟道材料部9时，具有更高的载流子迁移率，从而进一步提高半导体器件性能。同时，二维材料具有超薄的单原子层厚度，并且单原子层的表面平整无悬挂键，使得采用二维材料制作的沟道材料部9的门控能力大大增强。
作为一种可能的实现方式，如图25至图28所示，上述沟道材料部9可以仅形成在沟道支撑部8的外周。此时，沟道材料部9的底端与第一电极层3的顶端接触。沟道材料部9的顶端与第二电极层5的底端接触。
作为另一种可能的实现方式，如图33至图36所示，上述沟道材料部9形成在沟道支撑部8的外周，并且至少覆盖第一电极层3外周的部分区域和第二电极层5外周的部分区域。此时沟道材料部9覆盖在沟道支撑部8外周的部分分别与第一电极层3和第二电极层5接触。
作为一种可能的实现方式，如图33至图36所示，上述沟道支撑部8的顶端面积小于或等于第二电极层5的底端面积，沟道支撑部8的底端面积小于或等于第一电极层3的顶端面积。
应理解，当沟道支撑部8的顶端面积小于第二电极层5的底端面积，并且沟道支撑部8的底端面积小于第一电极层3的顶端面积时。沟道支撑部8的外周、第一电极层3的顶端和第二电极层5的底端，构成了向内凹陷的凹陷部。后续在沟道支撑部8的外周形成沟道材料部9时，凹陷部的存在便于形成的沟道材料部9分别与第一电极层3的顶端、第二电极层5的底端接触。
作为一种可能的实现方式，如图5至图8所示，上述沟道层4包括一个沟道连接部7或多个沟道连接部7。
在一种可选方式中，如图5至图8所示，当沟道层4包括一个沟道连接部7时，此沟道连接部7的顶端与第二电极层5连接，此沟道连接部7的底端与第一电极层3连接。
在另一种可选方式中，当沟道层4包括多个沟道连接部7时，相邻沟道连接部7之间具有空隙；每个沟道连接部7的底端与第一电极层3连接，每个沟道连接部7的顶端与第二电极层5连接。栅堆叠结构6通过空隙环绕在多个沟道连接部7的外周。与相同规格的仅包括一个沟道连接部7的沟道层4相比，包含多个沟道连接部7的沟道层4，增大了栅堆叠结构6与沟道层4的接触面积。
作为一种可能的实现方式，如图33至图36所示，上述半导体器件还包括隔离层10、栅极引线11、第一电极引线12和第二电极引线13。
隔离层10覆盖在堆叠结构2和栅堆叠结构6上。在制作半导体器件时，隔离层10的存在可以保护第一电极层3和第二电极层5不受后续刻蚀、清洗等操作的影响。其中，隔离层10由性质稳定的绝缘材料制作形成。示例性的，隔离层10所含有的材料为Si3N4。
栅极引线11贯穿隔离层10。并且，栅极引线11的底端与栅堆叠结构6电连接。
第一电极引线12贯穿隔离层10。并且，第一电极引线12的底端与第一电极层3电连接。
第二电极引线13贯穿隔离层10。并且，第二电极引线13的底端与第二电极层5电连接。栅极引线11在衬底1上的正投影位于第一电极引线12在衬底1上的正投影内。第二电极引线13在衬底1上的正投影位于第一电极引线12在衬底1上的正投影内。
至于栅极引线11、第一电极引线12和第二电极引线13所含有的材料可以为W、Al、Cu等满足工作要求的材料，在此不再一一列举。
实施例二
本发明实施例提供了一种半导体器件的制作方法，如图37所示，该半导体器件的制作方法包括：
步骤S101、如图2所示，提供一衬底1。至于衬底1的选择可以参考前文，在此不再赘述。
步骤S102、如图3至图26所示，在衬底1的表面形成堆叠结构2，堆叠结构2包括第一电极层3、沟道层4和第二电极层5，第一电极层3、沟道层4和第二电极层5沿着衬底1的厚度方向分布，沟道层4包括沟道支撑部8和沟道材料部9，沟道材料部9形成在沟道支撑部8的外周，沟道支撑部8的底端与第一电极层3的顶端接触，沟道支撑部8的顶端与第二电极层5接触，沟道材料部9分别与第一电极层3和第二电极层5接触，沟道支撑部8为非导电部。
步骤S103、如图27至图32所示，在沟道材料部9的外周形成环绕沟道材料部9外周的栅堆叠结构6。
本发明实施例提供的半导体器件的制作方法的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不作赘述。
作为一种可能的实现方式，如图33至图36所示，上述沟道层4在衬底1上的正投影位于第一电极层3在衬底1上的正投影内，第二电极层5在衬底1上的正投影位于沟道层4在衬底1上的正投影内。至于堆叠结构2的具体形状可以参考前文，在此不再赘述。
作为一种可能的实现方式，在衬底1的表面形成堆叠结构2包括：
步骤S102.1、如图5至图12所示，在衬底1上形成第一电极层3、第二电极层5和沟道支撑部8。沟道支撑部8的底端与第一电极层3的顶端接触，沟道支撑部8的顶端与第二电极层5接触。应理解，第一电极层3、第二电极层5和沟道支撑部8的形成可以通过对衬底1进行处理的方式形成。或者，通过在衬底1的表面通过形成叠层14，并对叠层14进行处理的方式形成。
示例性的，如图3所示，在衬底1上形成叠层14，叠层14包括依次淀积形成的第一SiGe层、氧化物层和第二SiGe层。通过光刻和刻蚀工艺，如图10所示，对第一SiGe层、氧化物层和第二SiGe层进行处理，形成沿着远离衬底1的方向横截面积逐渐减小的圆台状预处理结构。并对预处理结构内的氧化物层进行刻蚀，形成沟道支撑部8。
步骤S102.2、如图13至图26所示，在沟道支撑部8的外周形成与沟道支撑部8构成沟道层4的沟道材料部9。沟道材料部9分别与第一电极层3和第二电极层5接触。应理解，沟道材料部9可以仅形成在沟道支撑部8的外周。或者，沟道材料部9也可以形成在沟道支撑部8的外周，并且至少覆盖第一电极层3的外周的部分区域和第二电极层5外周的部分区域。
在一种可选的方式中，在沟道支撑部8的外周形成与沟道支撑部8构成沟道层4的沟道材料部9包括：
步骤S102.2.1a、如图13至图16所示，在第一电极层3、沟道支撑部8和第二电极层5背离衬底1的表面形成沟道材料部9；沟道材料部9至少覆盖第一电极层3外周的部分区域和第二电极层5外周的部分区域。示例性的，可以通过化学气相沉积工艺在第一电极层3、沟道材料部9和第二电极层5背离衬底1的表面形成沟道材料部9。当然，还可以根据实际情况选择其他合适的工艺形成沟道材料部9。
在上述情况下，在衬底1的表面形成堆叠结构2后，在沟道材料部9的外周形成环绕沟道材料部9外周的栅堆叠结构6前，半导体器件的制作方法还包括：
步骤S102-3、在沟道材料部9背离衬底1的表面形成覆盖沟道材料部9的隔离层10。在隔离层10内形成环状过孔15，环状过孔15的孔底至少与沟道材料部9位于沟道支撑部8所在区域的外周接触。
在上述情况下，在沟道材料部9的外周形成环绕沟道层4外周的栅堆叠结构6包括：
步骤S103.1a、如图27至图30所示，利用环状过孔15在沟道层4的外周形成环绕沟道层4外周的栅堆叠结构6。
示例性的，在隔离层10的顶端和环状过孔15内依次淀积栅介质层和栅极。淀积后，栅介质层和栅极会形成在隔离层10的顶端，以及环状过孔15的侧壁和孔底。在形成栅介质层和栅极后，通过平坦化去除位于隔离层10顶端上的栅介质层和栅极，以便于后续形成栅极引线11、第一电极引线12和第二电极引线13。
在另一种可选的方式中，在衬底1上形成第一电极层3、第二电极层5和沟道支撑部8后，在沟道支撑部8的外周形成与沟道支撑部8构成沟道层4的沟道材料部9前，在衬底1的表面形成堆叠结构2还包括：
步骤S102.1-2.1、如图21和图22所示，在第一电极层3、第二电极层5和沟道支撑部8背离衬底1的表面形成覆盖第一电极层3、第二电极层5和沟道支撑部8的隔离层10。
示例性的，在第一电极层3、第二电极层5和沟道支撑部8背离衬底1的表面淀积隔离层10。隔离层10的顶部应高于第二电极层5的顶部。在淀积形成隔离层10后，对隔离层10的顶部进行平坦化处理。以便于后续自隔离层10的顶部向下刻蚀，形成各部分深度一致的环状过孔15。
步骤S102.1-2.2、如图23和图24所示，在隔离层10内形成环状过孔15，环状过孔15的孔底至少与沟道支撑部8的外周接触。应理解，环状过孔15的孔底可以仅与沟道支撑部8的外周接触。此时，环状过孔15在衬底1上的正投影的内边缘与第二电极层5的底端在衬底1上的正投影的边缘重合，环状过孔15在衬底1上的正投影的外边缘与第一电极层3的顶端在衬底1上的正投影的外边缘重合。或者，环状过孔15的孔底还可以与沟道支撑部8的外周，以及第一电极层3和第二电极层5的部分外周接触。
在上述情况下，在沟道支撑部8的外周形成与沟道支撑部8构成沟道层4的沟道材料部9包括：
步骤S102.2.1b、如图25和图26所示，利用环状过孔15在沟道支撑部8的外周形成环绕沟道支撑部8的沟道材料部9，获得沟道层4。应理解，当环状过孔15的孔底仅与沟道支撑部8的外周接触时，利用环状过孔15形成的沟道材料部9的底端与第一电极层3的顶端接触。沟道材料部9的顶端与第二电极层5的底端接触。当环状过孔15的孔底与沟道支撑部8的外周，以及第一电极层3和第二电极层5的部分外周接触时，沟道材料部9覆盖沟道支撑部8的外周，以及第一电极层3外周的部分区域和第二电极层5外周的部分区域。
在上述情况下，在沟道材料部9的外周形成环绕沟道材料部9外周的栅堆叠结构6包括：
步骤S103.1b、利用环状过孔15在沟道材料部9的外周形成环绕沟道材料部9外周的栅堆叠结构6。
作为一种可能的实现方式方式，如图33至图36所示，上述沟道支撑部8的顶端面积小于或等于第二电极层5的底端面积，沟道支撑部8的底端面积小于或等于第一电极层3的顶端面积。应理解，沟道支撑部8的外周、第一电极层3的顶端和第二电极层5的底端，可以构成向内凹陷的凹陷部。后续在沟道支撑部8的外周形成沟道材料部9时，凹陷部的存在便于形成的沟道材料部9分别与第一电极层3的顶端、第二电极层5的底端接触。
作为一种可能的实现方式，如图33至图36所示，上述沟道支撑部8为不参与导电的非导电部。具体的，沟道支撑部8所含有的材料可以为绝缘材料或半导体材料。上述沟道材料部9所含有的材料为沟道材料。具体的，上述沟道材料部9所含有的材料的种类需要根据上述沟道支撑部8所含有的材料的种类进行设置。例如：当沟道支撑部8为由氧化物绝缘材料制作形成时，沟道材料部9所含有的材料可以为二维材料。又例如：当沟道支撑部8为较大的反掺杂(与第一电极层3和第二电极层5掺杂的杂质类型相反)的半导体材料制作形成时，沟道材料部9所含有的材料可以为外延形成的半导体材料。
值得注意的是，当沟道支撑部8所含有的材料为绝缘材料时，第一电极层3、沟道支撑部8和第二电极层5形成类似于SOI结构。半导体器件在工作过程中，第一电极层3与第二电极层5之间通过沟道支撑部8隔离，使得二者仅通过沟道材料部9导通，可以进一步抑制沟道漏电现象。此外，在沟道支撑部8的外周形成有由二维材料制作形成的沟道材料部9，具有更高的载流子迁移率，从而进一步提高半导体器件性能。同时，二维材料具有超薄的单原子层厚度，并且单原子层的表面平整无悬挂键，使得采用二维材料制作的沟道材料部9的门控能力大大增强。
作为一种可能的实现方式，如图5至图8所示，上述沟道层4包括一个沟道连接部7或多个沟道连接部7。
在一种可选方式中，当沟道层4包括一个沟道连接部7时，此沟道连接部7的顶端与第二电极层5连接，此沟道连接部7的底端与第一电极层3连接。
在另一种可选方式中，当沟道层4包括多个沟道连接部7时，相邻沟道连接部7之间具有空隙；每个沟道连接部7的底端与第一电极层3连接，每个沟道连接部7的顶端与第二电极层5连接。栅堆叠结构6通过空隙环绕在多个沟道连接部7的外周。与相同规格的仅包括一个沟道连接部7的沟道层4相比，包含多个沟道连接部7的沟道层4，增大了栅堆叠结构6与沟道层4的接触面积。
作为一种可能的实现方式，如图33至图36所示，在沟道层4的外周形成环绕沟道层4外周的栅堆叠结构6后，半导体器件的制作方法还包括：
步骤S104、形成贯穿隔离层10的第一电极引线12，第一电极引线12与第一电极层3电连接。
步骤S105、形成贯穿隔离层10的第二电极引线13，第二电极引线13与第二电极层5电连接。
以及步骤S106、形成贯穿隔离层10的栅极引线11，栅极引线11与栅堆叠结构6电连接，栅极引线11在衬底1上的正投影位于第一电极引线12在衬底1上的正投影内，第二电极引线13在衬底1上的正投影位于第一电极引线12在衬底1上的正投影内。
应理解，步骤S104、步骤S105和步骤S106可以同时进行，也可以在不同时段进行。但考虑工艺简化问题，步骤S104、步骤S105和步骤S106同时进行。
示例性的，在沟道层4的外周形成环绕沟道层4外周的栅堆叠结构6后。在已形成的隔离层10的顶端和栅堆叠结构6的顶端淀积隔离材料层，并对隔离材料层进行平坦化。自隔离材料层、隔离层10的顶部向下刻蚀。形成孔底与栅堆叠结构6外周接触的第一接触孔，孔底与第一电极层3外周接触的第二接触孔，以及孔底与第二电极层5外周接触的第三接触孔。并在隔离材料层的顶端、第一接触孔内、第二接触孔内和第三接触孔内淀积金属材料，并对金属材料进行平坦化，从而得到栅极引线11、第一电极引线12和第二电极引线13。
至于栅极引线11、第一电极引线12和第二电极引线13所含有的材料可以为W、Al、Cu等满足工作要求的材料，在此不再一一列举。
实施例三
本发明实施例提供了一种集成电路，该集成电路包括上述实施例一所描述的半导体器件。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制作方法制作而成。
本发明实施例提供的集成电路的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
实施例四
本发明实施例提供了一种电子设备，该电子设备包括上述实施例一提供的半导体器件，或，上述实施例三提供的集成电路。应理解，该半导体器件可以采用现有工艺或者上述实施例二所描述的制作方法制作而成。
本发明提供的电子设备的有益效果与上述实施例一提供的半导体器件的有益效果相同，在此不做赘述。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种半导体器件，其特征在于，包括：
衬底；
形成在衬底表面的堆叠结构，所述堆叠结构包括第一电极层、沟道层和第二电极层，所述第一电极层、所述沟道层和所述第二电极层沿着远离所述衬底的方向层叠在所述衬底上，所述沟道层包括沟道支撑部和沟道材料部，所述沟道材料部形成在所述沟道支撑部的外周，所述沟道支撑部的底端与所述第一电极层的顶端接触，所述沟道支撑部的顶端与所述第二电极层接触，所述沟道材料部分别与所述第一电极层和所述第二电极层接触，所述沟道支撑部为非导电部；
以及栅堆叠结构，所述栅堆叠结构环绕在所述沟道材料部的外周。
2.根据权利要求1所述的半导体器件，其特征在于，所述沟道层在所述衬底上的正投影位于所述第一电极层在所述衬底上的正投影内，所述第二电极层在所述衬底上的正投影位于所述沟道层在所述衬底上的正投影内。
3.根据权利要求1所述的半导体器件，其特征在于，所述沟道支撑部所含有的材料为绝缘材料或半导体材料；和/或，
所述沟道材料部所含有的材料为二维材料。
4.根据权利要求1所述半导体器件，其特征在于，所述沟道材料部的底端与所述第一电极层的顶端接触；所述沟道材料部的顶端与所述第二电极层的底端接触；或，
所述沟道材料部至少覆盖第一电极层外周的部分区域和第二电极层外周的部分区域。
5.根据权利要求1所述的半导体器件，其特征在于，所述沟道支撑部的顶端面积小于或等于所述第二电极层的底端面积，所述沟道支撑部的底端面积小于或等于所述第一电极层的顶端面积。
6.根据权利要求1所述的半导体器件，其特征在于，所述沟道层包括多个沟道连接部，相邻所述沟道连接部之间具有空隙；每个所述沟道连接部的底端与所述第一电极层连接，每个所述沟道连接部的顶端与所述第二电极层连接。
7.根据权利要求1～6任一项所述的半导体器件，其特征在于，所述半导体器件还包括：
覆盖在所述堆叠结构和所述栅堆叠结构上的隔离层；
贯穿所述隔离层的栅极引线，所述栅极引线与所述栅堆叠结构电连接；
贯穿所述隔离层的第一电极引线，所述第一电极引线与所述第一电极层电连接；
以及贯穿所述隔离层的第二电极引线，所述第二电极引线与所述第二电极层电连接；所述栅极引线在所述衬底上的正投影位于所述第一电极引线在所述衬底上的正投影内，所述第二电极引线在所述衬底上的正投影位于所述第一电极引线在所述衬底上的正投影内。
8.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底的表面形成堆叠结构，所述堆叠结构包括第一电极层、沟道层和第二电极层，所述第一电极层、所述沟道层和所述第二电极层沿着远离所述衬底的方向层叠在所述衬底上，所述沟道层包括沟道支撑部和沟道材料部，所述沟道材料部形成在所述沟道支撑部的外周，所述沟道支撑部的底端与所述第一电极层的顶端接触，所述沟道支撑部的顶端与所述第二电极层接触，所述沟道材料部分别与所述第一电极层和所述第二电极层接触，所述沟道支撑部为非导电部；
在所述沟道材料部的外周形成环绕沟道材料部外周的栅堆叠结构。
9.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述沟道层在所述衬底上的正投影位于所述第一电极层在所述衬底上的正投影内，所述第二电极层在所述衬底上的正投影位于所述沟道层在所述衬底上的正投影内。
10.根据权利要求8所述的半导体器件的制作方法，其特征在于，在所述衬底的表面形成堆叠结构包括：
在所述衬底上形成所述第一电极层、所述第二电极层和所述沟道支撑部；所述沟道支撑部的底端与所述第一电极层的顶端接触，所述沟道支撑部的顶端与所述第二电极层接触；
在所述沟道支撑部的外周形成与所述沟道支撑部构成所述沟道层的沟道材料部，所述沟道材料部分别与所述第一电极层和所述第二电极层接触。
11.根据权利要求10所述的半导体器件的制作方法，其特征在于，在所述沟道支撑部的外周形成与所述沟道支撑部构成所述沟道层的沟道材料部包括：
在所述第一电极层、所述沟道支撑部和所述第二电极层背离所述衬底的表面形成所述沟道材料部；所述沟道材料部至少覆盖第一电极层外周的部分区域和第二电极层外周的部分区域；
在所述衬底的表面形成堆叠结构后，在所述沟道材料部的外周形成环绕沟道材料部外周的栅堆叠结构前，所述半导体器件的制作方法还包括：
在所述沟道材料部背离所述衬底的表面形成覆盖所述沟道材料部的隔离层；在所述隔离层内形成环状过孔，所述环状过孔的孔底至少与所述沟道材料部位于所述沟道支撑部所在区域的外周接触；
在所述沟道层的外周形成环绕沟道层外周的栅堆叠结构包括：
利用所述环状过孔在所述沟道层的外周形成环绕沟道层外周的栅堆叠结构。
12.根据权利要求10所述的半导体器件的制作方法，其特征在于，在所述衬底上形成第一电极层、第二电极层和沟道支撑部后，在沟道支撑部的外周形成沟道材料部前，在所述衬底的表面形成堆叠结构还包括：
在所述第一电极层、所述第二电极层和所述沟道支撑部背离所述衬底的表面形成覆盖所述第一电极层、所述第二电极层和所述沟道支撑部的隔离层；
在所述隔离层内形成环状过孔，所述环状过孔的孔底至少与所述沟道支撑部的外周接触；
在所述沟道支撑部的外周形成与所述沟道支撑部构成所述沟道层的沟道材料部包括：
利用所述环状过孔在所述沟道支撑部的外周形成环绕所述沟道支撑部的沟道材料部，获得所述沟道层；
在所述沟道材料部的外周形成环绕沟道材料部外周的栅堆叠结构包括：
利用所述环状过孔在所述沟道层的外周形成环绕沟道层外周的栅堆叠结构。
13.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述沟道支撑部的顶端面积小于或等于所述第二电极层的底端面积，所述沟道支撑部的底端面积小于或等于所述第一电极层的顶端面积。
14.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述沟道支撑部所含有的材料为绝缘材料或半导体材料；和/或，
所述沟道材料部所含有的材料为二维材料。
15.根据权利要求8所述的半导体器件的制作方法，其特征在于，所述沟道层包括多个沟道连接部，相邻所述沟道连接部之间具有空隙；每个所述沟道连接部的底端与所述第一电极层连接，每个所述沟道连接部的顶端与所述第二电极层连接。
16.根据权利要求11或12所述半导体器件的制作方法，其特征在于，在所述沟道材料部的外周形成环绕沟道材料部外周的栅堆叠结构后，所述半导体器件的制作方法还包括：
形成贯穿所述隔离层的第一电极引线，所述第一电极引线与第一电极层电连接；
形成贯穿所述隔离层的第二电极引线，所述第二电极引线与第二电极层电连接；
以及形成贯穿所述隔离层的栅极引线，所述栅极引线与所述栅堆叠结构电连接，所述栅极引线在所述衬底上的正投影位于所述第一电极引线在所述衬底上的正投影内，所述第二电极引线在所述衬底上的正投影位于所述第一电极引线在所述衬底上的正投影内。
17.一种集成电路，其特征在于，所述集成电路包括权利要求1～7任一项所述的半导体器件。
18.一种电子设备，其特征在于，所述电子设备包括权利要求1～7任一项所述的半导体器件，或，权利要求17所述的集成电路。
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GR01 Patent grant
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