CN111463116A - 一种mos器件结构用双层外延的制备方法 - Google Patents

一种mos器件结构用双层外延的制备方法 Download PDF

Info

Publication number
CN111463116A
CN111463116A CN202010341315.8A CN202010341315A CN111463116A CN 111463116 A CN111463116 A CN 111463116A CN 202010341315 A CN202010341315 A CN 202010341315A CN 111463116 A CN111463116 A CN 111463116A
Authority
CN
China
Prior art keywords
setting
silicon epitaxial
flow
hydrogen
main process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010341315.8A
Other languages
English (en)
Other versions
CN111463116B (zh
Inventor
唐发俊
李明达
王楠
赵扬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cec Jinghua Tianjin Semiconductor Material Co Ltd
CETC 46 Research Institute
Original Assignee
CETC 46 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 46 Research Institute filed Critical CETC 46 Research Institute
Priority to CN202010341315.8A priority Critical patent/CN111463116B/zh
Publication of CN111463116A publication Critical patent/CN111463116A/zh
Application granted granted Critical
Publication of CN111463116B publication Critical patent/CN111463116B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02634—Homoepitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明涉及一种MOS器件结构用双层外延的制备方法，向硅外延炉反应腔体内通入氯化氢气体；将主工艺氢气携带气态三氯氢硅进入硅外延炉反应腔体；向反应腔体内基座上装入硅衬底片；通入主工艺氢气对反应腔体进行吹扫；主工艺氢气携带气态三氯氢硅进入反应腔体；稀释氢气携带磷烷气体组成混合气；进行第一层硅外延层的生长；通入主工艺氢气对硅外延炉反应腔体进行吹扫；进行第二层硅外延层的生长；第二层硅外延层生长完成，降温后从基座上取出；所制硅外延层的总厚度5点均值为20.5~21.5µm，第二层硅外延层的电阻率5点均值为27~29Ω·cm。本发明实现了对双层外延的总体厚度和电阻率均匀性的控制。

Description

一种MOS器件结构用双层外延的制备方法
技术领域
本发明涉及一种半导体外延材料的制备技术领域，尤其涉及一种MOS器件结构用双层外延的制备方法。
背景技术
MOS器件以高的击穿电压和低的正向导通压降为目的。传统的平面式MOS器件结构基于的单层硅外延片，由低阻硅衬底片与高阻硅外延层两部分组成。为保证MOS器件高击穿电压的要求，需要采用厚层高阻的硅外延层，但随之带来导通压降的提高，因此传统上MOS的击穿电压与正向导通压降存在显著矛盾，即如果击穿电压提高，则导通压降亦随之变大。因此导通压降受击穿电压的限制而存在一个极限。近年来为进一步使高压MOS器件的导通压降继续下降，尤其是保证高压600V以上的MOS器件的设计要求，需要开发双层结构乃至多次外延结构，并且配合后续的注入技术实现导通电阻的下降。但是生长双层乃至多次外延，累积工艺叠加后的硅外延层厚度均匀性、电阻率均匀性难以保证，通常控制在2%~3%的水平，尤其采用重掺As硅衬底片(电阻率<0.004 Ω·cm)，进一步加大硅衬底片和硅外延层的掺杂浓度极差，导致自掺杂和固态外扩散效应更为严重，影响硅外延层电阻率及其均匀性的控制，导致电阻率不均匀性变差到<5%的水平，远低于<2%的技术规格要求。
发明内容
本发明的目的是克服现有MOS器件所用双层外延在长时间生长过程中的片内厚度分布和电阻率分布一致性难以控制的问题，通过主氢气流量、反应腔体内温度、掺杂流量的分配，获得一种MOS器件结构用双层外延的制备方法，显著改善了双层外延后的厚度分布和电阻率分布的一致性。
本发明采取的技术方案是，一种MOS器件结构用双层外延的制备方法，其特征在于，包括如下步骤：
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18~20 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160~1180 ℃，刻蚀时间设定为130~140 sec；
（2）将主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5~14.0 L/min，沉积在基座上的时间设定为15~20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1~2 min后将温度降低至1120~1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75~95 L/min，吹扫时间设定为25~30 sec；
（5）主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，三氯氢硅在管路内的排空时间设定为25~30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18~24 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为50~60 sec，基座转速设定为32~36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为30~45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，第一层硅外延层生长时间设定为92~96 sec，基座转速设定为32~36 r/min，主掺杂管路的混合气流量设定为47.0~47.5sccm，中心区域的辅助掺杂管路的混合气流量设定为2~6 sccm，内区进气的流量阀开启电压设定为5.6~6.0 V，外区进气的流量阀开启电压设定为2.6~3.0 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%~52%:48%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为46%:54%~52%:48%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为75~95 L/min，吹扫时间设定为30~45 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，第二层硅外延层生长时间设定为103~108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18~24 L/min，基座转速设定为32~36 r/min，主掺杂管路的混合气流量设定为47.0~47.5 sccm，中心区域的辅助掺杂管路的混合气流量设定为2~6 sccm，内区进气的流量阀开启电压设定为5.6~6.0 V，外区进气的流量阀开启电压设定为2.6~3.0 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%~52%:48%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为46%:54%~52%:48%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
所用的硅衬底片电阻率<0.004 Ω·cm；
制得的硅外延片的硅外延层厚度、电阻率均采用5点测试法，5点测试位置为中心点和四周距边缘6 mm的位置，制得的硅外延片的硅外延层厚度、电阻率均采用5点测试法，5点测试位置为中心点和四周距边缘6 mm的位置，所制硅外延层的总厚度5点均值为20.5~21.5 µm，第二层硅外延层的电阻率5点均值为27~29 Ω·cm；
所用的硅外延炉为AM Pronto型常压硅外延炉。
本发明的有益效果是，通过主工艺氢气流量、内外区红外灯泡的加热功率、以及掺杂流量的精确分配等综合条件的设定，实现了对双层外延的总体厚度和电阻率均匀性的控制，片内的不均匀性从目前技术水平普遍的2%~3%的能力，显著改善至<1.5%的良好控制水平，同时制造方法与现有工艺兼容，不需要增加额外的开发成本。
附图说明
图1本发明实施例1的硅外延层的总厚度片内分布示意图；
图2本发明实施例1的第二层硅外延层的电阻率片内分布示意图；
图3本发明实施例2的硅外延层的总厚度片内分布示意图；
图4本发明实施例2的第二层硅外延层的电阻率片内分布示意图；
图5本发明实施例3的硅外延层的总厚度片内分布示意图；
图6本发明实施例3的第二层硅外延层的电阻率片内分布示意图；
图7本发明实施例4的硅外延层的总厚度片内分布示意图；
图8本发明实施例4的第二层硅外延层的电阻率片内分布示意图；
图9本发明实施例5的硅外延层的总厚度片内分布示意图；
图10本发明实施例5的第二层硅外延层的电阻率片内分布示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细的说明：本发明所用的硅外延炉为AM Pronto型常压硅外延炉，所用的硅衬底片电阻率<0.004 Ω·cm，硅外延片的硅外延层厚度、电阻率指标均采用5点测试法，5点测试位置为中心点和四周距边缘6mm的点，所制硅外延层的总厚度5点均值为20.5~21.5 µm，第二层硅外延层的电阻率5点均值为27~29Ω·cm。
实施例1
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160 ℃，刻蚀时间设定为130 sec；
（2）将主工艺氢气流量设定为75 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5 L/min，沉积在基座上的时间设定为20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1 min后将温度降低至1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75 L/min，吹扫时间设定为30 sec；
（5）主工艺氢气流量设定为65 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，三氯氢硅在管路内的排空时间设定为30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为60 sec，基座转速设定为36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为65 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，第一层硅外延层生长时间设定为92sec，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为2.6 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为45%:55%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为65 L/min，吹扫时间设定为30 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为65 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为10.0 L/min，第二层硅外延层生长时间设定为108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18 L/min，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为2.6 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为45%:55%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
实施例1制得的硅外延层的总厚度测试结果如图1所示，5点位置测试值分别为20.12 μm，21.46 μm，21.44 μm，21.32 μm，21.34 μm，计算均值为21.14 μm，不均匀性为2.70%，第二层硅外延层的电阻率测试结果如图2所示，5点位置测试值分别为30.26 Ω·cm，27.64Ω·cm，27.75 Ω·cm，27.76 Ω·cm，27.85 Ω·cm，计算均值为28.25 Ω·cm，不均匀性为3.98%。
实施例2
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160 ℃，刻蚀时间设定为130 sec；
（2）将主工艺氢气流量设定为75 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5 L/min，沉积在基座上的时间设定为20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1~2 min后将温度降低至1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75 L/min，吹扫时间设定为30 sec；
（5）主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，三氯氢硅在管路内的排空时间设定为30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为26 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为60 sec，基座转速设定为36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，第一层硅外延层生长时间设定为92sec，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为7 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为2.6 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为50%:50%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为75 L/min，吹扫时间设定为30 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为10.0 L/min，第二层硅外延层生长时间设定为108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为26 L/min，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为7 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为2.6 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为50%:50%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
实施例2制得的硅外延层的总厚度测试结果如图3所示，5点位置测试值分别为19.97 μm，21.85 μm，21.47 μm，21.78 μm，21.64 μm，计算均值为21.34 μm，不均匀性为3.66%，第二层硅外延层的电阻率测试结果如图4所示，5点位置测试值分别为25.25 Ω·cm，27.12Ω·cm，28.35Ω·cm，28.44 Ω·cm，28.55 Ω·cm，计算均值为27.54 Ω·cm，不均匀性为5.10%。
实施例3
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160 ℃，刻蚀时间设定为130 sec；
（2）将主工艺氢气流量设定为75 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5 L/min，沉积在基座上的时间设定为20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1 min后将温度降低至1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为85 L/min，吹扫时间设定为30 sec；
（5）主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，三氯氢硅在管路内的排空时间设定为30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为60 sec，基座转速设定为36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，第一层硅外延层生长时间设定为96sec，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为4.0 V，外区进气的流量阀开启电压设定为3.0 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为46%:54%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为85 L/min，吹扫时间设定为30 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为85 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为10.0 L/min，第二层硅外延层生长时间设定为108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22 L/min，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为4.0 V，外区进气的流量阀开启电压设定为3.0 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为46%:54%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
实施例3制得的硅外延层的总厚度测试结果如图5所示，5点位置测试值分别为20.11 μm，21.54 μm，21.23 μm，21.15 μm，21.32μm，计算均值为21.07 μm，不均匀性为2.64%，第二层硅外延层的电阻率测试结果如图6所示，5点位置测试值分别为27.13 Ω·cm，27.53Ω·cm，29.54 Ω·cm，29.32 Ω·cm，29.22 Ω·cm，计算均值为28.55 Ω·cm，不均匀性为3.95%。
实施例4
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160 ℃，刻蚀时间设定为130 sec；
（2）将主工艺氢气流量设定为75 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5 L/min，沉积在基座上的时间设定为20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1 min后将温度降低至1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75 L/min，吹扫时间设定为30 sec；
（5）主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，三氯氢硅在管路内的排空时间设定为30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为60 sec，基座转速设定为36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，第一层硅外延层生长时间设定为92sec，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为3.0 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为46%:54%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为95 L/min，吹扫时间设定为30 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为10.0 L/min，第二层硅外延层生长时间设定为108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22 L/min，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为5.6 V，外区进气的流量阀开启电压设定为3.0 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为46%:54%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
实施例4制得的硅外延层的总厚度测试结果如图7所示，5点位置测试值分别为20.34 μm，21.45 μm，21.32 μm，21.25 μm，21.16 μm，计算均值为21.10 μm，不均匀性为2.09%，第二层硅外延层的电阻率测试结果如图8所示，5点位置测试值分别为27.46 Ω·cm，27.67Ω·cm，29.22 Ω·cm，29.13 Ω·cm，29.08 Ω·cm，计算均值为28.51 Ω·cm，不均匀性为3.05%。
实施例5
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160 ℃，刻蚀时间设定为130 sec；
（2）将主工艺氢气流量设定为75 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5 L/min，沉积在基座上的时间设定为20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1 min后将温度降低至1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75 L/min，吹扫时间设定为30 sec；
（5）主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，三氯氢硅在管路内的排空时间设定为30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为60 sec，基座转速设定为36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为10.0 L/min，第一层硅外延层生长时间设定为92sec，基座转速设定为36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为6.0 V，外区进气的流量阀开启电压设定为2.6 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定50%:50%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为50%:50%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为95 L/min，吹扫时间设定为30 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为10.0 L/min，第二层硅外延层生长时间设定为108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为22 L/min，基座转速设定为32~36 r/min，主掺杂管路的混合气流量设定为47.0 sccm，中心区域的辅助掺杂管路的混合气流量设定为2 sccm，内区进气的流量阀开启电压设定为6.0V，外区进气的流量阀开启电压设定为2.6 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定50%:50%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为50%:50%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
实施例5制得的硅外延层的总厚度测试结果如图9所示，5点位置测试值分别为20.45 μm，21.23 μm，21.12 μm，21.07 μm，21.02 μm，计算均值为20.98 Ω·cm，不均匀性为1.46%，第二层硅外延层的电阻率测试结果如图10所示，5点位置测试值分别为29.33 Ω·cm，28.12 Ω·cm，28.75 Ω·cm，28.70 Ω·cm，28.73 Ω·cm，计算均值为28.73 Ω·cm，不均匀性为1.49%。
与实施例1、实施例2、实施例3、实施例4相比，在其相应的工艺条件下，实施例5所制得的硅外延层厚度不均匀性、电阻率不均匀性指标最优。因此，实施例5为本发明的最佳实施例。
显然，本领域的技术人员可以对本发明的制备方法进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (1)

1.一种MOS器件结构用双层外延的制备方法，其特征在于，包括如下步骤：
（1）硅外延炉反应腔体内通入氯化氢气体，氯化氢气体流量设定为18~20 L/min，在高温下对硅外延炉反应腔体内的基座上的残余沉积物质进行刻蚀，反应温度设定为1160~1180 ℃，刻蚀时间设定为130~140 sec；
（2）将主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅流量设定为13.5~14.0 L/min，沉积在基座上的时间设定为15~20 sec；
（3）向反应腔体内基座上装入硅衬底片，升温至1160 ℃，对硅衬底片表面烘焙1~2 min后将温度降低至1120~1125 ℃；
（4）通入主工艺氢气对反应腔体进行吹扫，主工艺氢气流量为75~95 L/min，吹扫时间设定为25~30 sec；
（5）主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，三氯氢硅在管路内的排空时间设定为25~30 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18~24 L/min，三氯氢硅在硅外延炉反应腔体内的沉积时间设定为50~60 sec，基座转速设定为32~36 r/min；
（6）稀释氢气携带磷烷气体组成混合气，通入硅外延炉反应腔体，稀释氢气流量设定为20 L/min，磷烷气体的规格为50 ppm，磷烷气体占比混合气设定为15%，管路排空时间设定为30~45 sec；
（7）进行第一层硅外延层的生长，主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，第一层硅外延层生长时间设定为92~96 sec，基座转速设定为32~36 r/min，主掺杂管路的混合气流量设定为47.0~47.5sccm，中心区域的辅助掺杂管路的混合气流量设定为2~6 sccm，内区进气的流量阀开启电压设定为5.6~6.0 V，外区进气的流量阀开启电压设定为2.6~3.0 V，石英腔体内的红外灯泡划分为顶部和底部两组，顶部红外灯泡分为内区和外区两部分，底部红外灯泡也分为内区和外区两部分，其中石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%~52%:48%，顶部和底部每组的内区与外区的红外灯泡的加热功率分配比例设定为46%:54%~52%:48%；
（8）通入主工艺氢气对硅外延炉反应腔体进行吹扫，主工艺氢气流量设定为75~95 L/min，吹扫时间设定为30~45 sec；
（9）进行第二层硅外延层的生长，主工艺氢气流量设定为75~95 L/min，携带气态三氯氢硅进入硅外延炉反应腔体，三氯氢硅的流量设定为9.0~10.0 L/min，第二层硅外延层生长时间设定为103~108 sec，基座下部通入与主工艺氢气流动方向相反的Slit氢气，Slit氢气流量设定为18~24 L/min，基座转速设定为32~36 r/min，主掺杂管路的混合气流量设定为47.0~47.5 sccm，中心区域的辅助掺杂管路的混合气流量设定为2~6 sccm，内区进气的流量阀开启电压设定为5.6~6.0 V，外区进气的流量阀开启电压设定为2.6~3.0 V，石英腔体顶部和底部的红外灯泡的加热功率整体分配比例设定48%:52%~52%:48%，顶部和底部每组内区与外区的红外灯泡的加热功率分配比例设定为46%:54%~52%:48%；
（10）第二层硅外延层生长完成后开始降温，待降低至60 ℃后从基座上取出；
所用的硅衬底片电阻率<0.004 Ω·cm；
制得的硅外延片的硅外延层厚度、电阻率均采用5点测试法，5点测试位置为中心点和四周距边缘6 mm的位置，制得的硅外延片的硅外延层厚度、电阻率均采用5点测试法，5点测试位置为中心点和四周距边缘6 mm的位置，所制硅外延层的总厚度5点均值为20.5~21.5 µm，第二层硅外延层的电阻率5点均值为27~29 Ω·cm；
所用的硅外延炉为AM Pronto型常压硅外延炉。
CN202010341315.8A 2020-04-27 2020-04-27 一种mos器件结构用双层外延的制备方法 Active CN111463116B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010341315.8A CN111463116B (zh) 2020-04-27 2020-04-27 一种mos器件结构用双层外延的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010341315.8A CN111463116B (zh) 2020-04-27 2020-04-27 一种mos器件结构用双层外延的制备方法

Publications (2)

Publication Number Publication Date
CN111463116A true CN111463116A (zh) 2020-07-28
CN111463116B CN111463116B (zh) 2022-04-12

Family

ID=71681918

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010341315.8A Active CN111463116B (zh) 2020-04-27 2020-04-27 一种mos器件结构用双层外延的制备方法

Country Status (1)

Country Link
CN (1) CN111463116B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112663137A (zh) * 2020-12-28 2021-04-16 中电晶华(天津)半导体材料有限公司 一种硅反外延片的制备方法
CN115537922A (zh) * 2022-11-29 2022-12-30 中国电子科技集团公司第四十六研究所 一种降低外延片自掺杂的方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61125012A (ja) * 1984-11-21 1986-06-12 Toshiba Corp エピタキシヤルウエハ
CN101256958A (zh) * 2008-04-08 2008-09-03 南京国盛电子有限公司 一种igbt硅外延片的制造方法
CN103247576A (zh) * 2013-04-27 2013-08-14 河北普兴电子科技股份有限公司 P++衬底上p-层硅外延片的制备方法
CN103367252A (zh) * 2013-07-08 2013-10-23 河北普兴电子科技股份有限公司 一种双极型晶体管用双层硅外延片的制造方法
CN104409345A (zh) * 2014-11-13 2015-03-11 南京国盛电子有限公司 一种大功率pin器件硅外延片的制造方法
CN105448768A (zh) * 2014-06-19 2016-03-30 北京北方微电子基地设备工艺研究中心有限责任公司 半导体加工设备
CN107099840A (zh) * 2017-04-18 2017-08-29 中国电子科技集团公司第四十六研究所 一种瞬变电压抑制二极管用硅外延片的制备方法
CN110349841A (zh) * 2019-07-18 2019-10-18 中国电子科技集团公司第四十六研究所 一种双层结构硅外延片的制备方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61125012A (ja) * 1984-11-21 1986-06-12 Toshiba Corp エピタキシヤルウエハ
CN101256958A (zh) * 2008-04-08 2008-09-03 南京国盛电子有限公司 一种igbt硅外延片的制造方法
CN103247576A (zh) * 2013-04-27 2013-08-14 河北普兴电子科技股份有限公司 P++衬底上p-层硅外延片的制备方法
CN103367252A (zh) * 2013-07-08 2013-10-23 河北普兴电子科技股份有限公司 一种双极型晶体管用双层硅外延片的制造方法
CN105448768A (zh) * 2014-06-19 2016-03-30 北京北方微电子基地设备工艺研究中心有限责任公司 半导体加工设备
CN104409345A (zh) * 2014-11-13 2015-03-11 南京国盛电子有限公司 一种大功率pin器件硅外延片的制造方法
CN107099840A (zh) * 2017-04-18 2017-08-29 中国电子科技集团公司第四十六研究所 一种瞬变电压抑制二极管用硅外延片的制备方法
CN110349841A (zh) * 2019-07-18 2019-10-18 中国电子科技集团公司第四十六研究所 一种双层结构硅外延片的制备方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112663137A (zh) * 2020-12-28 2021-04-16 中电晶华(天津)半导体材料有限公司 一种硅反外延片的制备方法
CN115537922A (zh) * 2022-11-29 2022-12-30 中国电子科技集团公司第四十六研究所 一种降低外延片自掺杂的方法
CN115537922B (zh) * 2022-11-29 2024-01-09 中国电子科技集团公司第四十六研究所 一种降低外延片自掺杂的方法

Also Published As

Publication number Publication date
CN111463116B (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
CN111463115B (zh) 一种肖特基器件用硅外延片的制备方法
CN111463116B (zh) 一种mos器件结构用双层外延的制备方法
US7262483B2 (en) Semiconductor device and method for manufacturing the same
US20060060942A1 (en) Bipolar transistor with an improved base emitter junction and method for the production thereof
JPH0697666B2 (ja) マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法
US8877656B2 (en) Method for manufacturing silicon carbide semiconductor device
US10858758B2 (en) Manufacturing method for silicon carbide epitaxial wafer and manufacturing method for silicon carbide semiconductor device
CN102610500A (zh) N型重掺杂碳化硅薄膜外延制备方法
US8823141B2 (en) Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device
KR940002768B1 (ko) 고전압 반도체 장치 및 그의 제조 공정
CN110349841B (zh) 一种双层结构硅外延片的制备方法
US12020927B2 (en) Method for manufacturing silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
US6911369B2 (en) Discontinuity prevention for SiGe deposition
US11735415B2 (en) Method for manufacturing silicon carbide epitaxial substrate and method for manufacturing silicon carbide semiconductor device
JPH0786515A (ja) ポリシリコン抵抗体の形成方法
CN103996608B (zh) 改善外延层电阻率均匀性的方法
KR20090017074A (ko) 에피층 성장방법
CN110649019A (zh) 一种集成碳化硅晶体管及其制造方法
JPH0526326B2 (zh)
JP3214109B2 (ja) 酸化シリコン膜の製造方法
CN108428630B (zh) 一种200mm肖特基管用掺磷硅外延片的制备方法
CN1168121C (zh) 气源分子束外延生长锗硅异质结双极晶体管材料掺杂方法
CN110047756A (zh) 一种特高压vdmos场效应管的制造方法
US6830625B1 (en) System for fabricating a bipolar transistor
JPH05109653A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20220426

Address after: 300220 No. 26 Dongting Road, Tianjin, Hexi District

Patentee after: CHINA ELECTRONICS TECHNOLOGY GROUP CORPORATION NO.46 Research Institute

Patentee after: CEC Jinghua (Tianjin) semiconductor material Co., Ltd

Address before: 300220 No. 26 Dongting Road, Tianjin, Hexi District

Patentee before: CHINA ELECTRONICS TECHNOLOGY GROUP CORPORATION NO.46 Research Institute

TR01 Transfer of patent right