CN111430381A - 阵列基板、阵列基板的制作方法以及显示面板 - Google Patents

Abstract

本发明公开了一种阵列基板、阵列基板的制作方法以及显示面板。阵列基板包括第一薄膜晶体管和第二薄膜晶体管；第一薄膜晶体管为顶栅型晶体管，第二薄膜晶体管为底栅型晶体管，第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置。可以在一道mask中同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。另外，第二薄膜晶体管的栅极设置于第一薄膜晶体管的栅极绝缘层上，从而可以节省第二薄膜晶体管的缓冲层，进一步地减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

Description

阵列基板、阵列基板的制作方法以及显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种阵列基板、阵列基板的制作方法以及显示面板。

背景技术

有机发光二极管(Organic Light Emitting Diode，OLED)显示面板包括多个像素单元，每个像素单元包括多个薄膜晶体管组成的像素电路。薄膜晶体管可以有多种类型，多种类型的薄膜晶体管组成的像素电路使得制作显示面板的过程中工艺数变多，造成显示面板的制作工艺复杂，且成本高。

发明内容

本发明提供一种阵列基板、阵列基板的制作方法以及显示面板，以简化阵列基板的制作工艺，降低阵列基板的生产成本。

第一方面，本发明实施例提供了一种阵列基板，包括第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管为顶栅型晶体管，所述第二薄膜晶体管为底栅型晶体管，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极同层设置。

可选地，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为氧化物半导体薄膜晶体管；或者，所述第一薄膜晶体管为氧化物半导体薄膜晶体管，所述第二薄膜晶体管为低温多晶硅薄膜晶体管。

可选地，所述第一薄膜晶体管包括第一半导体层、设置在所述第一半导体层上的第一栅极，所述第一栅极与所述第一半导体层在所述阵列基板的厚度方向的投影至少部分交叠，以及设置在所述第一半导体层和所述第一栅极之间的第一栅极绝缘层；所述第二薄膜晶体管包括第二栅极和第二半导体层，所述第二半导体层设置在所述第二栅极远离所述第一栅极绝缘层的一侧，所述第二栅极与所述第二半导体层在所述阵列基板的厚度方向的投影至少部分交叠，以及设置在所述第二栅极和所述第二半导体层之间的第二栅极绝缘层。

可选地，所述第二栅极绝缘层覆盖所述第一栅极，复用为所述第一薄膜晶体管的第一层间绝缘层。

可选地，所述第一薄膜晶体管还包括第一源漏极；所述第一源漏极设置于所述第二栅极绝缘层上且与所述第一半导体层连接。

可选地，所述第二薄膜晶体管还包括第二层间绝缘层和第二源漏极，所述第二层间绝缘层设置于所述第二半导体层上，所述第二源漏极设置于所述第二层间绝缘层上且与所述第二半导体层连接。

可选地，还包括电容；所述电容的第一极板与所述第一栅极同层设置，所述电容的第二极板与所述第一源漏极同层设置。

第二方面，本发明实施例还提供了一种显示面板，包括本发明任意实施例提供的阵列基板。

第三方面，本发明实施例还提供了一种阵列基板的制作方法，包括：

在衬底上形成第一薄膜晶体管和第二薄膜晶体管；其中，所述第一薄膜晶体管为顶栅型晶体管，所述第二薄膜晶体管为底栅型晶体管，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极同层设置。

可选地，在所述衬底上依次形成第一半导体层、第一栅极绝缘层和栅极层；

图案化所述栅极层形成第一栅极和第二栅极，所述第一栅极与所述第一半导体层在所述衬底上的垂直投影至少部分交叠；

在所述第二栅极上依次形成第二栅极绝缘层和第二半导体层；其中，所述第二半导体层与所述第二栅极在所述衬底上的垂直投影至少部分交叠；

在所述第二栅极绝缘层上形成第一源漏极；其中所述第一源漏极与所述第一半导体层连接；

在所述第一源漏极和所述第二半导体层上依次形成第二层间绝缘层和第二源漏极；所述第二源漏极与所述第二半导体层连接。

本发明实施例的技术方案，通过在阵列基板上设置第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管为顶栅型晶体管，第二薄膜晶体管为底栅型晶体管。在形成阵列基板的过程中，可以先形成第一薄膜晶体管的半导体有源层和栅极绝缘层，然后同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，使得第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置。之后形成第二薄膜晶体管的栅极绝缘层和半导体有源层，最后形成第一薄膜晶体管的源漏极层和第二薄膜晶体管的源漏极层，从而在形成第一薄膜晶体管和第二薄膜晶体管的过程中，在一道掩膜版mask中同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。另外，由于第一薄膜晶体管的栅极和第二薄膜晶体管的栅极同层设置，使得第一薄膜晶体管的栅极和第二薄膜晶体管的栅极均设置于第一薄膜晶体管的栅极绝缘层上，从而可以在节省形成第二薄膜晶体管的缓冲层的工艺，进一步地减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

附图说明

图1为现有的一种像素电路的结构示意图；

图2为现有的一种显示面板的剖面结构示意图；

图3为本发明实施例提供的一种阵列基板的剖面结构示意图；

图4为本发明实施例提供的另一种阵列基板的剖面结构示意图；

图5为本发明实施例提供的一种阵列基板的制作方法的流程图；

图6为本发明实施例提供的另一种阵列基板的制作方法的流程图；

图7为步骤S101对应的阵列基板的结构示意图；

图8为步骤S102对应的阵列基板的结构示意图；

图9为步骤S103对应的阵列基板的结构示意图；

图10为步骤S104对应的阵列基板的结构示意图；

图11为步骤S105对应的阵列基板的结构示意图；

图12为本发明实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为现有的一种像素电路的结构示意图。如图1所示，OLED显示面板的像素电路可以为7T1C电路，从而可以实现对薄膜晶体管的阈值电压进行补偿。像素电路中的薄膜晶体管可以均为低温多晶硅薄膜晶体管，而低温多晶硅薄膜晶体管具有比较大的截止电流，因此会使得像素电路的功耗比较大，进而增加了OLED显示面板的功耗。为了降低OLED显示面板的功耗，可以在像素电路中增加氧化物半导体薄膜晶体管，氧化物半导体薄膜晶体管具有比较小的截止电流，因此可以降低像素电路的功耗，从而降低了显示面板的功耗。在此过程中，氧化物半导体薄膜晶体管和低温多晶硅薄膜晶体管的混合结构使得制作显示面板时使用的mask数变多，不仅增加了工艺流程，而且增加了显示面板的生产成本。示例性的，图2为现有的一种显示面板的剖面结构示意图。如图2所示，该显示面板包括低温多晶硅薄膜晶体管M1和氧化物半导体薄膜晶体管M2。在形成低温多晶硅薄膜晶体管时，需要依次需要形成缓冲层10、低温多晶硅半导体层11、第一栅极绝缘层12、第一栅极层13、第一层间绝缘层14和第一源漏极层15。其中，低温多晶硅半导体层11、第一栅极层13、第一层间绝缘层14和第一源漏极层15需要使用mask图案化，从而形成低温多晶硅薄膜晶体管M1。在形成氧化物半导体薄膜晶体管M2时，需要依次形成氧化物缓冲层16、氧化物半导体层17、第二栅极绝缘层18、第二栅极层19、第二层间绝缘层20和第二源漏极层21。其中，氧化物半导体层17、第二栅极绝缘层18、第二栅极层19、第二层间绝缘层20和第二源漏极层21需要使用mask图案化，从而形成氧化物半导体薄膜晶体管M2。因此，当显示面板包括低温多晶硅薄膜晶体管M1和氧化物半导体薄膜晶体管M2时，需要对每类薄膜晶体管分别使用mask图案化，使得使用mask数变多，增加了工艺流程，同时增加了显示面板的生产成本。

针对上述技术问题，本发明实施例提供了一种阵列基板。该阵列基板包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管为顶栅型晶体管，第二薄膜晶体管为底栅型晶体管，第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置。

具体的，阵列基板可以包括两类薄膜晶体管，第一薄膜晶体管和第二薄膜晶体管为不同类型的薄膜晶体管。示例性的，第一薄膜晶体管可以为低温多晶硅薄膜晶体管，第二薄膜晶体管可以为氧化物半导体薄膜晶体管。由于第一薄膜晶体管为顶栅型晶体管，在形成阵列基板的过程中，可以先形成第一薄膜晶体管的半导体有源层和栅极绝缘层，然后同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，使得第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置。之后形成第二薄膜晶体管的栅极绝缘层和半导体有源层，最后形成第一薄膜晶体管的源漏极层和第二薄膜晶体管的源漏极层，从而在形成第一薄膜晶体管和第二薄膜晶体管的过程中，在一道mask中同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。另外，由于第一薄膜晶体管的栅极和第二薄膜晶体管的栅极同层设置，使得第一薄膜晶体管的栅极和第二薄膜晶体管的栅极均设置于第一薄膜晶体管的栅极绝缘层上，从而可以在节省形成第二薄膜晶体管的缓冲层的工艺，进一步地减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

示例性的，图3为本发明实施例提供的一种阵列基板的剖面结构示意图。如图3所示，该阵列基板的第一薄膜晶体管T1可以为低温多晶硅薄膜晶体管，第二薄膜晶体管T2可以为氧化物半导体薄膜晶体管。

具体的，如图3所示，当第一薄膜晶体管T1为低温多晶硅薄膜晶体管，第二薄膜晶体管T2为氧化物半导体薄膜晶体管时，低温多晶硅薄膜晶体管为顶栅型晶体管，氧化物半导体薄膜晶体管为底栅型晶体管。在制作阵列基板时，低温多晶硅薄膜晶体管的栅极与氧化物半导体薄膜晶体管的栅极在一道mask中同时形成，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

继续参考图3，第一薄膜晶体管T1包括第一半导体层110、设置在第一半导体层110上的第一栅极141，第一栅极141与第一半导体层110在阵列基板的厚度方向的投影至少部分交叠，以及设置在第一半导体层110和第一栅极141之间的第一栅极绝缘层130；第二薄膜晶体管T2包括第二栅极142和第二半导体层120，第二半导体层120设置在第二栅极142远离第一栅极绝缘层130的一侧，第二栅极142与第二半导体层120在阵列基板的厚度方向的投影至少部分交叠，以及设置在第二栅极142和第二半导体层120之间的第二栅极绝缘层150。

具体的，当第一薄膜晶体管T1为低温多晶硅薄膜晶体管，第二薄膜晶体管T2为氧化物半导体薄膜晶体管时，第一半导体层110为低温多晶硅半导体层，第二半导体层120为氧化物半导体层。在制作阵列基板的过程中，形成低温多晶硅半导体层后，继续形成第一栅极绝缘层130，然后在第一栅极绝缘层130上形成栅极层140，并通过图案化形成第一薄膜晶体管T1的第一栅极141和第二薄膜晶体管T2的第二栅极142，第一栅极141与低温多晶硅半导体层在阵列基板的厚度方向的投影至少部分交叠。即通过一道mask同时形成第一栅极141和第二栅极142，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。在形成第二栅极142后，继续形成第二栅极绝缘层150和氧化物半导体层，其中，氧化物半导体层与第二栅极142在阵列基板的厚度方向的投影至少部分交叠，作为第二薄膜晶体管T2的有源层。

图4为本发明实施例提供的另一种阵列基板的剖面结构示意图。如图4所示，第一薄膜晶体管T1可以为氧化物半导体薄膜晶体管，第二薄膜晶体管T2可以为低温多晶硅薄膜晶体管。

具体的，当第一薄膜晶体管T1为氧化物半导体薄膜晶体管，第二薄膜晶体管T2为低温多晶硅薄膜晶体管时，氧化物半导体薄膜晶体管为顶栅型薄膜晶体管，低温多晶硅薄膜晶体管为底栅型晶体管。同理，在制作阵列基板时，低温多晶硅薄膜晶体管的栅极与氧化物半导体薄膜晶体管的栅极可以在一道mask中同时形成，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

另外，由于氧化物半导体薄膜晶体管为顶栅型薄膜晶体管，在制作阵列基板时，氧化物半导体层位于氧化物半导体薄膜晶体管的栅极下面，因此在后续的工艺过程中，氧化物半导体薄膜晶体管的栅极可以阻挡不纯物进入到氧化物半导体层，从而可以避免氧化物半导体层侵入不纯物，保证了氧化物半导体薄膜晶体管的可靠性。例如，在形成氧化物半导体薄膜晶体管的栅极后，在后续形成层间绝缘层、平坦化层或封装层等其他膜层时，可以避免层间绝缘层、平坦化层或封装层等其他膜层的氢氮原子扩散，进而侵入氧化物半导体层，另外，还可以避免清洗膜层过程中的不纯物侵入氧化物半导体层，保证了氧化物半导体薄膜晶体管的可靠性。

继续参考图4，与图3不同的是，此时第一薄膜晶体管T1的第一半导体层110为氧化物半导体层，第二薄膜晶体管T2的第二半导体层120为低温多晶硅半导体层。在制作阵列基板的过程中，形成氧化物半导体层后，继续形成第一栅极绝缘层130，然后在第一栅极绝缘层130上形成栅极层140，并通过图案化形成第一薄膜晶体管T1的第一栅极141和第二薄膜晶体管T2的第二栅极142，第一栅极141与氧化物半导体层在阵列基板的厚度方向的投影至少部分交叠。即通过一道mask同时形成第一栅极141和第二栅极142，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。在形成第二栅极142后，继续形成第二栅极绝缘层150和低温多晶硅半导体层，其中，低温多晶硅半导体层与第二栅极142在阵列基板的厚度方向的投影至少部分交叠，作为第二薄膜晶体管T2的有源层。

继续参考图4，第二栅极绝缘层150覆盖第一栅极141，复用为第一薄膜晶体管T1的第一层间绝缘层。

具体的，在形成第二栅极142后，继续形成第二栅极绝缘层150，第二栅极绝缘层150覆盖第一栅极141，可以复用为第一薄膜晶体管T1的第一层间绝缘层，因此可以减少制作第一薄膜晶体管T1的第一层间绝缘层的制作工艺，进一步的减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

继续参考图4，第一薄膜晶体管T1还包括第一源漏极160；第一源漏极160设置于第二栅极绝缘层150上且与第一半导体层110连接。

具体的，在制作第二栅极绝缘层150后，第二栅极绝缘层150复用为第一薄膜晶体管T1的第一层间绝缘层，继续形成第一薄膜晶体管T1的第一源漏极160，即第一薄膜晶体管T1的源极和漏极，并分别与第一半导体层110的源极区和漏极区电连接，从而形成第一薄膜晶体管T1。第一源漏极160通过过孔与第一半导体层110连接，因此，在形成第二栅极绝缘层150后，对第二栅极绝缘层150进行图案化，从而形成过孔，使得第一源漏极160与第一半导体层110连接。与现有技术相比，第二栅极绝缘层150的图案化节省了第一薄膜晶体管T1的第一层间绝缘层的图案化，从而可以进一步地减少了一道mask，进一步地减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

继续参考图4，阵列基板还包括电容C，电容C的第一极板C1与第一栅极141同层设置，电容C的第二极板C2与第一源漏极160同层设置。

具体地，阵列基板还包括电容C，用于像素电路中的存储电容。电容C的第一极板C1与第一栅极141同层设置，因此第一极板C1与第一栅极141可以在同一道mask中同时形成。电容C的第二极板C2与第一源漏极160同层设置，因此第二极板C2与第一源漏极160可以在同一道mask中同时形成，从而可以减少一道mask工艺，进一步地减少了制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，降低了制作阵列基板的生产成本。

继续参考图4，第二薄膜晶体管T2还包括第二层间绝缘层170和第二源漏极180，第二层间绝缘层170设置于第二半导体层120上，第二源漏极180设置于第二层间绝缘层170上且与第二半导体层120连接。

具体的，第二层间绝缘层170覆盖第一源漏极160，可以作为第一薄膜晶体管T1的第一源漏极160保护膜，因此可以减少制作第一薄膜晶体管T1第一源漏极160的保护膜的制作工艺，进一步的减少了制作薄膜晶体管混合型的阵列基板时所需的mask数量，以及制作薄膜晶体管所需要的工艺流程，进而降低了制作阵列基板的生产成本。在形成第二层间绝缘层170之后，继续形成第二薄膜晶体管T2的第二源漏极180，即第二薄膜晶体管T2的源极和漏极，并分别与第二半导体层120的源极区和漏极区电连接，从而形成第二薄膜晶体管T2。

在其他实施例中，在形成第二源漏极180后，还可以依次形成平坦化层190、阳极层200、像素限定层210以及支撑柱220。

本发明实施例还提供一种阵列基板的制作方法。图5为本发明实施例提供的一种阵列基板的制作方法的流程图。如图5所示，该方法包括：

S10、在衬底上形成第一薄膜晶体管和第二薄膜晶体管；其中，第一薄膜晶体管为顶栅型晶体管，第二薄膜晶体管为底栅型晶体管，第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置。

本实施例的技术方案，通过在衬底上形成第一薄膜晶体管的半导体有源层和栅极绝缘层，然后同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，使得第一薄膜晶体管的栅极与第二薄膜晶体管的栅极同层设置，之后形成第二薄膜晶体管的栅极绝缘层和半导体有源层，最后形成第一薄膜晶体管的源漏极层和第二薄膜晶体管的源漏极层，使得第一薄膜晶体管为顶栅型晶体管，第二薄膜晶体管为底栅型晶体管，从而在形成第一薄膜晶体管和第二薄膜晶体管的过程中，在一道mask中同时形成第一薄膜晶体管的栅极和第二薄膜晶体管的栅极，从而可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。另外，由于第一薄膜晶体管的栅极和第二薄膜晶体管的栅极同层设置，使得第一薄膜晶体管的栅极和叠薄膜晶体管的栅极均设置于第一薄膜晶体管的栅极绝缘层上，从而可以在节省形成第二薄膜晶体管的缓冲层的工艺，进一步地减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

图6为本发明实施例提供的另一种阵列基板的制作方法的流程图。如图6所示，该方法包括：

S101、在衬底上依次形成第一半导体层、第一栅极绝缘层和栅极层。

具体的，图7为步骤S101对应的阵列基板的结构示意图。如图7所示，在衬底100上形成第一半导体层110、第一栅极绝缘层130和栅极层140。

S102、图案化栅极层形成第一栅极和第二栅极，第一栅极与第一半导体层在衬底上的垂直投影至少部分交叠。

具体的，图8为步骤S102对应的阵列基板的结构示意图。如图8所示，图案化栅极层140，形成第一栅极141和第二栅极142，分别对应第一薄膜晶体管的栅极和第二薄膜晶体管的栅极。第一栅极141与第一半导体层110在衬底100上的垂直投影至少部分交叠，从而在后续过程中形成第一薄膜晶体管。由图8可知，第一栅极141和第二栅极142可以通过一道mask同时形成，因此可以减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。

S103、在第二栅极上依次形成第二栅极绝缘层和第二半导体层；其中，第二半导体层与第二栅极在衬底上的垂直投影至少部分交叠。

具体的，图9为步骤S103对应的阵列基板的结构示意图。如图9所示，在第二栅极142上继续形成第二栅极绝缘层150和第二半导体层120。第二栅极绝缘层150覆盖第一栅极141，可以复用为第一薄膜晶体管T1的第一层间绝缘层，因此可以减少制作第一薄膜晶体管T1的第一层间绝缘层的制作工艺，进一步的减少制作薄膜晶体管混合型的阵列基板时所需要的工艺流程，进而降低了制作阵列基板的生产成本。第二半导体层120与第二半导体层120在衬底100上的垂直投影至少部分交叠，从而在后续过程中形成第二薄膜晶体管。

S104、在第二栅极绝缘层上形成第一源漏极；其中第一源漏极与第一半导体层连接。

具体的，图10为步骤S104对应的阵列基板的结构示意图。如图10所示，在制作第二栅极绝缘层150后，继续形成第一薄膜晶体管的第一源漏极160，即第一薄膜晶体管的源极和漏极，并分别与第一半导体层110的源极区和漏极区电连接，从而形成第一薄膜晶体管。

S105、在第一源漏极和第二半导体层上依次形成第二层间绝缘层和第二源漏极；第二源漏极与第二半导体层连接。

具体的，图11为步骤S105对应的阵列基板的结构示意图。如图11所示，在第一源漏极160和第二半导体层120上依次形成第二层间绝缘层170和第二源漏极180，第二源漏极180分别为第二薄膜晶体管的源极和漏极，并分别与第二半导体层120的源极区和漏极区电连接，从而形成第二薄膜晶体管。

在上述各技术方案的基础上，第一半导体层包括低温多晶硅，第二半导体层包括氧化物半导体；或者，第一半导体层包括氧化物半导体，第二半导体层包括低温多晶硅。

具体的，当第一半导体层包括低温多晶硅，第二半导体层包括氧化物半导体时，此时第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为氧化物半导体薄膜晶体管，即低温多晶硅薄膜晶体管为顶栅型晶体管，氧化物半导体薄膜晶体管为底栅型晶体管。当第一半导体层包括氧化物半导体，第二半导体层包括低温多晶硅时，此时第一薄膜晶体管为氧化物半导体薄膜晶体管，第二薄膜晶体管为低温多晶硅薄膜晶体管，即低温多晶硅薄膜晶体管为底栅型晶体管，氧化物半导体薄膜晶体管为顶栅型晶体管。

本发明实施例还提供一种显示面板。图12为本发明实施例提供的一种显示面板的结构示意图。如图12所示，该显示面板20包括本发明任意实施例提供的阵列基板21。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种阵列基板，其特征在于，包括第一薄膜晶体管和第二薄膜晶体管；

所述第一薄膜晶体管为顶栅型晶体管，所述第二薄膜晶体管为底栅型晶体管，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极同层设置。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为氧化物半导体薄膜晶体管；或者，所述第一薄膜晶体管为氧化物半导体薄膜晶体管，所述第二薄膜晶体管为低温多晶硅薄膜晶体管。

3.根据权利要求1或2所述的阵列基板，其特征在于，所述第一薄膜晶体管包括第一半导体层、设置在所述第一半导体层上的第一栅极，所述第一栅极与所述第一半导体层在所述阵列基板的厚度方向的投影至少部分交叠，以及设置在所述第一半导体层和所述第一栅极之间的第一栅极绝缘层；所述第二薄膜晶体管包括第二栅极和第二半导体层，所述第二半导体层设置在所述第二栅极远离所述第一栅极绝缘层的一侧，所述第二栅极与所述第二半导体层在所述阵列基板的厚度方向的投影至少部分交叠，以及设置在所述第二栅极和所述第二半导体层之间的第二栅极绝缘层。

4.根据权利要求3所述的阵列基板，其特征在于，所述第二栅极绝缘层覆盖所述第一栅极，复用为所述第一薄膜晶体管的第一层间绝缘层。

5.根据权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管还包括第一源漏极；所述第一源漏极设置于所述第二栅极绝缘层上且与所述第一半导体层连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述第二薄膜晶体管还包括第二层间绝缘层和第二源漏极，所述第二层间绝缘层设置于所述第二半导体层上，所述第二源漏极设置于所述第二层间绝缘层上且与所述第二半导体层连接。

7.根据权利要求5所述的阵列基板，其特征在于，还包括电容；所述电容的第一极板与所述第一栅极同层设置，所述电容的第二极板与所述第一源漏极同层设置。

8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的阵列基板。

9.一种阵列基板的制作方法，其特征在于，包括：

在衬底上形成第一薄膜晶体管和第二薄膜晶体管；其中，所述第一薄膜晶体管为顶栅型晶体管，所述第二薄膜晶体管为底栅型晶体管，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极同层设置。

10.根据权利要求9所述的阵列基板的制作方法，其特征在于，

在所述衬底上依次形成第一半导体层、第一栅极绝缘层和栅极层；

图案化所述栅极层形成第一栅极和第二栅极，所述第一栅极与所述第一半导体层在所述衬底上的垂直投影至少部分交叠；

在所述第二栅极上依次形成第二栅极绝缘层和第二半导体层；其中，所述第二半导体层与所述第二栅极在所述衬底上的垂直投影至少部分交叠；

在所述第二栅极绝缘层上形成第一源漏极；其中所述第一源漏极与所述第一半导体层连接；

在所述第一源漏极和所述第二半导体层上依次形成第二层间绝缘层和第二源漏极；所述第二源漏极与所述第二半导体层连接。

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