CN110491887A - 一种阵列基板、显示面板及阵列基板的制作方法 - Google Patents
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Abstract
本发明提供一种阵列基板、显示面板及阵列基板的制作方法，阵列基板包括基板，以及位于基板同一侧的第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管位于外围电路区域，第二薄膜晶体管位于显示区域；第一薄膜晶体管包括第一栅极、第一源极、第一漏极和低温多晶硅半导体层，沿垂直于基板所在平面的方向上，第一栅极所在膜层位于低温多晶硅半导体层所在膜层远离基板的一侧；第二薄膜晶体管包括第二栅极、第二源极、第二漏极和金属氧化物半导体层，沿垂直于基板所在平面的方向上，第二栅极所在膜层位于金属氧化物半导体层所在膜层靠近基板的一侧；第一栅极与第二栅极同层设置。本发明以实现减少掩膜板的使用数量，减少工艺制程，降低制作成本。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板、显示面板及阵列基板的制作方法。
背景技术
在液晶显示装置、有机显示装置中，在各像素的开关元件、驱动电路中使用了薄膜晶体管(TFT:Thin Film Transistor)。在TFT中，使用了a-Si(非晶硅)、Poly-Si(PolySlicion：多晶硅)、或氧化物半导体等。
多晶硅的迁移率大、可将使用多晶硅的TFT用在外围驱动电路中，但当用作像素的开关元件时，存在漏电流大的问题。对于氧化物半导体而言，漏电流小，适合于用作像素的开关元件。但是现有技术中，将两种不同的薄膜晶体管形成在一个基板需要较多的掩膜板，增加了制作成本。
发明内容
本发明提供一种阵列基板、显示面板及阵列基板的制作方法，以实现减少掩膜板的使用数量，减少工艺制程，降低制作成本。
第一方面，本发明实施例提供一种阵列基板，包括显示区域和位于所述显示区域外围的外围电路区域，所述阵列基板包括基板，以及位于所述基板同一侧的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管位于所述外围电路区域，所述第二薄膜晶体管位于所述显示区域；
所述第一薄膜晶体管包括第一栅极、第一源极、第一漏极和低温多晶硅半导体层，沿垂直于所述基板所在平面的方向上，所述第一栅极所在膜层位于所述低温多晶硅半导体层所在膜层远离所述基板的一侧；所述第二薄膜晶体管包括第二栅极、第二源极、第二漏极和金属氧化物半导体层，沿垂直于所述基板所在平面的方向上，所述第二栅极所在膜层位于所述金属氧化物半导体层所在膜层靠近所述基板的一侧；
所述第一栅极与所述第二栅极同层设置。
第二方面，本发明实施例提供一种显示面板，包括第一方面所述的阵列基板。
第三方面，本发明实施例提供一种阵列基板的制作方法，用于制作第一方面所述的阵列基板，包括：
提供基板；
在所述基板的同一侧分别制作第一薄膜晶体管和第二薄膜晶体管；
其中，所述第一薄膜晶体管位于所述外围电路区域，所述第二薄膜晶体管位于所述显示区域；所述第一薄膜晶体管包括第一栅极、第一源极、第一漏极和低温多晶硅半导体层；所述第二薄膜晶体管包括第二栅极、第二源极、第二漏极和金属氧化物半导体层；沿垂直于所述基板所在平面的方向上，所述第一栅极所在膜层位于所述低温多晶硅半导体层所在膜层远离所述基板的一侧，所述第二栅极所在膜层位于所述金属氧化物半导体层所在膜层靠近所述基板的一侧，所述第一栅极与所述第二栅极采用相同的材料在同一工艺中制作形成。
本发明实施例提供一种阵列基板，包括位于外围电路区域的第一薄膜晶体管和位于显示区域的第二薄膜晶体管，第一薄膜晶体管包括低温多晶硅半导体层，第二薄膜晶体管包括金属氧化物半导体层，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极同层设置，从而第一栅极与第二栅极使用同一个掩膜板图案化形成，无需为第一栅极和第二栅极分别提供不同的掩膜板，从而减少掩膜板的使用数量，减少工艺制程，降低制作成本。
附图说明
图1为本发明实施例提供的一种阵列基板的结构示意图；
图2为本发明实施例提供的另一种阵列基板的结构示意图；
图3为本发明实施例提供的另一种阵列基板的结构示意图；
图4为本发明实施例提供的另一种阵列基板的结构示意图；
图5为本发明实施例提供的另一种阵列基板的结构示意图；
图6为本发明实施例提供的另一种阵列基板的结构示意图；
图7为本发明实施例提供的另一种阵列基板的结构示意图；
图8为本发明实施例提供的另一种阵列基板的结构示意图；
图9为本发明实施例提供的一种阵列基板的制作方法流程图；
图10为本发明实施例提供的另一种阵列基板的制作方法流程图；
图11a-图11i为本发明实施例提供的一种阵列基板的制作过程示意图；
图12为本发明实施例提供的另一种阵列基板的制作方法流程图；
图13a-图13i为本发明实施例提供的另一种阵列基板的制作过程示意图；
图14为本发明实施例提供的另一种阵列基板的制作方法流程图；
图15a-图15g为本发明实施例提供的另一种阵列基板的制作过程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种阵列基板的结构示意图，参考图1，阵列基板包括显示区域102和位于显示区域102外围的外围电路区域101，阵列基板包括基板1以及位于基板1同一侧的第一薄膜晶体管2和第二薄膜晶体管3。第一薄膜晶体管2位于外围电路区域101，第二薄膜晶体管3位于显示区域102。
第一薄膜晶体管2包括第一栅极21、第一源极22、第一漏极23和低温多晶硅半导体层24。沿垂直于基板1所在平面的方向上，第一栅极21所在膜层位于低温多晶硅半导体层24所在膜层远离基板1的一侧。示例性地，第一薄膜晶体管2为顶栅结构的薄膜晶体管。一方面，由于低温多晶硅半导体层24通常是在单晶硅的基础上经过高温晶化处理得到的，如果将第一栅极21所在膜层设置于低温多晶硅半导体层24所在膜层与基板1之间，单晶硅的高温晶化过程对第一栅极21造成不良影响，将第一栅极21所在膜层设置于低温多晶硅半导体层24所在膜层远离基板1的一侧，可以避免高温晶化过程对第一栅极21造成不良影响。另一方面，在对低温多晶硅半导体层24进行掺杂时，位于低温多晶硅半导体层24所在膜层远离基板1的一侧的第一栅极21可以作为掩膜板使用，无需为低温多晶硅半导体层24的掺杂专门设置掩膜板，节省了制程。
第二薄膜晶体管3包括第二栅极31、第二源极32、第二漏极33和金属氧化物半导体层34。沿垂直于基板1所在平面的方向上，第二栅极31所在膜层位于金属氧化物半导体层34所在膜层靠近基板1的一侧。示例性地，第二薄膜晶体管3为底栅结构的薄膜晶体管。第一栅极21与第二栅极31同层设置。第一栅极21与第二栅极31可以采用同种材料并在同一制程中形成。如果将第二栅极31所在膜层设置于金属氧化物半导体层34所在膜层远离基板1的一侧，在对低温多晶硅半导体层24进行掺杂时，掺杂粒子对金属氧化物半导体层34造成不良的影响，将第二栅极31所在膜层设置于金属氧化物半导体层34所在膜层与基板1之间，对低温多晶硅半导体层24进行掺杂时还未形成金属氧化物半导体层34，从而可以避免掺杂粒子对金属氧化物半导体层34造成不良的影响。
本发明实施例提供一种阵列基板，包括位于外围电路区域的第一薄膜晶体管和位于显示区域的第二薄膜晶体管，第一薄膜晶体管包括低温多晶硅半导体层，第二薄膜晶体管包括金属氧化物半导体层，第一薄膜晶体管的第一栅极与第二薄膜晶体管的第二栅极同层设置，从而第一栅极与第二栅极使用同一个掩膜板图案化形成，无需为第一栅极和第二栅极分别提供不同的掩膜板，从而减少掩膜板的使用数量，减少工艺制程，降低制作成本。
示例性地，参考图1，第一源极22和第一漏极23同层设置，第一源极22和第一漏极23可以采用相同的材料在同一工艺中制作形成。第一源极22与低温多晶硅半导体层24的一端电连接，第一漏极23与低温多晶硅半导体层24的另一端电连接。第一栅极21所在膜层位于第一源极22所在膜层与低温多晶硅半导体层24所在膜层之间。第二源极32和第二漏极33同层设置，第二源极32和第二漏极33可以采用相同的材料在同一工艺中制作形成。第二源极32与金属氧化物半导体层34的一端电连接，第二漏极33与金属氧化物半导体层34的另一端电连接。金属氧化物半导体层34所在膜层位于第二源极32所在膜层与第二栅极31所在膜层之间。
可选地，参考图1，沿垂直于基板1所在平面的方向上，第二源极32所在膜层位于第一源极22所在膜层靠近基板1的一侧，第一源极22所在膜层与第二源极32所在膜层之间形成有第一绝缘层41。本发明实施例中，由于第一源极22与第二源极32之间设置有第一绝缘层41，在形成第一薄膜晶体管2的第一源极22和第一漏极23之前对低温多晶硅半导体层24清洗时，第一绝缘层41对金属氧化物半导体层34进行保护，防止清洗低温多晶硅半导体层24的清洗液(例如氟化氢)对金属氧化物半导体层34造成损伤，也防止了清洗低温多晶硅半导体层24的清洗液对第二源极32和第二漏极33造成损伤。
图2为本发明实施例提供的另一种阵列基板的结构示意图，参考图2，沿垂直于基板1所在平面的方向上，第二源极32所在膜层位于第一源极22所在膜层远离基板1的一侧，第一源极22所在膜层与第二源极32所在膜层之间形成有第二绝缘层42。本发明实施例中，由于第一源极22与第二源极32之间设置有第二绝缘层42，在形成第一薄膜晶体管2的第一源极22和第一漏极23之前对低温多晶硅半导体层24清洗时，还未形成第二薄膜晶体管3的第二源极32和第二漏极33，还未形成第二源极32和第二漏极33下方的过孔，从而防止清洗低温多晶硅半导体层24的清洗液(例如氟化氢)对金属氧化物半导体层34造成损伤。另一方面，在形成第二薄膜晶体管3的第二源极32和第二漏极33时，第二绝缘层42也保护了第一薄膜晶体管2的第一源极22和第一漏极23。
图3为本发明实施例提供的另一种阵列基板的结构示意图，参考图3，第一源极22与第二源极32同层设置。第一源极22、第一漏极23、第二源极32和第二漏极33采用相同的材料在同一工艺中制作形成。从而可以将第一源极22、第一漏极23、第二源极32和第二漏极33使用同一个掩膜板图案化形成，从而减少掩膜板的使用数量，减少工艺制程，降低制作成本。
可选地，参考图1、图2和图3，阵列基板还可以包括远离基板1方向叠层设置的缓冲层81、第一栅极绝缘层82、第二栅极绝缘层83和钝化层84。缓冲层81位于第一薄膜晶体管2以及第二薄膜晶体管3与基板1之间。第一栅极绝缘层82位于第一栅极21与低温多晶硅半导体层24之间。第二栅极绝缘层83位于第二栅极31与金属氧化物半导体层34之间。钝化层84位于第一薄膜晶体管2以及第二薄膜晶体管3远离基板1的一侧。
图4为本发明实施例提供的另一种阵列基板的结构示意图，参考图4，阵列基板还包括平坦化层5，沿垂直于基板1所在平面的方向上，平坦化层5位于第一薄膜晶体管2以及第二薄膜晶体管3远离基板1一侧。平坦化层5覆盖第一薄膜晶体管2以及第二薄膜晶体管3，防止第一薄膜晶体管2以及第二薄膜晶体管3造成的凹凸不平对后续制程产生不良影响。当第二源极32所在膜层位于第一源极22所在膜层靠近基板1的一侧时，平坦化层5与第一源极22以及第一漏极23直接接触。本发明实施例中，在形成第一源极22以及第一漏极23之后，未形成钝化层84，直接形成平坦化层5，从而使阵列基板更加轻薄。
图5为本发明实施例提供的另一种阵列基板的结构示意图，参考图5，当第二源极32所在膜层位于第一源极22所在膜层远离基板1的一侧时，平坦化层5与第二源极32以及第二漏极33直接接触。本发明实施例中，在形成第二源极32以及第二漏极33之后，未形成钝化层84，直接形成平坦化层5，从而使阵列基板更加轻薄。而且，由于无需在第二源极32以及第二漏极33上使用掩膜板形成穿透钝化层84的过孔，减少掩膜板的使用数量，减少工艺制程，降低制作成本。
图6为本发明实施例提供的另一种阵列基板的结构示意图，参考图6，当第一源极22与第二源极32同层设置时，平坦化层5与第一源极22、第一漏极23、第二源极32以及第二漏极33直接接触。本发明实施例中，在形成第一源极22、第一漏极23、第二源极32以及第二漏极33之后，未形成钝化层84，直接形成平坦化层5，从而使阵列基板更加轻薄。而且，由于无需在第二源极32以及第二漏极33上使用掩膜板形成穿透钝化层84的过孔，减少掩膜板的使用数量，减少工艺制程，降低制作成本。
可选地，参考图1-图6，阵列基板还包括刻蚀阻挡层6。沿垂直于基板1所在平面的方向上，刻蚀阻挡层6位于金属氧化物半导体层34远离基板1一侧。刻蚀阻挡层6覆盖金属氧化物半导体层34。本发明实施例中，刻蚀阻挡层6位于显示区域102和外围电路区域101中。刻蚀阻挡层6位于金属氧化物半导体层34远离基板1一侧，刻蚀阻挡层6可以与金属氧化物半导体层34的沟道区直接接触，从而防止杂质粒子进入金属氧化物半导体层34的沟道区。另外，第二源极32所在膜层位于第一源极22所在膜层远离基板1的一侧的阵列基板中，在形成第一薄膜晶体管2的第一源极22和第一漏极23之前对低温多晶硅半导体层24清洗时，位于显示区域102以及外围电路区域101的刻蚀阻挡层6可以防止清洗低温多晶硅半导体层24的清洗液(例如氟化氢)对金属氧化物半导体层34造成损伤。
图7为本发明实施例提供的另一种阵列基板的结构示意图，参考图7，沿垂直于基板1所在平面的方向上，刻蚀阻挡层6位于金属氧化物半导体层34远离基板1一侧。刻蚀阻挡层6在基板1的垂直投影位于金属氧化物半导体层34在基板1的垂直投影内。本发明实施例中，刻蚀阻挡层6位于显示区域102中，外围电路区域101中未设置刻蚀阻挡层6，从而使阵列基板更加轻薄。刻蚀阻挡层6位于金属氧化物半导体层34远离基板1一侧，刻蚀阻挡层6可以与金属氧化物半导体层34的沟道区直接接触，从而防止杂质粒子进入金属氧化物半导体层34的沟道区。
示例性地，刻蚀阻挡层6在基板1的垂直投影位于金属氧化物半导体层34在基板1的垂直投影内。第一源极22和第二源极32同层设置。在其他实施方式中，对于第一源极22位于第二源极32远离基板1一侧的阵列基板，或者，对于第一源极22位于第二源极32靠近基板1一侧的阵列基板中，也可以设置刻蚀阻挡层6在基板1的垂直投影位于金属氧化物半导体层34在基板1的垂直投影内。
可选地，参考图1-图7，阵列基板还包括位于显示区域102的第一电极71，第一电极71与第二源极32或者第二漏极33电连接(图1-图7示例性地，第一电极71与第二漏极33电连接)。沿垂直于基板1所在平面的方向上，第一电极71位于第二薄膜晶体管3远离基板1一侧。第一电极71包括相互接触电连接的第一透明电极层711和反射金属层712，第一透明电极层711位于反射金属层712与第二薄膜晶体管3之间。本发明实施例中，第一电极71包括反射金属层712，第一电极71为反射电极，从而使用本发明实施例中阵列基板的显示面板为反射型显示面板。
图8为本发明实施例提供的另一种阵列基板的结构示意图，参考图8，阵列基板还包括位于显示区域102的第二电极72和第三电极73，第二电极72和第三电极73为透明电极。第二电极72与第二源极32或者第二漏极33电连接(图8中示例性地，第二电极72与第二漏极33电连接)，第二源极32、第二漏极33以及第二电极72同层设置。第二电极72位于第三电极73与基板1之间。本发明实施例中，第二电极72和第三电极73为透明电极，从而使用本发明实施例中阵列基板的显示面板为透射型显示面板。
示例性地，阵列基板还可以包括位于第一薄膜晶体管2远离基板1一侧的连接件74，连接件74与第一薄膜晶体管2的源极22或者漏极23电连接(图8中示例性地，连接件74与第一薄膜晶体管2的源极22电连接)，第一薄膜晶体管2可以通过连接件74与驱动芯片(图8中未示出)电连接。第二电极72和第三电极73为透明电极。第一源极22和第二源极32同层设置。在其他实施方式中，对于第一源极22位于第二源极32远离基板1一侧的阵列基板，或者，对于第一源极22位于第二源极32靠近基板1一侧的阵列基板中，也可以设置第二电极72和第三电极73为透明电极。
本发明实施例还提供一种显示面板，包括上述实施例中的阵列基板，从而本发明实施例显示面板具有上述阵列基板的有益效果，即，减少掩膜板的使用数量，减少工艺制程，降低制作成本。本发明实施例提供的显示面板可以为液晶显示面板、有机发光显示面板或者电泳显示面板等。
本发明实施例还提供一种阵列基板的制作方法，用于制作上述实施例中阵列基板，图9为本发明实施例提供的一种阵列基板的制作方法流程图，参考图9，并结合参考图1-图8，阵列基板的制作方法包括：
S1、提供基板1。
S2、在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3。
其中，第一薄膜晶体管2位于外围电路区域101，第二薄膜晶体管3位于显示区域102。第一薄膜晶体管2包括第一栅极21、第一源极22、第一漏极23和低温多晶硅半导体层24。第二薄膜晶体管3包括第二栅极31、第二源极32、第二漏极33和金属氧化物半导体层34。沿垂直于基板1所在平面的方向上，第一栅极21所在膜层位于低温多晶硅半导体层24所在膜层远离基板1的一侧，第二栅极31所在膜层位于金属氧化物半导体层34所在膜层靠近基板1的一侧，第一栅极21与第二栅32极采用相同的材料在同一工艺中制作形成。
本发明实施例提供的阵列基板的制作方法，用于制作上述实施例中阵列基板，由于第一栅极与第二栅极采用相同的材料在同一工艺中制作形成，从而第一栅极与第二栅极使用同一个掩膜板图案化形成，无需为第一栅极和第二栅极分别提供不同的掩膜板，从而减少掩膜板的使用数量，减少工艺制程，降低制作成本。
示例性地，参考图1-图8，阵列基板的制作方法可以包括：在基板1的一侧形成缓冲层81；在缓冲层81上且外围电路区域101中形成低温多晶硅半导体层24；采用相同的材料在同一工艺中制作形成第一栅极21与第二栅32极；形成覆盖第一栅极21的第一栅极绝缘层82；形成覆盖第二栅极31的第二栅极绝缘层83。
图10为本发明实施例提供的另一种阵列基板的制作方法流程图，图11a-图11i为本发明实施例提供的一种阵列基板的制作过程示意图，参考图10，以及图11a-图11i，在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3(即步骤S2)包括：
S21、在第二栅极31所在膜层远离基板1的一侧形成金属氧化物半导体层34。
S22、在金属氧化物半导体层34所在膜层远离基板1一侧形成刻蚀阻挡层6。
其中，图11a-图11i所示阵列基板的制作过程示意图中，以刻蚀阻挡层6覆盖金属氧化物半导体层34为例进行解释说明，但并不以此为限，在其他实施方式中，刻蚀阻挡层6在基板1的垂直投影可以位于金属氧化物半导体层34在基板1的垂直投影内。
可选地，参考图10，以及图11a-图11i，在金属氧化物半导体层34所在膜层远离基板1一侧形成刻蚀阻挡层6(即步骤S22)之后，阵列基板的制作方法还包括：
S2311、采用同种材料在同一工艺中形成第二源极32和第二漏极33。
S2312、在第二源极32以及第二漏极33所在膜层远离基板1一侧形成第一绝缘层41。
S2313、在第一绝缘层41远离基板1一侧且采用同种材料在同一工艺中形成第一源极22和第一漏极23。
示例性地，可以在形成第一绝缘层41之后，在外围电路区域101中形成贯穿第一绝缘层41、刻蚀阻挡层6、第二栅极绝缘层83和第一栅极绝缘层82并露出低温多晶硅半导体层24的过孔；然后在外围电路区域101中形成第一源极22和第一漏极23，第一源极22和第一漏极23分别通过过孔与低温多晶硅半导体层24的两端电连接。需要说明的是，在形成第一源极22和第一漏极23之前对低温多晶硅半导体层24清洗时，第一绝缘层41和刻蚀阻挡层6均对金属氧化物半导体层34进行保护，防止清洗低温多晶硅半导体层24的清洗液(例如氟化氢)对金属氧化物半导体层34造成损伤。
在一些可行的实施方式中，在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3(即步骤S2)之后，阵列基板的制作方法还包括：
S32、在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成平坦化层5。其中，当第二源极32所在膜层位于第一源极22所在膜层靠近基板1的一侧时，平坦化层5与第一源极32以及第一漏极33直接接触。本发明实施例中，省略了制作钝化层84的步骤。
在一些可行的实施方式中，在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3(即步骤S2)之后，阵列基板的制作方法还包括：
S31、在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成钝化层84。
S32、在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成平坦化层5。其中，平坦层层5形成于钝化层84远离基板1一侧。
可选地，在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成平坦化层5(即步骤S32)之后，阵列基板的制作方法还包括：
S41、形成第一电极71的第一透明电极层711和反射金属层712。
图12为本发明实施例提供的另一种阵列基板的制作方法流程图，图13a-图13i为本发明实施例提供的另一种阵列基板的制作过程示意图，参考图12，以及图13a-图13i，在金属氧化物半导体层34所在膜层远离基板1一侧形成刻蚀阻挡层6(即步骤S22)之后，阵列基板的制作方法还包括：
S2321、采用同种材料在同一工艺中形成第一源极22和第一漏极23。
S2322、在第一源极22以及第一漏极23所在膜层远离基板1一侧形成第二绝缘层42。
S2323、在第二绝缘层42远离基板1一侧且采用同种材料在同一工艺中形成第二源极32和第二漏极33。
示例性地，可以在形成刻蚀阻挡层6之后，在外围电路区域101中形成贯穿刻蚀阻挡层6、第二栅极绝缘层83和第一栅极绝缘层82并露出低温多晶硅半导体层的过孔；然后在外围电路区域101中形成第一源极22和第一漏极23，第一源极22和第一漏极23分别通过过孔与低温多晶硅半导体层24的两端电连接。需要说明的是，在形成第一源极22和第一漏极23之前对低温多晶硅半导体层24清洗时，位于显示区域102以及外围电路区域101的刻蚀阻挡层6对金属氧化物半导体层34进行保护，防止清洗低温多晶硅半导体层24的清洗液(例如氟化氢)对金属氧化物半导体层34造成损伤。
在一些可行的实施方式中，在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3(即步骤S2)之后，阵列基板的制作方法还包括：S32、在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成平坦化层5。其中，当第二源极32所在膜层位于第一源极22所在膜层远离基板1的一侧时，平坦化层5与第二源极32以及第二漏极33直接接触。本发明实施例中，省略了制作钝化层84的步骤。在形成第二源极32以及第二漏极33之后，未形成钝化层84，直接形成平坦化层5，从而使阵列基板更加轻薄。而且，由于无需在第二源极32以及第二漏极33上使用掩膜板形成穿透钝化层84的过孔，减少掩膜板的使用数量，减少工艺制程，降低制作成本。
图14为本发明实施例提供的另一种阵列基板的制作方法流程图，图15a-图15g为本发明实施例提供的另一种阵列基板的制作过程示意图，参考图14，以及图15a-图15g，在金属氧化物半导体层34所在膜层远离基板1一侧形成刻蚀阻挡层6(即步骤S22)之后，阵列基板的制作方法还包括：
S233、采用同种材料在同一工艺中形成第一源极22、第一漏极23、第二源极32和第二漏极33。
在一些可行的实施方式中，在基板1的同一侧分别制作第一薄膜晶体管2和第二薄膜晶体管3(即步骤S2)之后，阵列基板的制作方法还包括：S32、在第一薄膜晶体管2和第二薄膜晶体管3远离基板1一侧形成平坦化层5。其中，当第一源极22与第二源极32同层设置时，平坦化层5与第一源极22、第一漏极23、第二源极32以及第二漏极33直接接触。本发明实施例中，省略了制作钝化层84的步骤。在形成第一源极22、第一漏极23、第二源极32以及第二漏极33之后，未形成钝化层84，直接形成平坦化层5，从而使阵列基板更加轻薄。而且，由于无需在第二源极32以及第二漏极33上使用掩膜板形成穿透钝化层84的过孔，减少掩膜板的使用数量，减少工艺制程，降低制作成本。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (15)
1.一种阵列基板，包括显示区域和位于所述显示区域外围的外围电路区域，其特征在于，所述阵列基板包括基板，以及位于所述基板同一侧的第一薄膜晶体管和第二薄膜晶体管，所述第一薄膜晶体管位于所述外围电路区域，所述第二薄膜晶体管位于所述显示区域；
所述第一薄膜晶体管包括第一栅极、第一源极、第一漏极和低温多晶硅半导体层，沿垂直于所述基板所在平面的方向上，所述第一栅极所在膜层位于所述低温多晶硅半导体层所在膜层远离所述基板的一侧；所述第二薄膜晶体管包括第二栅极、第二源极、第二漏极和金属氧化物半导体层，沿垂直于所述基板所在平面的方向上，所述第二栅极所在膜层位于所述金属氧化物半导体层所在膜层靠近所述基板的一侧；
所述第一栅极与所述第二栅极同层设置。
2.根据权利要求1所述的阵列基板，其特征在于，沿垂直于所述基板所在平面的方向上，所述第二源极所在膜层位于所述第一源极所在膜层靠近所述基板的一侧，所述第一源极所在膜层与所述第二源极所在膜层之间形成有第一绝缘层。
3.根据权利要求1所述的阵列基板，其特征在于，沿垂直于所述基板所在平面的方向上，所述第二源极所在膜层位于所述第一源极所在膜层远离所述基板的一侧，所述第一源极所在膜层与所述第二源极所在膜层之间形成有第二绝缘层。
4.根据权利要求1所述的阵列基板，其特征在于，所述第一源极与所述第二源极同层设置。
5.根据权利要求2-4任一项所述的阵列基板，其特征在于，所述阵列基板还包括平坦化层，沿垂直于所述基板所在平面的方向上，所述平坦化层位于所述第一薄膜晶体管以及所述第二薄膜晶体管远离所述基板一侧；
当所述第二源极所在膜层位于所述第一源极所在膜层靠近所述基板的一侧时，所述平坦化层与所述第一源极以及所述第一漏极直接接触；
当所述第二源极所在膜层位于所述第一源极所在膜层远离所述基板的一侧时，所述平坦化层与所述第二源极以及所述第二漏极直接接触；
当所述第一源极与所述第二源极同层设置时，所述平坦化层与所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极直接接触。
6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括刻蚀阻挡层，沿垂直于所述基板所在平面的方向上，所述刻蚀阻挡层位于所述金属氧化物半导体层远离所述基板一侧；
所述刻蚀阻挡层覆盖所述金属氧化物半导体层；或者，所述刻蚀阻挡层在所述基板的垂直投影位于所述金属氧化物半导体层在所述基板的垂直投影内。
7.根据权利要求1所述的阵列基板，其特征在于，还包括位于所述显示区域的第一电极，所述第一电极与所述第二源极或者所述第二漏极电连接；沿垂直于所述基板所在平面的方向上，所述第一电极位于所述第二薄膜晶体管远离所述基板一侧；
所述第一电极包括相互接触电连接的第一透明电极层和反射金属层，所述第一透明电极层位于所述反射金属层与所述第二薄膜晶体管之间。
8.根据权利要求1所述的阵列基板，其特征在于，还包括位于所述显示区域的第二电极和第三电极，所述第二电极和所述第三电极为透明电极；所述第二电极与所述第二源极或者所述第二漏极电连接，所述第二源极、所述第二漏极以及所述第二电极同层设置；
所述第二电极位于所述第三电极与所述基板之间。
9.一种显示面板，其特征在于，包括权利要求1-8任一项所述的阵列基板。
10.一种阵列基板的制作方法，用于制作权利要求1-8任一项所述的阵列基板，其特征在于，包括：
提供基板；
在所述基板的同一侧分别制作第一薄膜晶体管和第二薄膜晶体管；
其中，所述第一薄膜晶体管位于所述外围电路区域，所述第二薄膜晶体管位于所述显示区域；所述第一薄膜晶体管包括第一栅极、第一源极、第一漏极和低温多晶硅半导体层；所述第二薄膜晶体管包括第二栅极、第二源极、第二漏极和金属氧化物半导体层；沿垂直于所述基板所在平面的方向上，所述第一栅极所在膜层位于所述低温多晶硅半导体层所在膜层远离所述基板的一侧，所述第二栅极所在膜层位于所述金属氧化物半导体层所在膜层靠近所述基板的一侧，所述第一栅极与所述第二栅极采用相同的材料在同一工艺中制作形成。
11.根据权利要求10所述的制作方法，其特征在于，在所述基板的同一侧分别制作第一薄膜晶体管和第二薄膜晶体管包括：
在所述第二栅极所在膜层远离所述基板的一侧形成所述金属氧化物半导体层；
在所述金属氧化物半导体层所在膜层远离所述基板一侧形成刻蚀阻挡层；
其中，所述刻蚀阻挡层覆盖所述金属氧化物半导体层；或者，所述刻蚀阻挡层在所述基板的垂直投影位于所述金属氧化物半导体层在所述基板的垂直投影内。
12.根据权利要求11所述的制作方法，其特征在于，在所述金属氧化物半导体层所在膜层远离所述基板一侧形成刻蚀阻挡层之后，还包括：
采用同种材料在同一工艺中形成所述第二源极和所述第二漏极；
在所述第二源极以及所述第二漏极所在膜层远离所述基板一侧形成第一绝缘层；
在所述第一绝缘层远离所述基板一侧且采用同种材料在同一工艺中形成所述第一源极和所述第一漏极。
13.根据权利要求11所述的制作方法，其特征在于，在所述金属氧化物半导体层所在膜层远离所述基板一侧形成刻蚀阻挡层之后，还包括：
采用同种材料在同一工艺中形成所述第一源极和所述第一漏极；
在所述第一源极以及所述第一漏极所在膜层远离所述基板一侧形成第二绝缘层；
在所述第二绝缘层远离所述基板一侧且采用同种材料在同一工艺中形成所述第二源极和所述第二漏极。
14.根据权利要求11所述的制作方法，其特征在于，在所述金属氧化物半导体层所在膜层远离所述基板一侧形成刻蚀阻挡层之后，还包括：
采用同种材料在同一工艺中形成所述第一源极、所述第一漏极、所述第二源极和所述第二漏极。
15.根据权利要求12-14任一项所述的制作方法，其特征在于，在所述基板的同一侧分别制作第一薄膜晶体管和第二薄膜晶体管之后，还包括：
在所述第一薄膜晶体管和所述第二薄膜晶体管远离所述基板一侧形成平坦化层；
其中，当所述第二源极所在膜层位于所述第一源极所在膜层靠近所述基板的一侧时，所述平坦化层与所述第一源极以及所述第一漏极直接接触；
当所述第二源极所在膜层位于所述第一源极所在膜层远离所述基板的一侧时，所述平坦化层与所述第二源极以及所述第二漏极直接接触；
当所述第一源极与所述第二源极同层设置时，所述平坦化层与所述第一源极、所述第一漏极、所述第二源极以及所述第二漏极直接接触。
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111063698A (zh) * | 2019-12-18 | 2020-04-24 | 京东方科技集团股份有限公司 | 有机发光二极管阵列基板及制作方法、显示面板和装置 |
| CN111081633A (zh) * | 2020-01-07 | 2020-04-28 | Tcl华星光电技术有限公司 | 阵列基板的制备方法及阵列基板 |
| CN111129091A (zh) * | 2019-12-18 | 2020-05-08 | 武汉华星光电半导体显示技术有限公司 | 薄膜晶体管阵列基板及其制备方法、oled触控显示装置 |
| CN111430381A (zh) * | 2020-04-16 | 2020-07-17 | 合肥维信诺科技有限公司 | 阵列基板、阵列基板的制作方法以及显示面板 |
| CN111725250A (zh) * | 2020-06-29 | 2020-09-29 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
| CN111933648A (zh) * | 2020-08-14 | 2020-11-13 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示装置 |
| CN113192893A (zh) * | 2021-04-26 | 2021-07-30 | 昆山龙腾光电股份有限公司 | 薄膜晶体管阵列基板及其制作方法 |
| CN113421887A (zh) * | 2021-06-15 | 2021-09-21 | 合肥维信诺科技有限公司 | 阵列基板、阵列基板的制备方法及显示面板 |
| WO2022067648A1 (zh) * | 2020-09-30 | 2022-04-07 | 京东方科技集团股份有限公司 | 显示基板、显示面板和显示装置 |
| WO2022188204A1 (zh) * | 2021-03-08 | 2022-09-15 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1627165A (zh) * | 2003-10-20 | 2005-06-15 | 三星电子株式会社 | 下衬底、具有该下衬底的显示装置及制造该下衬底的方法 |
| CN104576659A (zh) * | 2015-02-09 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| US20170162606A1 (en) * | 2015-12-03 | 2017-06-08 | Innolux Corporation | Display device |
| CN108321159A (zh) * | 2018-02-01 | 2018-07-24 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
-
2019
- 2019-08-23 CN CN201910786679.4A patent/CN110491887B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1627165A (zh) * | 2003-10-20 | 2005-06-15 | 三星电子株式会社 | 下衬底、具有该下衬底的显示装置及制造该下衬底的方法 |
| CN104576659A (zh) * | 2015-02-09 | 2015-04-29 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| US20170162606A1 (en) * | 2015-12-03 | 2017-06-08 | Innolux Corporation | Display device |
| CN108321159A (zh) * | 2018-02-01 | 2018-07-24 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111063698B (zh) * | 2019-12-18 | 2022-11-08 | 京东方科技集团股份有限公司 | 有机发光二极管阵列基板及制作方法、显示面板和装置 |
| CN111129091A (zh) * | 2019-12-18 | 2020-05-08 | 武汉华星光电半导体显示技术有限公司 | 薄膜晶体管阵列基板及其制备方法、oled触控显示装置 |
| CN111063698A (zh) * | 2019-12-18 | 2020-04-24 | 京东方科技集团股份有限公司 | 有机发光二极管阵列基板及制作方法、显示面板和装置 |
| CN111081633A (zh) * | 2020-01-07 | 2020-04-28 | Tcl华星光电技术有限公司 | 阵列基板的制备方法及阵列基板 |
| CN111430381A (zh) * | 2020-04-16 | 2020-07-17 | 合肥维信诺科技有限公司 | 阵列基板、阵列基板的制作方法以及显示面板 |
| CN111725250A (zh) * | 2020-06-29 | 2020-09-29 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
| CN111725250B (zh) * | 2020-06-29 | 2023-11-07 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法、显示面板 |
| CN111933648A (zh) * | 2020-08-14 | 2020-11-13 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示装置 |
| US12068333B2 (en) | 2020-09-30 | 2024-08-20 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display substrate, display panel, and display device |
| WO2022067648A1 (zh) * | 2020-09-30 | 2022-04-07 | 京东方科技集团股份有限公司 | 显示基板、显示面板和显示装置 |
| WO2022188204A1 (zh) * | 2021-03-08 | 2022-09-15 | 武汉华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
| US12068328B2 (en) | 2021-03-08 | 2024-08-20 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Display panel and display device |
| CN113192893B (zh) * | 2021-04-26 | 2024-03-12 | 昆山龙腾光电股份有限公司 | 薄膜晶体管阵列基板及其制作方法 |
| CN113192893A (zh) * | 2021-04-26 | 2021-07-30 | 昆山龙腾光电股份有限公司 | 薄膜晶体管阵列基板及其制作方法 |
| CN113421887A (zh) * | 2021-06-15 | 2021-09-21 | 合肥维信诺科技有限公司 | 阵列基板、阵列基板的制备方法及显示面板 |
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| Publication number | Publication date |
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| GR01 | Patent grant | ||
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