CN111427837B - 一种总线设备连接调整的异构多核处理器 - Google Patents

Abstract

本申请公开了一种总线设备连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备、与架构总线相连的第一通信总线、位于第一通信总线的预设范围内且与第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU。本申请公开的上述技术方案，将第一CPU（即负责即时处理的CPU）及共享存储器均设置在第一通信总线的预设范围内，且让第一CPU和共享存储器与第一通信总线相连，以使得负责即时处理的CPU存取共享存储器的即时性和等时性可以得到较好的保证，从而提高负责即时处理的CPU对共享存储器的存取效能。

Description

一种总线设备连接调整的异构多核处理器

技术领域

本申请涉及多核处理器技术领域，更具体地说，涉及一种总线设备连接调整的异构多核处理器。

背景技术

在异构多核处理器中，出于芯片资源配置效率考虑，各内核上的代码在运行时可以共享芯片资源，例如架构总线与共享存储器。

目前，在异构多核处理器中，负责即时处理的CPU与共享存储器均挂在架构总线上，以使得该CPU能够通过架构总线对共享存储器进行存取，但是，由于架构总线上还连接有较多的总线主设备和总线从设备等总线设备，且架构总线在不同时刻与总线设备的交互频繁度不同，而这则会对CPU每次存取共享存储器的时间造成影响，具体地，会在交互频繁度比较小的时候加快对共享存储器的存取而缩短存取时间，而在交互频繁度比较大的时候会因架构总线无法及时处理CPU对共享存储器的存取而导致CPU对共享存储器的存取时间比较长，也就是说，无法使CPU存取共享存储器的即时性和等时性得到较好的保证，从而会降低CPU对共享存储器的存取效能。

以i.MX 7DUAL的架构和ST STM32MP153A的架构为例，具体可以图1和图2，其中，图1示出了现有技术中的i.MX 7DUAL架构的示意图，图2示出了现有技术中的ST STM32MP153A架构的示意图，对于i.MX 7DUAL的架构，因共享存储器位于AXI/AHB总线交换结构上，而Cortex-A7与Cortex-M4也是此总线交换结构上的设备，从Cortex-A7与Cortex-M4来存取共享存储器，其路径是一样的，由于该总线交换设备还连接有其他的总线设备，因此，则会对Cortex-A7与Cortex-M4对共享存储器的存取造成影响，对于ST STM32MP153A架构，共享存储器SYSRAM位于靠近Cortex-A7的AXI总线互连上，距Cortex-M4比较远，但即使利用Cortex-A7对共享存储器SYSRAM进行存取，也会因AXI总线与其他总线设备的交互而导致Cortex-A7对共享存储器SYSRAM进行存取的即时性和等时性比较差。

综上所述，如何使负责即时处理的CPU存取共享存储器的即时性和等时性得到较好的保证，以提高该CPU对共享存储器的存取效能，是目前本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本申请的目的是提供一种总线设备连接调整的异构多核处理器，用于使负责即时处理的CPU存取共享存储器的即时性和等时性得到较好的保证，以提高该CPU对共享存储器的存储效能。

为了实现上述目的，本申请提供如下技术方案：

一种总线设备连接调整的异构多核处理器，包括架构总线、与所述架构总线相连的总线设备、与所述架构总线相连的第一通信总线、位于所述第一通信总线的预设范围内且与所述第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU。

优选的，所述第一CPU中存储有任意两次的响应时间差小于或等于预设值的任务。

优选的，还包括与所述第一通信总线相连的第二通信总线、第三通信总线，其中：

所述第二通信总线及所述第三通信总线用于与外挂设备相连。

优选的，所述第一通信总线为AHB总线，所述第二通信总线及所述第三通信总线均为APB总线。

优选的，所述异构多核处理器中的第二CPU通过所述架构总线与机密装置相连。

优选的，所述第一CPU为Cortex-M33，所述第二CPU为Cortex-A7。

优选的，所述架构总线为AXI总线。

优选的，所述共享存储器为RAM。

本申请提供了一种总线设备连接调整的异构多核处理器，包括架构总线、与架构总线相连的总线设备、与架构总线相连的第一通信总线、位于第一通信总线的预设范围内且与第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU。

本申请公开的上述技术方案，将第一CPU（即负责即时处理的CPU）及共享存储器均设置在第一通信总线的预设范围内，且让第一CPU和共享存储器与第一通信总线相连，而不让第一CPU和共享存储器挂在与总线设备相连的架构总线上，以使得第一CPU可以通过第一通信总线存取共享存储器，以使得总线设备对架构总线的资源共享程度不会对第一CPU存取共享存储器的过程造成影响，从而使得第一CPU每次均可以快速地存取共享存储器，并使得第一CPU均可以花费大致相同的时间存储共享存储器，即使得负责即时处理的CPU存取共享存储器的即时性和等时性可以得到较好的保证，从而提高负责即时处理的CPU对共享存储器的存取效能。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中的i.MX 7DUAL架构的示意图；

图2为现有技术中的ST STM32MP153A架构的示意图；

图3为本申请实施例提供的一种总线设备连接调整的异构多核处理器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参见图3，其示出了本申请实施例提供的一种总线设备连接调整的异构多核处理器的结构示意图，本申请实施例提供的一种总线设备连接调整的异构多核处理器，可以包括架构总线1、与架构总线1相连的总线设备2、与架构总线1相连的第一通信总线3、位于第一通信总线3的预设范围内且与第一通信总线3相连的第一CPU4和共享存储器5，其中，第一CPU4为负责即时处理的CPU。

本申请所提供的异构多核处理器包括架构总线1、总线设备2（具体包含多个设备，例如图3所示的DMAC（直接内存访问控制）、DMAC_1等）、第一通信总线3、第一CPU4、共享存储器5、第二CPU6等，其中，总线设备2与架构总线1相连，用于共享架构总线1的总线资源，第二CPU6可以直接与架构总线1相连，也可以如图3所示通过NIC450_0这一总线与架构总线1相连。

第一CPU4为异构多核处理器中负责即时处理的CPU，其中，第一CPU4和共享存储器5位于第一通信总线3的预设范围内（该预设范围具体可以根据异构多核处理器的尺寸及第一通信总线3附近的器件分布情况进行设置，具体可以将预设范围限定在距离第一通信总线3比较近的范围内），即第一CPU4和共享存储器5均可以位于与第一通信总线3距离比较近的位置处，以便于缩短第一CPU4对共享存储器5的存取路径，且第一CPU4和共享存储器5均与第一通信总线3相连，而第一通信总线3可以与架构总线1相连，以便于第二CPU6或者总线设备2等通过架构总线1、第一通信总线3等与共享存储器5交互。

相较于目前负责即时处理的CPU和共享存储器5均挂在架构总线1上而导致该CPU对共享存储器5的存取过程会受架构总线1与总线设备2等的交互频繁度的影响，从而出现该CPU对共享存储器5进行存取的即时性和等时性无法得到保证的问题，在本申请中，第一CPU4（即负责即时处理的CPU）可以直接通过第一通信总线3对共享存储器5进行存取，而并不需要经过架构总线1进行共享存储器5的存取，由于第一通信总线3所连设备比架构总线1所连设备频宽要求少，第一通信总线3的交互频繁度要远低于架构总线1的交互频繁度，因此，则可以降低第一CPU4对共享存储器5存取过程的延迟，以使第一CPU4对共享存储器5进行存取的即时性得到保证，并可以使第一CPU4每次存取共享存储器5所花费的时间尽量保持一致，从而使第一CPU4对共享存储器5进行存取的等时性得到保证。

本申请公开的上述技术方案，将第一CPU（即负责即时处理的CPU）及共享存储器均设置在第一通信总线的预设范围内，且让第一CPU和共享存储器与第一通信总线相连，而不让第一CPU和共享存储器挂在与总线设备相连的架构总线上，以使得第一CPU可以通过第一通信总线存取共享存储器，以使得总线设备对架构总线的资源共享程度不会对第一CPU存取共享存储器的过程造成影响，从而使得第一CPU每次均可以快速地存取共享存储器，并使得第一CPU均可以花费大致相同的时间存储共享存储器，即使得负责即时处理的CPU存取共享存储器的即时性和等时性可以得到较好的保证，从而提高负责即时处理的CPU对共享存储器的存取效能。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，第一CPU4中存储有任意两次的响应时间差小于或等于预设值的任务。

在本申请所提供的异构多核处理器中，第一CPU4中可以存储有任意两次的响应时间差小于或等于预设值的任务，即可以让第一CPU4存储对等时性要求比较高的任务，以使得该任务在每次响应时的响应时间几乎可以保持一致，即便于通过第一CPU4对这些任务进行较好的响应，从而实现这些任务对等时性的要求。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，还可以包括与第一通信总线3相连的第二通信总线7、第三通信总线8，其中：

第二通信总线7及第三通信总线8用于与外挂设备相连。

本申请所提供的异构多核处理器还可以包括与第一通信总线3相连的第二通信总线7、与第一通信总线3相连的第三通信总线8，其中，第二通信总线7及第三通信总线8均可以与外挂设备相连，具体地，可以与KBC（键盘控制器）、I2S_1相连等，以使得第一CPU4可以通过第一通信总线3、第二通信总线7或通过第一通信总线3、第三通信总线8与外挂设备相连，从而缩短多核异构处理器对外挂设备的响应路径，进而缩短多核异构处理器对外挂设备的响应时间。

其中，由于第一CPU4种存储有任意两次的响应时间差小于或等于预设值的任务，因此，则使得第一CPU4中所存储的任务可以较好地在外挂设备中进行响应和执行，从而便于提高多核异构处理器对外挂设备响应的等时性，且由于第一CPU4是通过第一通信总线3对外挂设备进行响应，而非是通过架构总线1对外挂设备进行响应，因此，则可以保证对外挂设备进行响应的即时性。

另外，由于第一CPU4是通过第一通信总线3及第二通信总线7或第三通信总线8与外挂设备相连，因此，即使外挂设备中存在不安全信息，则这些不安全信息也仅会对第一CPU4产生影响，而几乎不会对与架构总线1相连的第二CPU6及总线设备2产生影响，从而可以保证与架构总线1相连的设备的安全性。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，第一通信总线3为AHB总线，第二通信总线7及第三通信总线8均为APB总线。

在本申请所提供的异构多核处理器中，可以利用AHB（具体可以为图3中的AHBMatrix）总线作为第一通信总线3，并可以利用APB总线作为第二通信总线7（具体可以为如图3所示的Non-Secure APB_1）和第三通信总线8（具体可以为如图3所示的Non-SecureAPB），其中，AHB总线主要是针对高效率、高频宽及快速系统模块所设计的总线，APB总线可针对外挂设备做功率消耗及复杂接口的最佳化，其在AHB总线和低带宽的外挂设备之间提供了通信的桥梁。

当然，也可以利用其它类型的总线作为异构多核处理器的第一通信总线3、第二通信总线7及第三通信总线8。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，异构多核处理器中的第二CPU6通过架构总线1与机密装置相连。

在本申请所提供的异构多核处理器中，第二CPU6可以通过架构总线1与机密装置相连，其中，这里提及的机密装置具体可以为eMMC控制器（对应图3中的eMMC、eMMC_1）、AES/SHA运算引擎（对应图3中的AES SHA）等，以保证第一CPU4对这些机密装置进行存取的安全性。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，第一CPU4为Cortex-M33，第二CPU6为Cortex-A7。

在本申请所提供的异构多核处理器中，第一CPU4具体可以为Cortex-M33（即为图3中的CM33），第二CPU6具体可以为Cortex-A7（即为图3中的CA7（Quad）），其中，Cortex-M33具有比较高的配置灵活度，可以满足广泛的系统要求，Cortex-A7是由ARM推出的基于ARMv7-A架构的高能效处理器。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，架构总线1为AXI总线。

具体可以利用AXI总线作为本申请所提供的异构多核处理器中的架构总线1（具体如图3所示的NIC450_1），由于AXI总线具有高速度、高带宽等特点，因此，对于架构总线1而言，采用AXI总线作为架构总线1则可以提高总线设备2进行架构总线1资源共享的性能，并可以提高数据读取和处理的速度。

当然，也可以利用其它类型的总线作为异构多核处理器的架构总线1。

本申请实施例提供的一种总线设备连接调整的异构多核处理器，共享存储器5为RAM。

本申请所提供的异构多核处理器中的共享存储器5具体可以为RAM（随机存取存储器），其可以随时读写，而且速度比较快。

当然，也可以利用其它类型的存储器作为异构多核处理器的共享存储器5。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、 “包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。

对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种总线设备连接调整的异构多核处理器，其特征在于，包括架构总线、与所述架构总线相连的总线设备、与所述架构总线相连的第一通信总线、位于所述第一通信总线的预设范围内且与所述第一通信总线相连的第一CPU和共享存储器，其中，所述第一CPU为负责即时处理的CPU，所述第一CPU直接通过所述第一通信总线对所述共享存储器进行存取，所述共享存储器仅与所述第一通信总线相连；

所述第一CPU中存储有任意两次的响应时间差小于或等于预设值的任务；

还包括与所述第一通信总线相连的第二通信总线、第三通信总线，其中：

所述第二通信总线及所述第三通信总线用于与外挂设备相连；

所述异构多核处理器中的第二CPU通过所述架构总线与机密装置相连。

2.根据权利要求1所述的总线设备连接调整的异构多核处理器，其特征在于，所述第一通信总线为AHB总线，所述第二通信总线及所述第三通信总线均为APB总线。

3.根据权利要求1所述的总线设备连接调整的异构多核处理器，其特征在于，所述第一CPU为Cortex-M33，所述第二CPU为Cortex-A7。

4.根据权利要求1所述的总线设备连接调整的异构多核处理器，其特征在于，所述架构总线为AXI总线。

5.根据权利要求1所述的总线设备连接调整的异构多核处理器，其特征在于，所述共享存储器为RAM。

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