CN111424259B - 高密度等离子体化学气相沉积制程形成氧化硅层的方法 - Google Patents

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Abstract

本发明公开一种高密度等离子体化学气相沉积(HDP‑CVD)制程形成氧化硅层的方法，包含以下步骤。首先进行装载步骤，将半导体基底置于等离子体反应室内的承载台上，接着进行预热步骤，包含通入预热气体至等离子体反应室。然后，进行沉积步骤，包含通入反应气体至等离子体反应室并开始于半导体基底上沉积氧化硅层，其中该承载台的一冷却系统于沉积步骤中为关闭，使半导体基底于沉积步骤中被逐渐加热至摄氏550度至600度之间。接着，进行吹除步骤，包含停止通入反应气体并通入吹除气体。最后进行卸载步骤，将该半导体基底移出该等离子体反应室。

Description

高密度等离子体化学气相沉积制程形成氧化硅层的方法
技术领域
本发明涉及一种半导体元件的制作方法，特别是涉及一种高密度等离子体化学气相沉积(HDP-CVD)制程(制作工艺)于一半导体基底上形成一氧化硅层的方法。
背景技术
半导体制作工艺中，通过在导电结构之间填入氧化硅层来完成导电结构之间的绝缘。高密度等离子体化学气相沉积(high density plasma chemical vapor deposition,HDP-CVD)制作工艺由于具有较高沉积速率和较佳沟槽填充能力(gap fillingcapability)已被广泛应用在形成氧化硅绝缘层。但是，随着半导体元件尺寸的微缩和电路密度增加，线路图案的间距也越来越紧密，使沟槽的深宽比(aspect ratio)增加，提高了沉积制作工艺填充沟槽的困难度。图1为现有HDP-CVD制作工艺形成的半导体结构10a的剖面示意图，包含半导体基底10、形成在半导体基底10中的沟槽1、由沟槽14区隔开的鳍状结构12，以及利用HDP-CVD制作工艺沉积在半导体基底10上并填入沟槽14的一氧化硅层16，以作为鳍状结构12之间的绝缘层。当沟槽14的深宽比接近或超过HDP-CVD制作工艺的沟槽填充能力极限时，可能会在接近沟槽14开口的氧化硅层16中密封出未被氧化硅层16填满的空隙(void)18。平坦化制作工艺或回蚀刻制作工艺以移除多余的氧化硅层16后，空隙18可能会暴露出来，容易造成后续制作工艺使用的材料残留其中，导致鳍状结构12之间的短路或制作工艺污染。现有HDP-CVD制作工艺常通过提高射频偏压功率，即产生较强的离子轰击来提高沟槽填充能力，但较强的离子轰击会产生基底表面损伤的风险。
发明内容
本发明提供一种高密度等离子体化学气相沉积(HDP-CVD)制作工艺，具有提升的沟槽填充能力，以解决上述现有技术的不足。
根据本发明一实施例提供的高密度等离子体化学气相沉积(HDP-CVD)制作工艺形成氧化硅层的方法，包含以下步骤。首先进行一装载步骤，将一半导体基底置于一等离子体反应室内的一承载台上，接着进行一预热步骤，包含通入一预热气体至该等离子体反应室。然后，进行一沉积步骤，包含通入一反应气体至该等离子体反应室并开始于该半导体基底上沉积该氧化硅层，其中该承载台的一冷却系统于该沉积步骤中为关闭，使该半导体基底于该沉积步骤中被逐渐加热至摄氏550度至600度之间。接着，进行一吹除步骤，包含停止通入该反应气体并通入一吹除气体。最后进行一卸载步骤，将该半导体基底移出该等离子体反应室。
在一些实施例中，该预热气体包含氧气及氩气，且不包含任何含硅气体。该反应气体包含硅甲烷以及氧气。该吹除气体包含氧气及氩气，且不包含任何含硅气体。
在一些实施例中，该预热步骤通过该预热气体的等离子体加热该半导体基底至摄氏350度至400度之间。
在一些实施例中，该沉积步骤包含对该半导体基底施加一偏压功率，以于沉积该氧化硅层时同时溅击蚀刻部分该氧化硅层并加热该半导体基底。
在一些实施例中，该冷却系统于该预热步骤和该吹除步骤均为关闭。
在一些实施例中，该冷却系统于该预热步骤为关闭，于该吹除步骤为开启。
在一些实施例中，该冷却系统于该预热步骤和该吹除步骤均为开启。
在一些实施例中，该氧化硅层于该半导体基底上形成一浅沟绝缘结构或金属前层间介电层。
附图说明
图1为现有HDP-CVD制作工艺形成的一半导体结构的剖面示意图；
图2为本发明一实施例的HDP-CVD系统的简化示意图；
图3为本发明一实施例的HDP-CVD制作工艺的步骤流程图；
图4为本发明一实施例的HDP-CVD制作工艺形成的一半导体结构的剖面示意图。
主要元件符号说明
10a、10b 半导体结构
10 半导体基底
12 鳍状结构
14 沟槽
16 氧化硅层
18 空隙
200 HDP-CVD系统
202 等离子体反应室
204 承载台
206 冷却系统
208 供气系统
210 排气系统
212 顶线圈
214 侧线圈
216 射频电源
218 射频偏压电源
302 半导体基底
300 步骤流程图
310 装载步骤
320 预热步骤
330 沉积步骤
340 吹除步骤
350 卸载步骤
具体实施方式
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施例并配合所附的附图作详细说明。所附的附图均为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。文中所述实施例与附图仅供参考与说明用，并非用来对本发明加以限制。本发明涵盖的范围由权利要求界定。与本发明权利要求具同等意义者，也应属本发明涵盖的范围。
下文以将本发明的高密度等离子体化学气相沉积(HDP-CVD)制作工艺应用来制作浅沟绝缘(STI)结构为例进行说明，应理解本发明的方法也可应用在制作金属前层间介电层(PMD)或金属内连线之间的金属层间介电层(IMD)。
请参考图2，为用来进行本发明的HDP-CVD制作工艺的HDP-CVD系统200的简化示意图，包含一等离子体反应室202、多个顶线圈212和多个侧线圈214分别设置在等离子体反应室202的顶部和上侧壁，并与一射频电源(RF power source)216连接以提供用于产生气体等离子体的射频功率。一承载台204位于等离子体反应室202中，用来承载并固定半导体基底302，并与一射频偏压电源(RF bias power source)218连接，以提供半导体基底302制作工艺中需要的射频偏压。至少一供气系统208连接在等离子体反应室202顶部，用来提供制作工艺所需的气体至等离子体反应室202内。相对的，至少一排气系统210连接在等离子体反应室202的底部，用来移除制作工艺中的副产物和气体。乘载台204还包含一冷却系统206，例如是独立氦气冷却(independent helium cooling,IHC)系统，通过通入氦气(He)来转移乘载台204的热能，达到调控乘载台204温度进而调控乘载台204上的半导体基底302的温度的目的。
请参考图3和图4。图3为根据本发明一优选实施例的HDP-CVD制作工艺的步骤流程图300。图4为通过本发明提供的HDP-CVD制作工艺形成的一半导体结构10b的剖面示意图。应理解图3所示步骤仅为本发明其中一实施例，并非对本发明的限制，可视制作工艺需求省略部分步骤，或增加额外步骤。
首先，进行一装载步骤310，将一半导体基底10置于如图2所示HDP-CVD系统200的承载台204上。半导体基底10例如是硅基底、绝缘上覆硅(SOI)基底或其他半导体基底，但不限于此。如图4所示，半导体基底10包含多个鳍状结构12，彼此之间由沟槽14区隔开。形成沟槽14和鳍状结构12的方法为现有，在此不再赘述。
接着，进行一预热步骤320，包含通入一预热气体至等离子体反应室202，并在射频电源216提供一第一射频功率的条件下形成等离子体，以加热半导体基底10至一预热温度，较佳介于摄氏350度至400度之间。预热气体包含一惰性气体，例如氩气(Ar)。在其他实施例中，预热气体还可包含一含氧气体，例如氧气(O2)。需注意，预热气体不包含任何含硅气体。预热步骤320除了预备半导体基底10开始进行沉积步骤330的温度，还可移除附着在半导体基底10表面的杂质气体或水气(outgassing)，同时利用预热气体的等离子体清除附着在半导体基底10表面的残留微粒，使半导体基底10表面具有较佳的沉积条件，避免后续的沉积步骤330发生缺陷，例如气泡(bubbling)、氧化硅层剥落(peeling)或其他类型的缺陷。预热温度可通过调整射频电源216的功率及预热步骤320的时间来调整。根据本发明一实施例，第一射频功率较佳介于1000瓦至4500瓦之间，预热步骤320的时间较佳介于10秒至90秒之间，确保半导体基底10表面的杂质气体、水气或残留微粒可被清除。在预热步骤320中，连接至乘载台204的冷却系统206可根据温度控制需求选择为开启或关闭。若为关闭，可使半导体基底10较快被加热至预热温度。另外，预热步骤320中，射频偏压电源218较佳为关闭，以避免离子轰击对半导体基底10表面造成损伤。
接着，进行一沉积步骤330，包含通入一反应气体至等离子体反应室202。反应气体包含一含硅气体，例如硅甲烷(SiH4)。在其他实施例中，反应气体可包含一含硅气体和一含氧气体，例如是硅甲烷和氧气的混合气体，并在射频电源216提供一第二射频功率的条件下形成包含该含硅气体和含氧气体的高活性自由基等离子体，两者反应后形成氧化硅层16逐渐沉积在半导体基底10上。较佳者，预热步骤320的预热气体包含氧气，且是在持续通入氧气至等离子体反应室202的情况下开始沉积步骤330通入含硅气体至等离子体反应室202，以维持等离子体反应室202内氧分子和氧自由基的浓度和均匀度，并可控制含硅气体的流量来控制沉积速率。在沉积步骤330中，射频偏压电源218为开启并对半导体基底10提供一射频偏压功率(RF bias power)，吸引等离子体中的带电离子轰击半导体基底10表面，产生溅击蚀刻(sputter etching)的效果以移除部分已沉积在半导体基底10上的氧化硅层16，特别是沉积在沟槽14开口附近的氧化硅层16，避免在完全填满沟槽14之前就封口而在沟槽14中形成密封的空隙。可调整射频电源216和射频偏压电源218的功率以获得一较佳的沉积/蚀刻比例(D/S ratio)。根据本发明一实施例，沉积步骤330中含氧气体(例如氧气)的流量较佳约是含硅气体(例如硅甲烷)流量的1.5至3倍，例如分别介于80至200每分钟标准毫升(standard cubic centimeter per minute,sccm)之间，以及30至150sccm之间。沉积步骤330中第二射频功率约介于1500瓦至4500瓦之间，射频偏压功率约介于1500瓦至4500瓦之间。沉积步骤330的时间可根据氧化硅层16预计沉积的厚度以及沉积速率调整，例如介于180秒至600秒之间。
值得注意的是，在沉积步骤330中关闭承载台204的冷却系统206使等离子体、化学气相沉积的反应热和带电离子溅击蚀刻的能量可以持续加热半导体基底10至较高温度，较佳介于摄氏550度至600度之间，可获得提高沟槽填充能力的效果。详细来说，本发明通过在沉积步骤330中关闭冷却系统206而不对半导体基底10做主动温度控制，使半导体基底10在沉积步骤330中自预热温度(例如摄氏350至400度)逐渐被加热至摄氏550度至600度之间，呈现一逐渐上升的温度曲线。换句话说，对于自沟槽14底部往上(bottom-up)填充氧化硅层16的HDP-CVD制作工艺，本发明的半导体基底10在填充沟槽14下部时的温度会低于填充沟槽14上部时的温度，此温度趋势可在不需改变其他制作工艺参数(例如射频功率、射频偏压功率、气体配方和气体流量)的情况下，获得提升的沟槽填充能力，如图4所示，可完整填满半导体结构10b的沟槽14，且相较于前文图1所示现有启动冷却系统的HDP-CVD制作工艺形成的半导体结构10a，图4所示氧化硅层16表面高低起伏较为平坦。根据实际实验结果，本发明提供的HDP-CVD制作工艺形成的氧化硅层可完全填满深宽比达5.5至6.5之间的沟槽。
表一比较了HDP-CVD制作工艺中冷却系统206为开启和关闭时形成的氧化硅层16于一稀释氢氟酸(DHF)溶液中的蚀刻率的实验数据。HDP-CVD制作工艺中的其他制作工艺参数设定均相同。对照组为冷却系统206开启，蚀刻率约为每分钟47.8埃
Figure BDA0001940251860000062
实验组为冷却系统206关闭，蚀刻率约为每分钟38.0埃
Figure BDA0001940251860000063
也就是说，实验组在稀释氢氟酸(DHF)溶液中的蚀刻率降低了约百分之20(％)左右，可推知实验组在其他酸性蚀刻液中也具有低于对照组的蚀刻率。此特征对于半导体制作工艺而言是有利的，因为半导体制作工艺通常包含多次的溶剂(通常是酸性蚀刻溶液)清洗步骤，用来移除附着在基底表面的残留物或移除基底表面的剩余氧化硅层。氧化硅层16具有较低的蚀刻率可减少其于后续溶剂清洗步骤中厚度的损失，确保其填充在沟槽14中的高度。
(表一)
Figure BDA0001940251860000061
Figure BDA0001940251860000071
单位:
Figure BDA0001940251860000072
回到图2所示步骤流程图300。在氧化硅层16沉积达到预定厚度后，接着进行一吹除步骤340，包含停止通入反应气体并通入一吹除气体以吹除剩余在等离子体反应室202中的反应气体。吹除气体可与预热气体包含相同气体，例如包含氩气。较佳者，吹除气体还包含氧气，且吹除步骤340是在射频电源216提供一第三射频功率下进行，以产生氧的高活性自由基，有助于去除沉积制作工艺中形成的残留微粒。根据本发明一实施例，第三射频功率可介于1500瓦至4500瓦之间，吹除步骤340的时间可介于10秒至90秒之间。另外，射频偏压电源218在吹除步骤340中较佳为关闭，避免离子轰击对半导体基底10表面造成损伤。冷却系统206在吹除步骤中可为开启或关闭。吹除步骤340中若冷却系统206为开启，可加速半导体基底10的冷却。后续，进行卸载步骤350，将半导体基底10移出等离子体反应室202，完成本发明的HDP-CVD制作工艺，并进行后续制作工艺，例如高温致密化(densify)和平坦化制作工艺(planarization)。
综上所述，本发明的HDP-CVD制作工艺，通过在沉积步骤330中关闭承载台204的冷却系统206使半导体基底10可以自一预热温度被持续加热，例如自摄氏350度至400度之间被加热至摄氏550度至600度之间，可提升制作工艺的沟槽填充能力，使形成的氧化硅层16可完全填满半导体基底10上的沟槽14，避免在沟槽14中形成密封的空隙。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (9)

1.一种高密度等离子体化学气相沉积(HDP-CVD)形成氧化硅层的方法，包含:
进行装载步骤，将半导体基底置于等离子体反应室内的承载台上；
进行预热步骤，包含通入预热气体至该等离子体反应室，并通过该预热气体的等离子体加热该半导体基底至摄氏350度至400度之间；
进行沉积步骤，包含通入反应气体至该等离子体反应室并开始于该半导体基底上沉积该氧化硅层，其中该承载台的冷却系统于该沉积步骤中为关闭，使该半导体基底于沉积该氧化硅层的期间从摄氏350度至400度被逐渐加热至摄氏550度至600度之间；
进行吹除步骤，包含停止通入该反应气体并通入吹除气体；以及
进行卸载步骤，将该半导体基底移出该等离子体反应室。
2.如权利要求1所述的方法，其中该预热气体包含氧气及氩气，且不包含任何含硅气体。
3.如权利要求1所述的方法，其中该反应气体包含硅甲烷。
4.如权利要求1所述的方法，其中该沉积步骤包含对该半导体基底施加一射频偏压功率，以于沉积该氧化硅层时同时溅击蚀刻部分该氧化硅层并加热该半导体基底。
5.如权利要求1所述的方法，其中该吹除气体包含氧气及氩气，且不包含任何含硅气体。
6.如权利要求1所述的方法，其中该冷却系统于该预热步骤和该吹除步骤中均为关闭。
7.如权利要求1所述的方法，其中该冷却系统于该预热步骤中为关闭，在该吹除步骤中为开启。
8.如权利要求1所述的方法，其中该冷却系统于该预热步骤和该吹除步骤中均为开启。
9.如权利要求1所述的方法，其中该氧化硅层于该半导体基底上形成浅沟绝缘结构或金属前层间介电层。
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