CN111415943A - 三维存储器的制作方法 - Google Patents
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Abstract
本发明提供了一种三维存储器的制作方法。该方法在形成牺牲层的工艺中，顶层牺牲层对底层牺牲层具有第一刻蚀选择比A，顶层牺牲层对中间牺牲层具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1，从而通过在牺牲层的沉积阶段通过改变材料组分，在湿法刻蚀去除上述牺牲层的工艺中改变了牺牲层的刻蚀速率，使位于下层的牺牲层相比于上层的牺牲层的刻蚀速率更大，上述刻蚀速率的差异能够平衡工艺中刻蚀负载效应而导致的下层牺牲层与上层牺牲层的刻蚀速率的差异，降低了与上层牺牲层接触的部分电荷阻挡层受到的损伤，有效解决了电荷阻挡层在上下位置损伤不均的问题，提高了电荷阻挡层在上下位置的台阶覆盖能力。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维存储器的制作方法。
背景技术
现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、存取速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了三维NAND闪存存储器。
存储结构是三维存储器的关键结构，常用的存储结构包括电荷阻挡层、电荷俘获层、隧穿层和沟道层，起到控制存储器电荷存储的功能。目前，三维NAND闪存存储器中存储结构的制作工艺通常是在堆叠结构中形成沟道通孔，然后沿沟道通孔的侧壁顺序沉积形成。
上述存储结构中的电荷阻挡层一般是高禁带宽度的二氧化硅，主要起到栅极侧电荷阻挡作用，具体具有以下作用：
1.防止在编程或擦除操作中存储结构和栅极发生电荷隧穿，造成编程失败或擦除失败；
2.防止在静态时电子在存储结构中由于热运动或辐射，隧穿通过电荷阻挡层进入栅极层，造成阈值电压漂移。
然而，由于上述电荷阻挡层形成于栅极层之前，在完成沟道通孔工艺后，去除牺牲层时，会对已形成电荷阻挡层造成损伤，而由于刻蚀负载效应(loading effect)，上层牺牲层先被刻蚀完成，与上层牺牲层接触的部分电荷阻挡层会先受到损伤，相对而言与下层牺牲层接触的部分电荷阻挡层损伤较轻，结果会导致分别与上下层牺牲层接触的电荷阻挡层厚度不均匀，从而增大了上层字线(WL)背栅的漏电风险。
并且，由于与上层牺牲层接触的部分电荷阻挡层损伤较多，栅极向沟道方向深入，从而导致上层字线编程耦合效应增强，对于TLC(3bit/cell)或QLC(4bit/cell)编程而言，使上层字线多个编程态之间距离不足，容易造成数据读取失效。
发明内容
本发明的主要目的在于提供一种三维存储器的制作方法，以解决现有技术中三维存储器的制作工艺易导致上层字线(WL)背栅的漏电风险较大的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：S1，在衬底上形成堆叠结构，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，牺牲层包括顶层牺牲层、底层牺牲层和位于顶层牺牲层和底层牺牲层之间的中间牺牲层，顶层牺牲层对底层牺牲层具有第一刻蚀选择比A，顶层牺牲层对中间牺牲层具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1；S2，在堆叠结构中形成贯穿至衬底的沟道通孔，并在沟道通孔的侧壁上形成存储结构，存储结构中具有覆盖于侧壁的电荷阻挡层；S3，在堆叠结构中形成贯穿至衬底的共源极沟槽，对牺牲层进行湿法刻蚀，以去除各牺牲层；S4，在对应牺牲层的位置形成控制栅结构，以使控制栅结构与电荷阻挡层接触，并在共源极沟槽中形成导电通道。
进一步地，中间牺牲层为多层，按照各中间牺牲层自上而下的顺序，顶层牺牲层对各中间牺牲层的第二刻蚀选择比B依次减小。
进一步地，中间牺牲层为多层，且多层中间牺牲层包括至少一层上层中间牺牲层和至少一层下层中间牺牲层，顶层牺牲层对各上层中间牺牲层的刻蚀选择比等于1，顶层牺牲层对各下层中间牺牲层的刻蚀选择比小于1。
进一步地，采用SiN沉积形成牺牲层，在顶层牺牲层和/或上层中间牺牲层的沉积工艺中掺入O元素。
进一步地，采用SiN沉积形成牺牲层，在顶层牺牲层和/或上层中间牺牲层的沉积工艺中提高SiN中的Si含量。
进一步地，采用SiN沉积形成牺牲层，在底层牺牲层和/或下层中间牺牲层的沉积工艺中掺入Ge元素。
进一步地，在步骤S3中，采用刻蚀液对牺牲层进行湿法刻蚀，刻蚀液包括磷酸水溶液，优选刻蚀液还包括调节剂，调节剂为铵盐和/或硫酸。
进一步地，形成存储结构的步骤包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层、电荷俘获层、隧穿层和沟道层。
进一步地，在形成共源极沟槽的步骤之后，步骤S3还包括以下步骤：在衬底中与共源极沟槽连通的区域形成掺杂区，掺杂区与衬底的掺杂类型相反。
进一步地，在去除牺牲层的步骤之后，步骤S3还包括在掺杂区上形成选择栅介质层的步骤。
应用本发明的技术方案，提供了一种三维存储器的制作方法，该方法在形成牺牲层的工艺中，使牺牲层包括顶层牺牲层、底层牺牲层和位于顶层牺牲层和底层牺牲层之间的中间牺牲层，顶层牺牲层对底层牺牲层具有第一刻蚀选择比A，顶层牺牲层对中间牺牲层具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1，由于在牺牲层的沉积阶段通过改变材料组分，改变了牺牲层的刻蚀速率，使位于下层的牺牲层相比于上层的牺牲层的刻蚀速率更大，从而得到了上述第一刻蚀选择比A和第二刻蚀选择比B，在湿法刻蚀去除上述牺牲层的工艺中，上述刻蚀速率的差异能够平衡工艺中刻蚀负载效应而导致的下层牺牲层与上层牺牲层的刻蚀速率的差异，降低了与上层牺牲层接触的部分电荷阻挡层受到的损伤，有效解决了电荷阻挡层在上下位置损伤不均的问题，提高了电荷阻挡层在上下位置的台阶覆盖能力，降低了上层字线背栅的漏电风险；并且，由于上层电荷阻挡层损失较小，俘获层中电荷更难隧穿进入栅极层，从而不仅提高了上层存储单元数据保持特性，降低了子线层间耦合效应，提高了编程态之间距离，而且降低了由于电荷在阻挡层与栅极之间隧穿导致的编程或擦除失效。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了在本申请实施方式所提供的三维存储器的制作方法中，在衬底表面形成堆叠结构后的基体剖面结构示意图；
图2示出了在图1所示的堆叠结构中形成存储结构后的基体剖面结构示意图；
图3示出了在图2所示的堆叠结构中形成共源极沟槽后的基体剖面结构示意图；
图4示出了去除图3所示的牺牲层后的基体剖面结构示意图；
图5示出了在图4所示的共源极沟槽中的衬底表面形成下选择管栅介质层后的基体剖面结构示意图；
图6示出了在图5所示的去除牺牲层的位置形成栅极层后的基体剖面结构示意图；
图7示出了在图6所示的共源极沟槽中形成导电通道后的基体剖面结构示意图；
图8示出了图7中所示的部分控制栅结构及其附近区域的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、牺牲层；210、顶层牺牲层；220、底层牺牲层；230、中间牺牲层；30、隔离层；40、存储结构；410、电荷阻挡层；420、电荷俘获层；430、隧穿层；440、沟道层；450、填充氧化层；50、共源极沟槽；60、掺杂区；70、选择栅介质层；80、控制栅结构；810、栅极层；820、高K介质层；90、侧壁绝缘层；100、导电通道。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，现有技术中3D NAND中存储结构40的制作工由于刻蚀负载效应(loading effect)，上层牺牲层20先被刻蚀完成，与上层牺牲层20接触的部分电荷阻挡层410会先受到损伤，相对而言与下层牺牲层20接触的部分电荷阻挡层410损伤较轻，结果会导致分别与上下层牺牲层20接触的电荷阻挡层410厚度不均匀，从而增大了上层字线(WL)背栅的漏电风险；并且，由于与上层牺牲层20接触的部分电荷阻挡层410损伤较多，栅极向沟道方向深入，从而导致上层WL编程耦合效应增强，降低了上层WL编程态margin。
本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，如图1至图8所示，包括以下步骤：S1，在衬底10上形成堆叠结构，堆叠结构包括沿远离衬底10的方向交替层叠的牺牲层20和隔离层30，牺牲层20包括顶层牺牲层210、底层牺牲层220和位于顶层牺牲层210和底层牺牲层220之间的中间牺牲层230，顶层牺牲层210对底层牺牲层220具有第一刻蚀选择比A，顶层牺牲层210对中间牺牲层230具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1；S2，在堆叠结构中形成沟道通孔，并在沟道通孔的侧壁上形成存储结构40，存储结构40中具有覆盖于侧壁的电荷阻挡层410；S3，在堆叠结构中形成贯穿至衬底10的共源极沟槽40，对牺牲层20进行湿法刻蚀，以去除各牺牲层20；S4，在对应牺牲层20的位置形成控制栅结构80栅极层810，以使控制栅结构80栅极层810与电荷阻挡层410接触，并在共源极沟槽40中形成导电通道100。
顶层牺牲层210对底层牺牲层220具有第一刻蚀选择比A，可以理解为在相同的湿法腐蚀条件下，同一刻蚀液分别对顶层牺牲层210和底层牺牲层220进行刻蚀，使顶层牺牲层210具有第一刻蚀速率，而底层牺牲层220具有第二刻蚀速率，第一刻蚀选择比A即为第一刻蚀速率与第二刻蚀速率的比值；同理地，顶层牺牲层210对中间牺牲层230具有第二刻蚀选择比B，理解为在相同的湿法腐蚀条件下，同一刻蚀液对中间牺牲层230进行刻蚀，使中间牺牲层230具有第三刻蚀速率，第二刻蚀选择比B即为第一刻蚀速率与第三刻蚀速率的比值。
由于上述制作方法在牺牲层20的沉积阶段通过改变材料组分，改变了下层牺牲层20和/或上层牺牲层20的刻蚀速率，使位于下层的牺牲层20相比于上层的牺牲层20的刻蚀速率更大，从而得到了上述第一刻蚀选择比A和第二刻蚀选择比B，在湿法刻蚀去除上述牺牲层20的工艺中，上述刻蚀速率的差异能够平衡刻蚀负载效应而导致的下层牺牲层20与上层牺牲层20的刻蚀速率的差异，降低了与上层牺牲层20接触的部分电荷阻挡层410受到的损伤，有效解决了电荷阻挡层410在上下位置损伤不均的问题，提高了电荷阻挡层410在上下位置的台阶覆盖能力；并且，由于上层电荷阻挡层410损失较小，俘获层中电荷更难隧穿进入栅极层810，从而不仅提高了上层存储单元数据保持特性，降低了子线层间耦合效应，提高了编程态之间距离，而且降低了由于电荷在阻挡层与栅极之间隧穿导致的编程或擦除失效。
下面将更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：在衬底10上形成堆叠结构，堆叠结构包括沿远离衬底10的方向交替层叠的牺牲层20和隔离层30，牺牲层20包括顶层牺牲层210、底层牺牲层220和位于顶层牺牲层210和底层牺牲层220之间的一层或多层中间牺牲层230，如图1所示，顶层牺牲层210对底层牺牲层220具有第一刻蚀选择比A，顶层牺牲层210对中间牺牲层230具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1。
上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，半导体衬底10为P型Si衬底10。
在上述步骤S1中，隔离层30和牺牲层20可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层20和上述隔离层30的层数，上述隔离层30可以为SiO2，上述牺牲层20可以为SiN，但并不局限于上述种类，本领域技术人员还可以根据现有技术对上述隔离层30和上述牺牲层20的种类进行合理选取。
上述中间牺牲层230可以为一层或多层，对于多层中间牺牲层230而言，各层的刻蚀速率可以部分相同。在一种优选的实施例中，上述中间牺牲层230包括至少一层上层中间牺牲层和至少一层下层中间牺牲层，顶层牺牲层210对各上层中间牺牲层的刻蚀选择比等于1，顶层牺牲层210对各下层中间牺牲层的刻蚀选择比小于1。顾名思义下层中间牺牲层是指多层中间牺牲层230中位于下方的中间牺牲层230，上层中间牺牲层是指多层中间牺牲层230中位于上方的中间牺牲层230，即任意一个上层中间牺牲层均位于下层中间牺牲层远离衬底10的一侧。
以n层上层中间牺牲层和m层下层中间牺牲层(共n+m层牺牲层20)进行说明，在上述实施例中，在被同一湿法腐蚀的条件下，顶层牺牲层210以及n层上层中间牺牲层的刻蚀速率均为S1，此时顶层牺牲层210对上层中间牺牲层的刻蚀选择比等于1(即第二刻蚀选择比B＝1)，m层下层中间牺牲层以及底层牺牲层220的刻蚀速率均为S2，且S1小于S2，此时顶层牺牲层210对下层中间牺牲层的刻蚀选择比小于1(即第二刻蚀选择比B＜1)；同时，由于顶层牺牲层210对底层牺牲层220的刻蚀选择比也小于1(即第一刻蚀选择比A＜1)，且下层中间牺牲层和底层牺牲层220的刻蚀速率相同，因此A＝B。
对于多层中间牺牲层230而言，各层的刻蚀速率也可以均不相同，在一种优选的实施例中，中间牺牲层230为多层，按照各中间牺牲层230自上而下的顺序，第二刻蚀选择比B依次减小。
以m层中间牺牲层230进行说明，在上述实施例中，在被同一湿法腐蚀的条件下，顶层牺牲层210的刻蚀速率为S1，底层牺牲层220的刻蚀速率为S2，各层中间牺牲层230的刻蚀速率沿自上而下的方向由S3逐渐增加至S4，且S1＜S3，S4＜S2。
需要注意的是，在上述步骤S1中，顶层牺牲层210、底层牺牲层220以及中间牺牲层230之间并不局限于上述优选的实施例，以n层上层中间牺牲层和m层下层中间牺牲层(共n+m层牺牲层20)进行说明，在其它可选的实施例中，在被同一湿法腐蚀的条件下，顶层牺牲层210以及n层上层中间牺牲层的刻蚀速率均为S1，底层牺牲层220的刻蚀速率为S2，m层下层中间牺牲层的刻蚀速率沿自上而下的方向由S3逐渐增加至S4，且S1＜S3，S4＜S2；或者，顶层牺牲层210的刻蚀速率为S1，n层上层中间牺牲层的刻蚀速率沿远离衬底10的方向由S5降低至S6，m层下层中间牺牲层以及底层牺牲层220的刻蚀速率均为S2，且S1＜S5，S6＜S2。
在上述步骤S1中，可以仅通过调节顶层牺牲层210和/或上层中间牺牲层的沉积工艺，在保持下层牺牲层20的刻蚀速率不变的同时，降低上层牺牲层20的刻蚀速率，从而使第一刻蚀选择比小于1。如在采用SiN沉积形成牺牲层20时，可以在上层牺牲层20的沉积工艺中掺入O元素，也可以在下牺牲层20的沉积工艺中掺入Ge元素，以降低上层牺牲层20在磷酸等刻蚀液中的刻蚀速率。
在上述步骤S1中，也可以通过仅调节底层牺牲层220和/或下层中间牺牲层的沉积工艺，在保持上层牺牲层20的刻蚀速率不变的同时，提高下层牺牲层20的刻蚀速率，从而使第一刻蚀选择比小于1。如当采用SiN沉积形成牺牲层20时，可以在下牺牲层20的沉积工艺中掺入Ge元素，以提高下层牺牲层20在磷酸等刻蚀液中的刻蚀速率。为了提高牺牲层20刻蚀速率，除了掺杂Ge元素，也可以通过提高N含量来实现。
除了上述通过掺杂元素的方式，还可以通过改变牺牲层20沉积工艺，来实现对刻蚀速率的调节，比如与LPCVD相比，HCD(high plasma enhanced CVD)沉积形成的SiN致密度更高，而与HCD相比，ALD(Atom level deperation)的致密度更高，因此，可以通过合理选择沉积工艺，通过牺牲层20的致密度来调节该牺牲层20的刻蚀速率。此外，由于高温沉积的SiN一般比低温沉积SiN刻蚀速率要低，因此，还可以通过调节沉积工艺中的沉积温度来实现对刻蚀速率的调节。
在完成上述步骤S1之后，执行步骤S2：在堆叠结构中形成沟道通孔，并在沟道通孔的侧壁上形成存储结构40，存储结构40中具有覆盖于侧壁的电荷阻挡层410，如图2所示。
在上述步骤S2中，在形成存储结构40之前，可以先在沟道通孔的底部形成覆盖衬底10的外延层，该外延层的上表面超过最底层牺牲层220的上表面。上述存储结构40可以为电荷陷阱型存储结构40，此时，形成存储结构40的步骤包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层410、电荷俘获层420、隧穿层430和沟道层440，上述电荷阻挡层410覆盖于沟道通孔的侧壁上，如图2所示。上述存储结构40还可以包括覆盖于沟道层440内表面的填充氧化层450，如图2所示。上述填充氧化层450通常为SiO2，可以采用ALC或CVD工艺沉积，目的是覆盖沟道层440。
本领域技术人员可以根据现有技术对存储结构40中上述各功能层的材料进行合理选取，如电荷阻挡层410的材料可以为SiO2，电荷俘获层420的材料可以为SiN，隧穿层430的材料可以为SiO2，沟道层440的材料可以为多晶硅。并且，本领域技术人员可以采用现有技术中常规的沉积工艺形成上述存储结构40，在此不再赘述。
在完成上述步骤S2之后，执行步骤S3：在堆叠结构中形成贯穿至衬底10的共源极沟槽40，对牺牲层20进行湿法刻蚀，以去除牺牲层20，如图3和图4所示。
在上述步骤S3中，形成共源极沟槽40的目的是为了形成阵列共源极(ArrayCommon Source，ACS)，本领域技术人员可以采用现有技术中常规的刻蚀工艺形成上述共源极沟槽40，在形成与衬底10连通的共源极沟槽40后，如图5所示，上述步骤S3还可以包括将衬底10中与共源极沟槽40连通的区域形成掺杂区60，该掺杂区60与衬底10的掺杂类型相反；在形成上述掺杂区60的步骤之后，上述步骤S3还可以包括在掺杂区60上形成选择栅介质层70的步骤，如图5所示。
在上述步骤S3中，通过形成上述共源极沟槽40，使牺牲层20能够具有裸露的端面，然后从上述裸露端面开始采用刻蚀液对牺牲层20进行湿法刻蚀，以去除牺牲层20。由于步骤S1中通过沉积工艺形成的上层牺牲层20与下层牺牲层20之间具有第一刻蚀选择比，且该第一刻蚀选择比小于1，因此，在上述步骤S2中，通过采用该刻蚀液对牺牲层20进行湿法腐蚀，能够利用上述刻蚀速率的差异平衡工艺中刻蚀负载效应而导致的下层牺牲层20与上层牺牲层20的刻蚀速率的差异，从而有效解决了电荷阻挡层410在上下位置损伤不均的问题。上述刻蚀液可以包括磷酸水溶液上述刻蚀液还可以包括铵盐和硫酸等调节剂，用于调节刻蚀液的刻蚀效果。
在完成上述步骤S3之后，执行步骤S4：在去除牺牲层20的位置形成控制栅结构80，以使控制栅结构80与电荷阻挡层410接触，并在共源极沟槽40中形成导电通道100，如图6和图7所示。
在上述步骤S3之后，通过去除牺牲层20，能够在去除牺牲层20的位置形成由横向延伸的沟道，在上述步骤S4中，以上述沟道作为沉积通道沉积栅极材料，以得到栅极层810，上述沉积工艺可以为原子层沉积(ALD)；形成上述栅极材料通常为金属，可以选自W、Al、Cu、Ti、Ag、Au、Pt和Ni中一种或多种。
并且，在上述沉积工艺之后，上述步骤S4还可以包括回刻(etch back)的步骤，以去除共源极沟槽40中多余的栅极材料，如图6所示。
上述控制栅结构80包括栅极层810，在形成上述栅极层810之前，可以先在沟道表面覆盖高K介质层820，如图8所示。上述K介质层和上述栅极层810共同构成控制栅结构80。形成上述高K介质层820的材料可以选自HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3和BaSrTiO中一种或多种。
在上述步骤S4中，通过形成栅极层810，完成了牺牲层20与栅极层810的置换，从而形成栅极层810和隔离层30交替的层叠结构，最底层栅极层810用于源端选择栅，上述步骤S2中形成的外延层作为源端选择栅的沟道层440。
在形成栅极层810的步骤之后，上述步骤S4中，如图7所示，可以先在共源极沟槽40中沉积形成侧壁绝缘层90，然后在覆盖有侧壁绝缘层90的共源极沟槽40中沉积形成导电通道100。导电通道100与栅极层810之间由侧壁绝缘层90隔离，存储结构40经由衬底10形成共源极连接，导电通道100提供共源极连接至源极线的导电路径。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本发明的上述制作方法能够平衡刻蚀负载效应而导致的下层牺牲层与上层牺牲层的刻蚀速率的差异，降低了与上层牺牲层接触的部分电荷阻挡层受到的损伤，有效解决了电荷阻挡层在上下位置损伤不均的问题，提高了电荷阻挡层在上下位置的台阶覆盖能力，降低了上层字线背栅的漏电风险；
由于上层电荷阻挡层损失较小，俘获层中电荷更难隧穿进入栅极层，从而不仅提高了上层存储单元数据保持特性，降低了子线层间耦合效应，提高了编程态之间距离，而且降低了由于电荷在阻挡层与栅极之间隧穿导致的编程或擦除失效。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
S1，在衬底上形成堆叠结构，所述堆叠结构包括沿远离所述衬底的方向交替层叠的牺牲层和隔离层，所述牺牲层包括顶层牺牲层、底层牺牲层和位于所述顶层牺牲层和所述底层牺牲层之间的中间牺牲层，所述顶层牺牲层对所述底层牺牲层具有第一刻蚀选择比A，所述顶层牺牲层对所述中间牺牲层具有第二刻蚀选择比B，其中，A≤B≤1，且A≠1；
S2，在所述堆叠结构中形成贯穿至所述衬底的沟道通孔，并在所述沟道通孔的侧壁上形成存储结构，所述存储结构中具有覆盖于所述侧壁的电荷阻挡层；
S3，在所述堆叠结构中形成贯穿至所述衬底的共源极沟槽，对所述牺牲层进行湿法刻蚀，以去除各所述牺牲层；
S4，在对应所述牺牲层的位置形成控制栅结构，以使所述控制栅结构与所述电荷阻挡层接触，并在所述共源极沟槽中形成导电通道。
2.根据权利要求1所述的制作方法，其特征在于，所述中间牺牲层为多层，按照各所述中间牺牲层自上而下的顺序，所述顶层牺牲层对各所述中间牺牲层的所述第二刻蚀选择比B依次减小。
3.根据权利要求1所述的制作方法，其特征在于，所述中间牺牲层为多层，且多层所述中间牺牲层包括至少一层上层中间牺牲层和至少一层下层中间牺牲层，所述顶层牺牲层对各所述上层中间牺牲层的刻蚀选择比等于1，所述顶层牺牲层对各所述下层中间牺牲层的刻蚀选择比小于1。
4.根据权利要求2所述的制作方法，其特征在于，采用SiN沉积形成所述牺牲层，在所述顶层牺牲层和/或所述上层中间牺牲层的沉积工艺中掺入O元素。
5.根据权利要求2所述的制作方法，其特征在于，采用SiN沉积形成所述牺牲层，在所述顶层牺牲层和/或所述上层中间牺牲层的沉积工艺中提高所述SiN中的Si含量。
6.根据权利要求2所述的制作方法，其特征在于，采用SiN沉积形成所述牺牲层，在所述底层牺牲层和/或所述下层中间牺牲层的沉积工艺中掺入Ge元素。
7.根据权利要求1至6中任一项所述的制作方法，其特征在于，在所述步骤S3中，采用刻蚀液对所述牺牲层进行湿法刻蚀，所述刻蚀液包括磷酸水溶液，优选所述刻蚀液还包括调节剂，所述调节剂为铵盐和/或硫酸。
8.根据权利要求1至6中任一项所述的制作方法，其特征在于，形成所述存储结构的步骤包括：
在所述沟道通孔的侧壁上顺序形成层叠的所述电荷阻挡层、电荷俘获层、隧穿层和沟道层。
9.根据权利要求1至6中任一项所述的制作方法，其特征在于，在形成所述共源极沟槽的步骤之后，所述步骤S3还包括以下步骤：
在所述衬底中与所述共源极沟槽连通的区域形成掺杂区，所述掺杂区与所述衬底的掺杂类型相反。
10.根据权利要求9所述的制作方法，其特征在于，在去除所述牺牲层的步骤之后，所述步骤S3还包括在所述掺杂区上形成选择栅介质层的步骤。
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109524417A (zh) * | 2018-11-27 | 2019-03-26 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
| CN111162079A (zh) * | 2020-01-02 | 2020-05-15 | 长江存储科技有限责任公司 | 选择性外延结构的形成方法及3d存储器件制造方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112310111A (zh) * | 2020-10-29 | 2021-02-02 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
| CN112310111B (zh) * | 2020-10-29 | 2021-12-21 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
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