CN111384219A - 半导体叠层、半导体元件及其制造方法 - Google Patents

半导体叠层、半导体元件及其制造方法 Download PDF

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CN111384219A CN201911373222.7A CN201911373222A CN111384219A CN 111384219 A CN111384219 A CN 111384219A CN 201911373222 A CN201911373222 A CN 201911373222A CN 111384219 A CN111384219 A CN 111384219A
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Abstract

本发明公开一种半导体叠层、半导体元件及其制造方法。半导体元件包含第一半导体层以及发光结构。第一半导体层包含第一III‑V族半导体材料、第一掺杂物及第二掺杂物。发光结构位于第一半导体层上且包含活性结构。在第一半导体层中，第二掺杂物的浓度大于第一掺杂物的浓度，且第一掺杂物为碳，第二掺杂物为氢。

Description

半导体叠层、半导体元件及其制造方法
技术领域
本发明涉及一种半导体元件，尤其是涉及一种包含半导体叠层的发光元件。
背景技术
随着科技日新月异，半导体元件在信息传输及能量转换等领域扮演非常重要的角色，相关材料的研究开发也持续进行。举例而言，包含三族及五族元素的III-V族半导体材料可应用于各种光电元件如发光二极管(Light emitting diode，LED)、激光二极管(Laserdiode，LD)、太阳能电池(Solar cell)等，也可应用于照明、医疗、显示、通讯、感测、电源系统等领域。发光二极管元件适用于固态照明光源且具有耗电量低以及寿命长等优点，因此已逐渐取代传统光源而大量被应用于交通号志、背光模块、各式照明及医疗设备等。
发明内容
本发明提供一种半导体元件，其包含第一半导体层以及发光结构。第一半导体层包含第一III-V族半导体材料、第一掺杂物及第二掺杂物。发光结构位于第一半导体层上且包含活性结构。在第一半导体层中，第二掺杂物的浓度大于第一掺杂物的浓度，且第一掺杂物为碳，第二掺杂物为氢。
本发明又提供一种半导体元件的制造方法，其包含：形成第一半导体层，其包含第一III-V族半导体材料、第一掺杂物及第二掺杂物；以及形成发光结构，位于第一半导体层上且包含活性结构。在第一半导体层中，第二掺杂物的浓度大于第一掺杂物的浓度，且第一掺杂物为碳，第二掺杂物为氢。
本发明另提供一种半导体叠层，其包含第一半导体层以及第二半导体层。第一半导体层包含第一III-V族半导体材料、第一掺杂物及第二掺杂物。第二半导体层位于第一半导体层上且包含第二III-V族半导体材料。在第一半导体层中，第二掺杂物的浓度大于第一掺杂物的浓度，且第一掺杂物为碳，第二掺杂物为氢，且第一半导体层的XRD半高宽为300arcsec以下。
附图说明
图1为本发明一实施例的半导体叠层的结构示意图；
图2A为本发明一实施例的半导体元件的部分结构示意图；
图2B为本发明一实施例的半导体元件的部分结构示意图；
图3为本发明一实施例的半导体元件的结构示意图；
图4为本发明一实施例的半导体元件的结构示意图；
图5A至图5D为本发明一实施例的半导体叠层的制造方法示意图；
图5E为本发明一实施例的半导体元件的部分范围的元素的浓度与深度的关系图；
图5F为图5E中表示碳(C)的浓度曲线的局部放大示意图；
图6为本发明一实施例的半导体元件的封装结构示意图。
符号说明
10：半导体叠层
20、20’、30、40、60：半导体元件
61：封装基板
62：通孔
63：载体
63a：第一部分
63b：第二部分
65：接合线
66：接触结构
66a、66b：接触垫
68：封装材料
100、300、400、500：第一半导体层
102、402、502：第二半导体层
204、304、404、504：第三半导体层
206、306、406：发光结构
208、308、408：第四半导体层
210、310、410：活性结构
212、312、412：第五半导体层
414：窗户层
416：接触层
600：封装结构
318、418：第一电极
320、420：第二电极
S510、S520、S530、S540：步骤
C1：第一浓度
C2：第二浓度
C3：第二浓度
CL1、CL2、CLi、CM1、CM2、CMi：浓度
具体实施方式
以下实施例将伴随着附图说明本发明的概念，在附图或说明中，相似或相同的构件将使用相似或相同的标号进行说明，并且若未特别说明，附图中各元件的形状或尺寸仅为例示，实际上并不限于此。需特别注意的是，图中未绘示或描述的元件，可以是熟悉此技术的人士所知的形式。
通式InGaAsP代表Inx1Ga1-x1As1-y1Py1，其中0<x1<1，0<y1<1；AlGaInAs代表(Aly2Ga(1-y2))1-x2Inx2As，其中0<x2<1，0<y2<1；通式AlGaInP代表(Aly3Ga(1-y3))1-x3Inx3P，其中0<x3<1，0<y3<1；通式InGaAs代表Inx4Ga1-x4As，其中0<x4<1；本发明内容的半导体元件包含的各层组成及添加物、掺杂物可用任何适合的方式分析而得，例如二次离子质谱仪(secondary ion mass spectrometer，SIMS)，而各层的厚度也可用任何适合的方式分析而得，例如穿透式电子显微镜(transmission electron microscopy，TEM)或是扫描式电子显微镜(scanning electron microscope，SEM)。此外，本发明内容中所提及的各掺杂物可为故意添加或非故意添加。故意添加例如是通过在外延成长期间原位(in-situ)掺杂及/或通过在外延成长之后使用P型或N型掺质进行注入(implanting)。非故意添加例如是因制作工艺的设计而产生。
所属领域中具通常知识者应理解，可以在以下所说明各实施例的基础上添加其他构件。举例来说，在未特别说明的情况下，「在第一层上形成第二层」的描述可能包含第一层与第二层直接接触的实施例，也可能包含第一层与第二层之间具有其他层而彼此不直接接触的实施例。另外，各层的上下关系可能随着结构或元件在不同方位的操作或使用而改变。此外，在本发明内容中，一层「实质上由X材料所组成」的叙述表示该层的主要组成为X材料，但并不排除包含掺杂物或不可避免的杂质。
图1为本发明内容一实施例的半导体叠层10的结构示意图。半导体叠层10包括第一半导体层100以及第二半导体层102。第二半导体层102邻接于第一半导体层100。在本实施例中，第一半导体层100的一表面100a与第二半导体层102的一表面102a直接接触。第一半导体层100以及第二半导体层102之间无其他结构(例如缓冲层等)存在。
在本实施例中，第一半导体层100包含第一III-V族半导体材料。第一III-V族半导体材料例如为二元III-V族半导体材料。第一III-V族半导体材料为由化学元素周期表中三族和五族元素所组成的材料。三族元素可为镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，且较佳为不包含氮(N)。在一实施例中，第一半导体层100实质上由第一III-V族半导体材料所组成，例如实质上由二元III-V族半导体材料所组成。在一实施例中，第一半导体层100可包含InP，较佳为第一半导体层100实质上由InP所组成。第一半导体层100可包含掺杂物。在一实施例中，第一半导体层100包含第一掺杂物及第二掺杂物。在本实施例中，第一半导体层100中第二掺杂物的浓度大于第一掺杂物的浓度。第一掺杂物例如是碳(C)，第二掺杂物例如是氢(H)。由此，第一半导体层100可具有性质稳定且外延缺陷较少的表面，例如可作为外延层成长的表面。在一实施例中，第一半导体层100可包括第三掺杂物。第三掺杂物例如是硅(Si)。在一实施例中，第一半导体层100中的掺杂物可以各自独立地具有约1×1016/cm3至约1×1019/cm3的掺杂浓度，例如具有约5×1016/cm3至约5×1017/cm3的掺杂浓度，或者约6×1017/cm3至约5×1018/cm3的掺杂浓度等。在一实施例中，第一半导体层100中的第三掺杂物的浓度小于1×1019/cm3，例如在约6×1016/cm3至约1×1017/cm3的范围。在第一半导体层100中的掺杂物具有适当掺杂浓度时，第一半导体层100可具有较佳的导电特性。在一实施例中，第一半导体层100的导电型态为N型。
在本实施例中，第二半导体层102包含第二III-V族半导体材料。第二半导体层102例如为二元III-V族半导体材料。第二III-V族半导体材料为由化学元素周期表中三族和五族元素所组成的材料。三族元素可为镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，较佳为不包含氮(N)。第二III-V族半导体材料与第一III-V族半导体材料不同。在一实施例中，第二III-V族半导体材料的各组成元素与第一III-V族半导体材料的各组成元素均不相同。在一实施例中，第二半导体层102实质上由第二III-V族半导体材料所组成，例如实质上由二元III-V族半导体材料所组成。在一实施例中，第二半导体层102可包含GaAs，较佳为第二半导体层102实质上由GaAs所组成。第二半导体层102可包含多个掺杂物。第二半导体层102中的多个掺杂物可以各自独立地具有约5×1015/cm3至约1×1020/cm3的掺杂浓度，例如具有约1×1017/cm3至约1×1018/cm3的掺杂浓度，约1×1018/cm3至约1×1019/cm3的掺杂浓度，或者约1×1019/cm3至约1×1020/cm3的掺杂浓度。在第二半导体层102中的掺杂物具有适当掺杂浓度时，第二半导体层102可具有较佳的导电特性。第二半导体层102中的掺杂物可包含硅(Si)、锌(Zn)、碳(C)或氢(H)等。在一实施例中，第二半导体层102的导电型态为N型。在一些实施例中，第一半导体层100与第二半导体层102具有相同的导电型态，例如均为P型或N型。在一实施例中，第二半导体层102的电阻系数(resistivity)在107Ω·cm以上且109Ω·cm以下的范围内，例如在108Ω·cm以上。
在一些实施例中，第一半导体层100与第二半导体层102中均含有第一掺杂物、第二掺杂物以及第三掺杂物。在一些实施例中，第二半导体层102中第三掺杂物的浓度高于第一半导体层100中第三掺杂物的浓度。在一些实施例中，第二半导体层102中第二掺杂物的浓度高于第一半导体层100中第二掺杂物的浓度。在一些实施例中，第二半导体层102中第一掺杂物的浓度低于第一半导体层100中第一掺杂物的浓度。上述第一掺杂物例如是碳(C)，第二掺杂物例如是氢(H)，第三掺杂物例如是硅(Si)。通过含有特定掺杂物，第一半导体层100与第二半导体层102可获得适当的导电特性与外延品质。
另一方面，第一半导体层100具有第一晶格常数L1，第二半导体层102具有第二晶格常数L2。在本实施例中，第一晶格常数L1大于第二晶格常数L2，且第一晶格常数L1与第二晶格常数L2之间的差异ΔL％是2％以上，较佳为2.5％以上或3％以上，且为10％以下，较佳为5％以下。详细而言，第一晶格常数L1与第二晶格常数L2之间的差异可由以下公式算出：ΔL％＝(L1-L2)/L2*100％。上述晶格常数是指在温度为300k下量测半导体材料的X光绕射图谱所得者。在此仅列举数种半导体化合物的晶格常数作为参考，如下表1所示。
表1
Figure BDA0002340243390000061
第一半导体层100及第二半导体层102可通过液相外延法(Liquid PhaseEpitaxy，LPE)、分子束外延法(Molecular Beam Epitaxy，MBE)、化学束外延法(ChemicalBeam Epitaxy，CBE)、金属有机化学气相沉积法(Metal Organic Chemical VaporDeposition，MOCVD)、或氢化物气相外延法(hydride vapor phase epitaxial，HVPE)而形成。在本实施例中，第一半导体层100直接形成在作为基板(substrate)的第二半导体层102上。第一半导体层的厚度可在20μm以下，较佳为10μm以下，更佳为5μm以下，且可在1μm以上。在一实施例中，第一半导体层的厚度为2μm。当第一半导体层100的厚度在上述范围内，可具有较良好的结构稳定性，且能够进一步降低因晶格不匹配所造成的影响。第二半导体层102的厚度可在约50μm至约1000μm的范围内，例如是约100μm至约400μm或约150μm至约350μm等。将厚度设定于上述范围内，可使得后续成长于上的半导体结构具有更稳定的结构。当以电子显微镜观察包含第一半导体层100与第二半导体层102的半导体叠层10，可观察到第一半导体层100表面的外延缺陷少。在一些实施例中，在X光绕射分析(X-ray diffractionanalysis，XRD)分析下，第一半导体层100的XRD半高宽(Full width at half maximum，FWHM)可在500arcsec以下，较佳为在350arcsec以下，更佳为在300arcsec以下，如在100arcsec以上至200arcsec以下的范围内。由此，第一半导体层100表面更适用于其他外延层的生长。具体来说，第一半导体层100或包含第一半导体层100与第二半导体层102的半导体叠层10可作为半导体元件的成长基板使用。
图2A为本发明内容一实施例的半导体元件20的部分结构示意图。在本实施例中，半导体元件20包括第一半导体层100、第三半导体层204以及发光结构206。关于第一半导体层100的组成等可参考前述对于第一半导体层100的说明，在此不再赘述。此外，第三半导体层204及发光结构206可通过液相外延法(Liquid Phase Epitaxy，LPE)、分子束外延法(Molecular Beam Epitaxy，MBE)、化学束外延法(Chemical Beam Epitaxy，CBE)、金属有机化学气相沉积法(Metal Organic Chemical Vapor Deposition，MOCVD)、或氢化物气相外延法(hydride vapor phase epitaxial，HVPE)而依序形成在第一半导体层100上。在一些实施例中，是通过使第一半导体层100、第三半导体层204及发光结构206依序形成在如先前实施例中所述的第二半导体层102上，再将第二半导体层102移除而形成如图2A所示结构。
如图2A所示，第三半导体层204位于第一半导体层100上且邻接于第一半导体层100。在本实施例中，第一半导体层100以及第三半导体层204之间并无其他结构(例如缓冲层等)存在。第三半导体层204可包含第三III-V族半导体材料。第三III-V族半导体材料例如为二元III-V族半导体材料。第三III-V族半导体材料为由化学元素周期表中三族和五族元素所组成的材料。三族元素可为镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，较佳为不包含氮(N)。在一些实施例中，第三III-V族半导体材料与前述第一III-V族半导体材料相同。详细而言，在一些实施例中，第三半导体层204实质上由第三III-V族半导体材料所组成，例如实质上由二元III-V族半导体材料所组成。在一实施例中，第三半导体层204可包含InP，较佳为第三半导体层204实质上由InP所组成。此外，第三半导体层204也可包含多个掺杂物。在一些实施例中，第三半导体层204中的多个掺杂物可以各自独立地具有约5×1016/cm3至约5×1018/cm3的掺杂浓度，例如具有约5×1017/cm3至约2×1018/cm3的掺杂浓度，或者约5×1016/cm3至约5×1017/cm3的掺杂浓度。在一些实施例中，第一半导体层100与第三半导体层204中均含有第一掺杂物、第二掺杂物以及第三掺杂物。第一掺杂物例如是碳(C)，第二掺杂物例如是氢(H)，第三掺杂物例如是硅(Si)。在一些实施例中，在第一半导体层100上形成第三半导体层204有助于进一步稳定外延表面品质。在一些实施例中，第三半导体层204可作为窗户层以提升半导体元件20的发光效率，且第三半导体层204对于发光结构206所发的光为透明。此外，在一实施例中，第三半导体层204的导电型态为N型。
发光结构206包括活性结构210、第四半导体层208以及第五半导体层212。活性结构210可包含单异质构造(single heterostructure，SH)、双异质构造(doubleheterostructure，DH)、双侧双异质构造(double-side double heterostructure，DDH)、或多重量子阱(multiple quantum wells，MQW)构造。当半导体元件20在操作时，活性结构210会发出一辐射。上述辐射较佳为红外光，例如是近红外光(Near Infrared，NIR)。详细而言，当辐射为近红外光时，可具有介于800nm至1700nm之间的峰值波长(peak wavelength)，如：810nm、840nm、910nm、940nm、1050nm、1070nm、1100nm、1200nm、1300nm、1400nm、1450nm、1550nm、1600nm、1650nm、1700nm等。活性结构110可包含第四III-V族半导体材料，较佳为活性结构110实质上由第四III-V族半导体材料所组成。第四III-V族半导体材料为由化学元素周期表中三族和五族元素所组成的材料。三族元素可为镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，较佳为不包含氮(N)。第四III-V族半导体材料可为四元III-V族半导体材料。在一些实施例中，活性结构110可包含四元III-V族半导体材料(如InGaAsP或AlGaInAs)，较佳为活性结构110实质上由四元III-V族半导体材料(如InGaAsP或AlGaInAs)所组成。
第四半导体层208以及第五半导体层212分别位于活性结构210的两侧，且第四半导体层208以及第五半导体层212可具有相反的导电型态。举例而言，第四半导体层208以及第五半导体层212可分别为n型半导体及p型半导体，以分别提供电子和空穴。或者，第四半导体层208以及第五半导体层212可分别为p型半导体及n型半导体，以分别提供空穴和电子。第四半导体层208与第三半导体层204可具有相同的导电型态，如均为n型半导体层。此外，第四半导体层208以及第五半导体层212分别包含第五III-V族半导体材料及第六III-V族半导体材料。第五III-V族半导体材料以及第六III-V族半导体材料可分别为二元、三元或四元的III-V族半导体材料。III-V族半导体材料使指由化学元素周期表中三族和五族元素所组成的材料。三族元素可为镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，较佳为不包含氮(N)。在一实施例中，第四半导体层208以及第五半导体层212分别包含四元半导体材料(如InGaAsP、AlGaInP或AlGaInAs)，较佳为第四半导体层208以及第五半导体层212实质上分别由四元半导体材料(如InGaAsP、AlGaInP或AlGaInAs)所组成。
第四半导体层208以及第五半导体层212是通过添加不同的掺杂物而具有不同的导电型态。具体来说，掺杂物包含镁(Mg)、锌(Zn)、硅(Si)、碲(Te)等，但并不限于此。在一些实施例中，可以通过在外延成长期间原位(in-situ)掺杂及/或通过在外延成长之后使用P型或N型掺质进行注入(implanting)以进行第四半导体层208以及第五半导体层212的掺杂。在一实施例中，第四半导体层208以及第五半导体层212中的掺杂物可以各自独立地具有约2×1017/cm3至约1×1020/cm3的掺杂浓度，例如具有约5×1017/cm3至约5×1019/cm3的掺杂浓度。
在一些实施例中，在第一半导体层100与发光结构206之间可进一步设置一蚀刻阻挡层。请参考图2A，举例来说，蚀刻阻挡层(未绘示)可位于第一半导体层100与第三半导体层204之间。接着，可根据元件结构的需求而移除第一半导体层100，从而形成如图2B所示的半导体元件20’。通过设置蚀刻阻挡层，可避免在移除第一半导体层100时破坏第三半导体层204及发光结构206。接下来，半导体元件20’可包含一接合层(未绘示)，且通过接合层接合至一支撑基板，并进行后续的制作工艺。在一实施例中，半导体元件20’仅包括如图2B所示的结构而未具有一支撑基板。在一些实施例中，蚀刻阻挡层包含第七III-V族半导体材料。第七III-V族半导体材料可为三元或四元的III-V族半导体材料。III-V族半导体材料为由化学元素周期表中三族和五族元素所组成的材料。三族元素可为铝(Al)、镓(Ga)或铟(In)。五族元素可为砷(As)或磷(P)，较佳为不包含氮(N)。蚀刻阻挡层较佳为包含与第一半导体层100组成中的五族元素不同的五族元素。在一实施例中，蚀刻阻挡层可包含三元III-V族半导体材料(例如InGaAs)，较佳为蚀刻阻挡层实质上由三元半导体材料(例如InGaAs)所组成。
基于上述，由于第一半导体层100可具有缺陷密度较低的表面，更适于作为半导体外延层成长的基底层(base layer)。具体来说，当在第一半导体层100上进一步形成第三半导体层204及其他半导体层时，各半导体层仍可具有良好的外延品质。
图3为根据本发明内容一实施例的半导体元件的结构示意图。在此实施例中，半导体元件30包括第一半导体层300、第三半导体层304、发光结构306、窗户层314、第一电极318以及第二电极320。关于第一半导体层300、第三半导体层304及发光结构306的组成等可分别参考前述对于第一半导体层100、第三半导体层204及发光结构206的说明，于此不再赘述。详细而言，发光结构306中的第四半导体层308、活性结构310以及第五半导体层312的组成等可分别参考前述对第四半导体层208、活性结构210以及第五半导体层212的说明。
在本实施例中，窗户层314位于发光结构306上，邻接于发光结构306中的第五半导体层312。此外，窗户层314的导电型态与第三半导体层304的导电型态相反，例如当窗户层314为P型半导体层时，第三半导体层304为N型半导体层。窗户层314可作为光取出层，由此进一步提升半导体元件30的发光效率。此外，窗户层314对于发光结构306所发的光为透明。
第一电极318以及第二电极320可用于与外部电源电连接，且第一电极318以及第二电极320与发光结构306电连接。在此实施例中，第一电极320邻接于窗户层314，而第二电极318邻接于第一半导体层300，但实际上并不限于此。此外，第一电极318以及第二电极320的材料可相同或不同，且例如包含透明导电材料、金属或合金。透明导电材料包含金属氧化物，例如氧化铟锡(ITO)、氧化铟(InO)、氧化锡(SnO)、氧化镉锡(CTO)、氧化锑锡(ATO)、氧化铝锌(AZO)、氧化锌锡(ZTO)、氧化镓锌(GZO)、氧化铟钨(IWO)、氧化锌(ZnO)或氧化铟锌(IZO)等。金属可列举如金(Au)、铂(Pt)、钛(Ti)、铝(Al)、铜(Cu)或镍(Ni)等。合金可列举如锗金镍(GeAuNi)、铍金(BeAu)、锗金(GeAu)、锌金(ZnAu)等。
图4为根据本发明内容一实施例的半导体元件的结构示意图。在此实施例中，半导体元件40包括第一半导体层400、第二半导体层402、第三半导体层404、发光结构406、窗户层414、接触层416、第一电极420以及第二电极418。半导体元件40与前述半导体元件30主要的差异在于进一步包含第二半导体层402以及接触层416。关于第一半导体层400、第二半导体层402、第三半导体层404、发光结构406、窗户层414、第一电极420以及第二电极418的组成等可参考前述实施例的说明，在此不再赘述。详细而言，发光结构406中的第四半导体层408、活性结构410以及第五半导体层412的组成等可分别参考前述对第四半导体层208、活性结构210以及第五半导体层212的说明。
接触层416位于第一电极420与窗户层414之间，用于传导电流。接触层416可具有与窗户层314相同之导电型态，例如为P型半导体层。在本实施例中，接触层416邻接于第一电极420。详细而言，接触层416例如是经掺杂或未经掺杂的半导体材料层，可包含第八III-V族半导体材料。第八III-V族半导体材料可为二元或三元III-V族半导体材料，例如GaAs或InGaAs。当第一电极420包含金属或合金时，第一电极420与接触层416之间可形成欧姆接触(ohmic contact)，使第一电极420与发光结构406间形成良好的电性接触。
图5A至图5B为根据本发明内容一实施例的半导体叠层的制造方法剖面示意图。图5C为一实施例的半导体叠层的制作流程图。上述半导体叠层例如是作为一半导体元件的部分结构。如图5A及图5B所示，首先提供第二半导体层502，并在第二半导体层502上形成第一半导体层500。第一半导体层500及第二半导体层502的相关描述可参考前述实施例中对于第一半导体层100、第二半导体层102的说明，在此不再赘述。
参考图5A至图5C，进行步骤S510，在第一温度下成长第一半导体层500的一部分。第一半导体层500的成长例如是通过液相外延法(Liquid Phase Epitaxy，LPE)、分子束外延法(Molecular Beam Epitaxy，MBE)、化学束外延法(Chemical Beam Epitaxy，CBE)、金属有机化学气相沉积法(Metal Organic Chemical Vapor Deposition，MOCVD)、或氢化物气相外延法(hydride vapor phase epitaxial，HVPE)而达成。第一温度例如是在650℃以下且在400℃以上，较佳为不大于520℃，更佳在450℃至510℃或420℃至500℃的范围内。通过在上述温度范围内进行第一半导体层500的成长，可进一步获得良好外延品质。
接下来，进行步骤S520，提供大于第一温度的第二温度。第二温度例如是在700℃以上且在850℃以下，较佳为大于750℃，更佳在760℃至810℃或780℃至800℃的范围内。在步骤S520中，例如是将外延环境温度由第一温度调整至第二温度。在一些实施例中，第一温度与第二温度的差不小于300℃，由此可达到更良好的外延效果。此外，在第二温度下，可不进行第一半导体层500的成长。在此步骤中，通过将环境温度调整至较高的第二温度而进行高温回火。在第二温度下不继续进行第一半导体层500的成长可使得先前于第一温度下所成长的一部分第一半导体层500中的应力获得调节，减少外延缺陷。
然后，进入步骤S530，确认第一半导体层500的厚度是否达到预定厚度。当第一半导体层500已达到预定厚度时，即完成第一半导体层500与第二半导体层502的制备。在一些实施例中，预定厚度可在20μm以下，较佳为10μm以下，更佳为5μm以下，且可在1μm以上。当第一半导体层500尚未达到预定厚度时，则进入步骤S540，重复进行步骤S510及步骤S520，例如至少重复进行步骤S510及步骤S520两次以上。在一些实施例中，可重复进行步骤S510及步骤S520十次以上，以获得适当厚度的半导体叠层及较稳定的外延品质。此外，重复进行步骤S510及步骤S520的次数可在三十次以下。
基于上述，通过前述在制备第一半导体层500的过程中进行升温及降温的方式，不需要通过其他缓冲结构或制作工艺来调节如第一半导体层500与第二半导体层502间因晶格不匹配产生应力的问题，而能获得具有良好外延品质的结构。
在一些实施例中，可以第一半导体层500与第二半导体层502的叠层作为基底层，依需求进行后续外延结构的成长，例如在第一半导体层500与第二半导体层502的叠层上进一步直接形成发光结构等。
如图5D所示，可在第一半导体层500与第二半导体层502上进一步形成第三半导体层504。关于第三半导体层504的相关描述可参考前述实施例中对于第三半导体层204的说明，在此不再赘述。如前所述，发光结构可形成于第三半导体层504上。第一半导体层500的一侧邻接于第二半导体层502，另一侧邻接于第三半导体层504，第一半导体层500的表面500a直接接触第二半导体层502的表面502a，另一表面500b直接接触第三半导体层504的表面504a。
图5E为根据本发明内容一实施例的半导体元件的部分范围的元素的浓度与深度的关系图。具体来说，图5E是对包含如图5D所示结构的半导体元件的部分区域进行二次离子质谱法(SIMS)分析的结果。如图5E所示，根据半导体元件中各层厚度及顺序，大致可分为第一区Z1、第二区Z2及第三区Z3。具体来说，第一区Z1对应于第二半导体层502，第二区Z2对应于第一半导体层500，第三区Z3对应于第三半导体层504，且在此实施例中，第一半导体层500及第三半导体层504均包含多个掺杂物且实质上由InP所组成，第二半导体层502包含多个掺杂物且实质上由GaAs所组成。上述的该些掺杂物至少包括第一掺杂物、第二掺杂物及第三掺杂物。第一掺杂物为碳(C)且由C1表示，第二掺杂物为氢(H)且由C2表示，及第三掺杂物为硅(Si)且由C3表示。第一、第二及第三掺杂物的C1、C2及C3的浓度请参照图5E左方的纵轴。于此实施例中，第一掺杂物及第二掺杂物为非故意掺杂，且第三掺杂物为故意掺杂。
通过上述方式成长单层构造的第一半导体层500，使得非故意掺杂的第一掺杂物及第二掺杂物于第一半导体层500中具有大于1016/cm3的掺杂浓度，且碳(C)的浓度曲线具有类似于周期性变化的模式。如图5E所示，在第二区Z2中，第二掺杂物的浓度高于第一掺杂物的浓度，也即第一半导体层500中的氢(H)浓度大于碳(C)浓度。此外，在第二区Z2中的第三掺杂物浓度低于第一区Z1中的第三掺杂物浓度，也低于第三区Z3中的第三掺杂物的浓度。也即，第一半导体层500中硅(Si)浓度低于第二半导体层502或第三半导体层504中的硅(Si)浓度。另一方面，在第二区Z2中，第二掺杂物的浓度高于第三掺杂物的浓度，也即第一半导体层500中的氢(H)浓度大于硅(Si)浓度。
图5F为图5E第二区Z2中虚线方框区域内第一掺杂物(碳(C))的浓度曲线的局部放大示意图。如图5F所示，于此实施例中，第一掺杂物(碳(C))的浓度分布至少包含i个局部最大值(如图中所标示的浓度CL1、CL2、…、CLi)以及i个局部最小值(如图中所标示的浓度CM1、CM2、…、CMi)，i例如为大于等于5的正整数，在如图5F所示的局部区域中i＝8。局部最大值与局部最小值交替出现，且局部最大值中任一者大于局部最小值中任一者。如图5E所示，在第二区Z2的一些深度位置中，第三掺杂物的浓度小于部份局部最大值；在第二区Z2的一些深度位置中，第三掺杂物的浓度大于部份局部最小值。即，在第二区Z2中，第三掺杂物的浓度可小于一些局部最大值且可大于一些局部最小值。
如图5E所示，在此实施例中，第一半导体层500中硅(Si)的掺杂浓度在1×1017/cm3以下，且在约5×1016/cm3至约9×1016/cm3的范围；碳(C)浓度在约4×1016/cm3至约9×1016/cm3的范围；氢(H)浓度在约1×1017/cm3至约5×1017/cm3的范围。另一方面，在一些实施例中，第一区Z1、第二区Z2及第三区Z3中还包含不可避免的杂质，例如氧(O)等，为简化起见，于此并未示出。在一实施例中，第一区Z1、第二区Z2及第三区Z3中的氧(O)浓度分布在3×1015/cm3至2×1016/cm3的范围内，接近二次离子质谱法(SIMS)分析的检测极限。
图6为本发明内容一实施例的半导体元件的封装结构示意图。请参照图6，封装结构600包含半导体元件60、封装基板61、载体63、接合线65、接触结构66以及封装材料68。封装基板61可包含陶瓷或玻璃材料。封装基板61中具有多个通孔62。通孔62中可填充有导电性材料如金属等而有助于导电或/且散热。载体63位于封装基板61一侧的表面上，且也包含导电性材料，如金属。接触结构66位于封装基板61另一侧的表面上。在本实施例中，接触结构66包含接触垫66a以及接触垫66b，且接触垫66a以及接触垫66b可通过通孔62而与载体63电连接。在一实施例中，接触结构66可进一步包含散热垫(thermal pad)(未绘示)，例如位于接触垫66a与接触垫66b之间。半导体元件60位于载体63上，且可为本发明内容任一实施例所述的半导体元件。在本实施例中，载体63包含第一部分63a及第二部分63b，半导体元件60通过接合线65而与载体63的第二部分63b电连接。接合线65的材质可包含金属，例如金、银、铜、铝或至少包含上述任一元素的合金。封装材料68覆盖于半导体元件60上，具有保护半导体元件60的效果。具体来说，封装材料68可包含树脂材料如环氧树脂(epoxy)、硅氧烷树脂(silicone)等。封装材料68还可包含多个波长转换粒子(图未示)以转换半导体元件60所发出的第一光为一第二光。第二光的波长大于第一光的波长。
本发明的半导体元件可应用于照明、医疗、显示、通讯、感测、电源系统等领域的产品，例如灯具、监视器、手机、平板计算机、车用仪表板、电视、计算机、穿戴设备(如手表、手环、项链等)、交通号志、户外显示器、医疗器材等。
基于上述，根据本发明内容的一些实施例，可提供一种半导体结构，其具有良好的表面外延品质，例如可作为半导体元件的基板使用，且有利于进一步降低半导体元件的生产成本。根据本发明内容的一些实施例，可提供一种半导体元件及其制造方法，其在调节异质外延间因晶格不匹配(lattice mismatch)所产生的应力方面取得了优异的技术效果，而可避免外延层在介面出现缺陷的情况。
虽然接合以上实施例公开了本发明，然而其并非用以限定本发明，所属技术领域中具有通常知识者应理解，在不脱离本发明的精神和范围内可作些许的修饰或变更，故本发明的保护范围当以附上的权利要求所界定的为准。此外，上述实施例内容在适当的情况下可互相组合或替换，而非仅限于所描述的特定实施例。举例而言，在一实施例中所揭露特定构件的相关参数或特定构件与其他构件的连接关系也可应用于其他实施例中，且均落于本发明的权利保护范围。

Claims (10)

1.一种半导体元件，其特征在于，包含：
第一半导体层，包含第一III-V族半导体材料、第一掺杂物及第二掺杂物；以及
发光结构，位于该第一半导体层上且包含活性结构；
其中，在该第一半导体层中，该第二掺杂物的浓度大于该第一掺杂物的浓度，且该第一掺杂物为碳，该第二掺杂物为氢。
2.如权利要求1所述的半导体元件，还包含第二半导体层，位于该第一半导体层上，其中该第二半导体层包含第二III-V族半导体材料，且该第一III-V族半导体材料与该第二III-V族半导体材料不同。
3.如权利要求1所述的半导体元件，还包含第三半导体层，位于该第一半导体层及该发光结构之间，该第三半导体层包含第三III-V族半导体材料，且该第一III-V族半导体材料与该第三III-V族半导体材料相同。
4.如权利要求3所述的半导体元件，其中该第一半导体层以及该第三半导体层还包含第三掺杂物，且该第三掺杂物在该第一半导体层中的浓度低于该第三掺杂物在该第三半导体层中的浓度。
5.一种半导体元件的制造方法，包含：
提供第一半导体层，其包含第一III-V族半导体材料、第一掺杂物及第二掺杂物；以及
形成发光结构，位于该第一半导体层上且包含活性结构；
其中，在该第一半导体层中，该第二掺杂物的浓度大于该第一掺杂物的浓度，且该第一掺杂物为碳，该第二掺杂物为氢。
6.如权利要求5所述的半导体元件的制造方法，其中提供该第一半导体层还包含：
第一步骤，包含在第一温度下使该第一半导体层的一部分成长；
第二步骤，包含提供大于该第一温度的第二温度，其中该第二温度不小于750℃；以及
重复进行该第一步骤及该第二步骤。
7.如权利要求6所述的半导体元件的制造方法，其中重复进行该第一步骤及该第二步骤十次以上。
8.如权利要求6所述的半导体元件的制造方法，其中该第一温度与该第二温度的差不小于300℃。
9.一种半导体叠层，其特征在于，包含：
第一半导体层，包含第一III-V族半导体材料、第一掺杂物及第二掺杂物；以及
第二半导体层，位于该第一半导体层上且包含第二III-V族半导体材料；其中，在该第一半导体层中，该第二掺杂物的浓度大于该第一掺杂物的浓度，且该第一掺杂物为碳，该第二掺杂物为氢，且该第一半导体层的XRD半高宽为300arcsec以下。
10.如权利要求9所述的半导体叠层，其中该第一半导体层及该第二半导体层还包括第三掺杂物，且该第三掺杂物在该第一半导体层中的浓度低于该第三掺杂物在该第二半导体层中的浓度。
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