CN111384147B - Pin二极管及其制备方法 - Google Patents
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- CN111384147B CN111384147B CN201811622573.2A CN201811622573A CN111384147B CN 111384147 B CN111384147 B CN 111384147B CN 201811622573 A CN201811622573 A CN 201811622573A CN 111384147 B CN111384147 B CN 111384147B
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- 238000002360 preparation method Methods 0.000 title abstract description 4
- 238000002955 isolation Methods 0.000 claims abstract description 152
- 238000009792 diffusion process Methods 0.000 claims abstract description 100
- 239000002184 metal Substances 0.000 claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 7
- 230000007704 transition Effects 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000002347 injection Methods 0.000 abstract description 6
- 239000007924 injection Substances 0.000 abstract description 6
- 238000011161 development Methods 0.000 abstract description 4
- 230000018109 developmental process Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 208000021046 prostate intraepithelial neoplasia Diseases 0.000 description 45
- 239000000463 material Substances 0.000 description 9
- 230000005684 electric field Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009776 industrial production Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000013021 overheating Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了PIN二极管及其制备方法，PIN二极管具有第一直边和弧形拐角，且包括：N+衬底、N外延层、N‑外延层、P型扩散区、第一隔离区、金属隔离层、正面金属和背面金属。该PIN二极管可以有效降低弧形拐角处动态关断失效的风险，同时也降低了正向注入效率，进而可以有效降低关断时反向电流尖峰，从而PIN二极管的可靠性大大提高。
Description
技术领域
本发明涉及半导体技术领域，具体的，涉及PIN二极管及其制备方法。
背景技术
高频功率开关应用过程中，主开关元件往往需要反并联续流快恢复二极管(FRD)，续流FRD的开关参数及性能会影响到主开关应用及系统的可靠性。具体的，相关技术中，高压(母线电压600V以上)IGBT开关系统应用中为了降低开关损耗，往往会采取低门极电阻的设计方案，而由此带来的就是对续流FRD的冲击加大，单个FRD会有较大的动态关断电流变化率(di/dt)及反向恢复电流变化率(dirr/dt)，而出于耐压的需要基区掺杂浓度通常很低(1013cm-3数量级)，这使得二极管在反向恢复工作过程中容易产生动态关断失效。另外，FRD开关工作的特点就是关断时会有电流集边效应，即越往P阳极区边缘电流密度越大加之大的电压。对传统PIN结构二极管来讲，P阳极区边缘特别是四周拐角处容易产生大的电流密度及大的电场，电场和局部电流密度均远大于阳极中间区域。因此在边缘和拐角区域会局部有更高的功率损耗，容易引发局部过热，而现有PIN FRD P阳极区整个都过电流的设计结构(结构示意图参见图1和图2)，极易在P阳极区边缘部分及拐角处产生动态关断失效或烧毁，进而影响二极管可靠性。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种能够改善P阳极区局域动态关断失效的PIN二极管。
在本发明的一个方面，本发明提供了一种PIN二极管。根据本发明的实施例，该PIN二极管具有直边和弧形拐角，且包括：N+衬底；N外延层，所述N外延层设置在所述N+衬底的上表面上；N-外延层，所述N-外延层设置在所述N外延层的上表面上；P型扩散区，所述P型扩散区从所述N-外延层的上表面向所述N-外延层中延伸，且包括：第一P型扩散区，所述第一P型扩散区位于所述N-外延层的上表面的中间，且具有两对彼此相对的第二直边，相邻的两个所述第二直边之间通过过渡圆弧相连；第二P型扩散区，所述第二P型扩散区设置在每个所述第二直边的外侧，且与所述第一P型扩散区接触设置；第三P型扩散区，所述第三P型扩散区设置在每个所述过渡圆弧的外侧，位于所述弧形拐角处，且包括第一子区和围绕所述第一子区设置的第二子区，所述第二子区与所述第一P型扩散区和所述第二P型扩散区接触设置；第一隔离区，所述第一隔离区由所述N-外延层构成，呈环形，设置在所述第一子区和所述第二子区之间；金属隔离层，所述金属隔离层设置在所述第二P型扩散区、第三P型扩散区和所述第一隔离区的上表面上；正面金属，所述正面金属设置在所述金属隔离层和所述第一P型扩散区的上表面上；背面金属，所述背面金属设置在所述N+衬底的下表面上。发明人发现，该PIN二极管中通过设置第一隔离区，可以具有较好的电场扩展效果，而通过隔离金属将第二P型扩散区和第三P型扩散区与正面金属隔离，其中没有电流经过，仅起到反向时电场扩展的需要，因动态关断失效是电流加电压的共同作用，进而可以有效降低弧形拐角处动态关断失效的风险，同时也降低了正向注入效率，进而可以有效降低关断时反向电流尖峰，从而PIN二极管的可靠性大大提高。
在本发明的另一方面，本发明提供了一种制备前面所述的PIN二极管的方法。根据本发明的实施例，该方法包括：在N+衬底的上表面上依次形成N外延层和N-外延层；对所述N-外延层进行离子注入处理和扩散处理，形成P型扩散区和第一隔离区；在第二P型扩散区、第三P型扩散区和所述第一隔离区的上表面上形成金属隔离层；在所述金属隔离层和第一P型扩散区的上表面上形成正面金属；在所述N+衬底的下表面上形成背面金属。发明人发现，该方法步骤简单、操作方便，易于工业化生产，且制备得到的PIN二极管动态关断失效的风险显著降低，同时关断时反向电流尖峰也明显降低。
附图说明
图1是现有PIN二极管的平面结构示意图。
图2是图1中沿A-A’线的剖面结构示意图。
图3是本发明一个实施例的PIN二极管的平面结构示意图。
图4是图3中沿B-B’线的剖面结构示意图。
图5是本发明一个实施例的PIN二极管的平面结构示意图。
图6是本发明另一个实施例的PIN二极管的平面结构示意图。
图7是本发明一个实施例的制备PIN二极管的方法的流程示意图。
具体实施方式
下面详细描述本发明的实施例。下面描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。实施例中未注明具体技术或条件的，按照本领域内的文献所描述的技术或条件或者按照产品说明书进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
在本发明的一个方面，本发明提供了一种PIN二极管。根据本发明的实施例，参照图3、图4和图5，该PIN二极管具有第一直边1和弧形拐角2，且包括：N+衬底302；N外延层303，所述N外延层303设置在所述N+衬底302的上表面上；N-外延层304，所述N-外延层304设置在所述N外延层303的上表面上；P型扩散区310，所述P型扩散区310从所述N-外延层304的上表面向所述N-外延层304中延伸，且包括：第一P型扩散区305，所述第一P型扩散区305位于所述N-外延层304的上表面的中间，且具有两对彼此相对的第二直边3051，相邻的两个第二直边3051之间通过过渡圆弧3052相连；第二P型扩散区306，所述第二P型扩散区306设置在每个所述第二直边3051的外侧，且与所述第一P型扩散区305接触设置；第三P型扩散区307，所述第三P型扩散区307设置在每个所述过渡圆弧3052的外侧，位于所述弧形拐角2处，且包括第一子区3071和围绕所述第一子区3071设置的第二子区3072，所述第二子区3072与所述第一P型扩散区305和所述第二P型扩散区306接触设置；第一隔离区308，所述第一隔离区308由所述N-外延层304构成，呈环形，设置在所述第一子区3071和所述第二子区3072之间；金属隔离层309，所述金属隔离层309设置在所述第二P型扩散区306、第三P型扩散区307和所述第一隔离区308的上表面上；正面金属311，所述正面金属311设置在所述金属隔离层309和所述第一P型扩散区305的上表面上；背面金属301，所述背面金属301设置在所述N+衬底302的下表面上。发明人发现，该PIN二极管中通过设置第一隔离区308和金属隔离层309，可以使得第二P型扩散区306和第三P型扩散区307不与正面金属311直接接触，其中没有电流经过，仅起到反向时电场扩展的需要，因动态关断失效是电流加电压的共同作用，进而可以有效降低PIN二极管弧形拐角处动态关断失效的风险，同时也降低了正向注入效率，进而可以有效降低关断时反向电流尖峰，从而PIN二极管的可靠性大大提高。
需要说明的是，本文中所采用的描述方式N+、N、N-和P分别表示N型重掺杂、N型掺杂、N型轻掺杂和P型掺杂，即掺杂浓度N+＞N＞N-；另外，本文中所采用的描述方式第一隔离区308由所述N-外延层304构成是指第一隔离区308对应的位置处形成N-外延层304后未进行其他处理，具体可以为P型扩散区310进行了离子注入，而第一隔离区308未进行离子注入。文中其他类似描述同此。另外，图3和图6中示出的不包括隔离金属层和正面金属的平面结构示意图，即为N-外延层中形成P型扩散区和隔离区后的平面结构示意图，而图5中示出的是形成隔离金属层，而未形成正面金属时的上表面的平面结构示意图。
根据本发明的实施例，N+衬底302、N外延层303和N-外延层304的具体材质没有特别限制，可以为本领域常规采用的衬底和外延层材料，例如包括但不限于硅和碳化硅等。由此，具有理想的电学性能。
根据本发明的实施例，P型扩散区310是通过对N-外延层304进行离子注入形成的，由此，P型扩散区310从N-外延层304上表面上向N-外延层304中延伸。根据本发明的实施例，P型扩散区310的结深H1可以为3微米～10微米(如3微米、3.5微米、4微米、4.5微米、5微米、5.5微米、6微米、6.5微米、7微米、7.5微米、8微米、8.5微米、9微米、9.5微米、10微米等)。P型扩散区的结深越浅，PIN二极管的耐压性越好，而正向压降越高，P型扩散区的结深在上述范围内，可以更好的平衡耐压性和正向压降，使得PIN二极管具有较佳的使用性能。根据本发明的实施例，P型扩散区310的掺杂浓度可以为5e16cm-2～1e18cm-2(如5e16cm-2、6e16cm-2、7e16cm-2、8e16cm-2、9e16cm-2、1e17cm-2、2e17cm-2、3e17cm-2、4e17cm-2、5e17cm-2、6e17cm-2、7e17cm-2、8e17cm-2、9e17cm-2、1e18cm-2等)。由此，可以使得PIN二极管同时具有较小的静态正向压降和动态关断损耗。
根据本发明的实施例，所述第一隔离区308包括相对的第一子隔离区308A和第二子隔离区308B，所述第一子隔离区308A、所述第二子隔离区308B和所述弧形拐角2的弧线形边缘21被构造为同心圆弧(参照图3)或同内径圆弧。由此，可以更有效地降低PIN二极管弧形拐角处动态关断失效的风险，同时可以更有效降低关断时反向电流尖峰，进而PIN二极管的可靠性更高。
根据本发明的实施例，所述第一子隔离区308A和所述第二子隔离区308B的圆弧角度α大于等于90度。由此，可以有效避免弧形拐角处的电场集中，进一步提高PIN二极管的可靠性。
根据本发明的实施例，参照图3，为了更好的降低动态关断失效的风险，提高PIN二极管的可靠性，一些实施例中，第一子区3071的宽度W1可以为50微米～80微米，如50微米、55微米、60微米、65微米、70微米、75微米、80微米等。一些实施例中，所述第一隔离区308的宽度W2可以为10微米～20微米，如10微米、11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、9微米、20微米等。一些实施例中，所述第一隔离区308的外环轮廓线3081与所述弧形拐角2的弧线形边缘21之间的最小距离W3可以为10微米～20微米，如10微米、11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、9微米、20微米等。由此，既能够满足电场扩展需要，又不会加强边缘注入效率。
需要说明的是，上述第一子区3071的宽度W1和第一隔离区308的宽度W2均是其在相应的圆弧直径方向上的宽度，第一隔离区308的外环轮廓线3081与所述弧形拐角2的弧线形边缘21之间的最小距离W3是其在相应的圆弧直径方向上的距离。
根据本发明的实施例，参照图4，所述金属隔离层309的内侧边缘3091与所述第一隔离区308的外环轮廓线3081之间的距离△d为10微米～30微米，如11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、19微米、20微米、21微米、22微米、23微米、24微米、25微米、26微米、27微米、28微米、29微米、30微米等。由此，电流经过的时候不经过PN结四周弧形拐角弯曲处流向正面金属311，而只是在第一直边处流向PN结内部再流向正面金属311，可以使得弧形拐角处边缘的动态电流密度降低，如果上述距离过大，可能会导致正向导通压降增大，如果上述距离过小，则可能在边缘产生肖特基接触，而导致高温工作时容易烧毁。
根据本发明的实施例，形成金属隔离层309的材质没有特别限制要求，只要能够满足绝缘要求即可，在本发明的一些具体实施例中，金属隔离层309的材质包括但不限于二氧化硅、氮化硅等。由此，材料来源广泛，成本较低，且易于加工，绝缘性好。
根据本发明的实施例，形成金属隔离层309的厚度可以为0.2微米～0.7微米，如0.21微米、0.25微米、0.3微米、0.35微米、0.4微米、0.45微米、0.5微米、0.55微米、0.6微米、0.65微米、0.7微米等。由此，有利于提高PIN二极管的使用性能。
根据本发明的实施例，正面金属311和背面金属301的具体材质也没有特别限制，只要满足导通的要求即可，本发明一些具体实施例中，正面金属311和背面金属301的具体材质可以分别为金、银、铜等。由此，导电性好，且来源广泛，成本较低。
根据本发明的实施例，为了进一步降低动态关断失效的风险，参照图6，该PIN二极管还包括至少一个第二隔离区312，所述第二隔离区312由所述N-外延层304构成，位于所述第二直边3051的外侧，且沿所述第二直边3051间隔设置，呈环形，并将所述第二P型扩散区306划分为第四P型扩散区313和至少一个第五P型扩散区314，所述第二隔离区312的外环轮廓线3121以外限定出所述第四P型扩散区313，所述第二隔离区312的内环轮廓线3122限定出所述第五P型扩散区314。由此，可以进一步降低PIN二极管边缘的动态关断失效风险，大大提高PIN二极管的可靠性。
根据本发明的一些实施例，第二隔离区312具有相对的第三子隔离区312A和第四子隔离区312B，第三子隔离区312A和第四子隔离区312B与PIN二极管的第一直边1平行。由此，在第一直边处也可以有效降低注入效率及动态电流密度。
根据本发明的实施例，参照图6，为了更好的降低动态关断失效的风险，提高PIN二极管的可靠性，一些实施例中，第五P型扩散区314的宽度W4可以为50～80微米，如50微米、55微米、60微米、65微米、70微米、75微米、80微米等。一些实施例中，所述第二隔离区312的宽度W5可以为10～20微米，如10微米、11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、19微米、20微米等。一些实施例中，所述第二隔离区312的外环轮廓线3121与所述第一直边1之间的最小距离W6可以为10～20微米，如10微米、11微米、12微米、13微米、14微米、15微米、16微米、17微米、18微米、19微米、20微米等。由此，既能够满足电场扩展的需要又不会加强边缘注入效率。
需要说明的是，上述第五P型扩散区314的宽度W4和所述第二隔离区312的宽度W5均是与第一直边垂直方向上的宽度，第二隔离区312的外环轮廓线3121与所述第一直边1之间的最小距离是与第一直边垂直方向上的距离。
在本发明的另一方面，本发明提供了一种制备前面所述的PIN二极管的方法。根据本发明的实施例，参照图7，该方法包括以下步骤：
S100：在N+衬底302的上表面上依次形成N外延层303和N-外延层304。
根据本发明的一些实施例，该步骤中形成N外延层303和N-外延层304的具体方法可以为外延形成，即可以通过沉积方法形成，如化学气相沉积、物理气相沉积等，具体可以为真空蒸发法、真空溅射法等。根据本发明的另一些实施例，该步骤中形成N外延层303和N-外延层304的方法可以为对基体(如硅基体)进行离子注入和扩散，具体的，可以向基体中不同深度注入不同浓度的N型导电离子，从而使得基体由下至上形成N+衬底302、N外延层303和N-外延层304。
S200：对所述N-外延层304进行离子注入处理和扩散处理，形成P型扩散区310和至少一个第一隔离区308。
根据本发明的实施例，该步骤中利用掩膜版进行离子注入，具体的，掩膜版上和P型扩散区对应的位置为开口，即此开口区域离子不会被掩膜版阻挡，则可以顺利注入N-外延层，而与第二隔离区对应的位置则为掩膜版本体，即离子会被掩膜版本体阻挡而无法注入N-外延层。根据本发明的具体实施例，可以预先在N-外延层的上表面上形成一整层光刻胶，然后利用掩膜版对光刻胶进行曝光，接着对光刻胶进行显影，则开口区域的光刻胶被去除，然后进行离子注入，再去除剩余的光刻胶。由此，通过离子注入，可以直接形成P型扩散区和至少一个第一隔离区。
根据本发明的实施例，当PIN二极管还具有第二隔离区312时，相应调整掩膜版的图案即可，在该步骤中可以直接通过一次掩膜版同时形成P型扩散区、第一隔离区和第二隔离区。
S300：在所述第二P型扩散区、第三P型扩散区和第一隔离区308的上表面上形成金属隔离层309。
根据本发明的实施例，该步骤中可以先形成整层结构的金属层，然后通过光刻等工艺对金属隔离层进行图案化，以形成金属隔离层。
S400：在所述金属隔离层309和第一P型扩散区305的上表面上形成正面金属311。
根据本发明的实施例，该步骤中可以通过化学气相沉积、物理气相沉积等方法形成正面金属，具体可以为真空蒸发法、真空溅射法等。由此，工艺成熟、易于操作。
S500：在所述N+衬底302的下表面上形成背面金属301。
根据本发明的实施例，该步骤中可以通过化学气相沉积、物理气相沉积等方法形成背面金属，具体可以为真空蒸发法、真空溅射法等。由此，工艺成熟、易于操作。
需要说明的是，该方法中涉及的背面金属301、N+衬底302、N衬底303、N-衬底304、P型扩散区310、第一隔离区308、第二隔离区312、金属隔离层309和正面金属311与前文描述的一致，在此不再一一赘述。
发明人发现，该方法步骤简单、操作方便，易于工业化生产，且制备得到的PIN二极管动态关断失效的风险显著降低，同时关断时反向电流尖峰也明显降低。
下面详细描述本发明的实施例。
实施例1
在N+硅衬底的上表面上依次形成N外延层和N-外延层，对N-外延层的上表面进行离子注入和扩散处理，形成从N-外延层的上表面向N-外延层中延伸的P型扩散区(结深5微米，掺杂浓度1e18cm-2)和四个第一隔离区，在第二P型扩散区、第三P型扩散区和第一隔离区的上表面上形成隔离金属层(厚度为0.2微米)，在隔离金属层和第一P型扩散区的上表面上形成正面金属，在N+衬底的下表面上形成背面金属，其中，第一隔离区包括相对的第一子隔离区和第二子隔离区，第一子隔离区、第二子隔离区和弧形拐角的弧线形边缘被构造为同心圆弧，圆弧角度等于90度，金属隔离层的内侧边缘与第一隔离区的外环轮廓线之间的距离为10微米，第一子区的宽度为60微米；第一隔离区的宽度为10微米；第一隔离区的外环轮廓线与弧形拐角的弧线形边缘之间的最小距离为10微米，得到的PIN结构参见图3和图4。
实施例2
在N+硅衬底的上表面上依次形成N外延层和N-外延层，对N-外延层的上表面进行离子注入和扩散处理，形成从N-外延层的上表面向N-外延层中延伸的P型扩散区(结深4微米，掺杂浓度5e16cm-2)和四个第一隔离区，在第二P型扩散区、第三P型扩散区和第一隔离区的上表面上形成金属隔离层(厚度为0.4微米)，在金属隔离层和第一P型扩散区的上表面上形成正面金属，在N+衬底的下表面上形成背面金属，其中，第一隔离区包括相对的第一子隔离区和第二子隔离区，第一子隔离区、第二子隔离区和弧形拐角的弧线形边缘被构造为同直径圆弧，圆弧角度大于90度，金属隔离层的内侧边缘与第一隔离区的外环轮廓线之间的距离为20微米，第二子区的宽度为50微米；第一隔离区的宽度为20微米；第一隔离区的外环轮廓线与弧形拐角的弧线形边缘之间的最小距离为10微米。
实施例3
在N+硅衬底的上表面上依次形成N外延层和N-外延层，对N-外延层的上表面进行离子注入和扩散处理，形成从N-外延层的上表面向N-外延层中延伸的P型扩散区(结深3微米，掺杂浓度5e17cm-2)和四个第一隔离区，在第二P型扩散区、第三P型扩散区和第一隔离区的上表面上形成金属隔离层(厚度为0.3微米)，在金属隔离层和第一P型扩散区的上表面上形成正面金属，在N+衬底的下表面上形成背面金属，其中，第一隔离区包括相对的第一子隔离区和第二子隔离区，第一子隔离区、第二子隔离区和弧形拐角的弧线形边缘被构造为同心圆弧，圆弧角度等于90度，金属隔离层的内侧边缘与第一隔离区的外环轮廓线之间的距离为30微米，第二子区的宽度为70微米；第一隔离区的宽度为15微米；第一隔离区的外环轮廓线与弧形拐角的弧线形边缘之间的最小距离为10微米，得到的PIN结构参见图3和图4。
实施例4
在N+硅衬底的上表面上依次形成N外延层和N-外延层，对N-外延层的上表面进行离子注入和扩散处理，形成从N-外延层的上表面向N-外延层中延伸的P型扩散区(结深5微米，掺杂浓度1e18cm-2)、四个第一隔离区和多个第二隔离区，在第二P型扩散区、第三P型扩散区、第一隔离区和第二隔离区的上表面上形成金属隔离层(厚度为0.2微米)，在金属隔离层和第一P型扩散区的上表面上形成正面金属，在N+衬底的下表面上形成背面金属，其中，第一隔离区包括相对的第一子隔离区和第二子隔离区，第一子隔离区、第二子隔离区和弧形拐角的弧线形边缘被构造为同心圆弧，圆弧角度等于90度，第二隔离区为矩形环形，矩形的两个边与PIN二极管的第一直边平行，金属隔离层的内侧边缘与第一隔离区的外环轮廓线之间的距离为10微米，第一子区的宽度为75微米；第一隔离区的宽度为17微米；第一隔离区的外环轮廓线与弧形拐角的弧线形边缘之间的最小距离为10微米，第五P型扩散区的宽度为75微米；第二隔离区的宽度为17微米；第二隔离区的外环轮廓线与PIN二极管的第一直边边缘之间的最小距离为10微米，得到的PIN结构参见图6。
对比例1
与实施例1相同，区别仅在于没有设置第一隔离区，PIN二极管的结构参见图1和图2。
性能测试：
对实施例1-4和对比例1中得到的PIN二极管进行动态测试，测试条件为：测试产品为1200V 100APIN二极管产品，单颗芯片，在800V的母线电压，100A电流下调整IGBT门级电阻及门级驱动电压对IGBT进行开通，调整到开通速率di/dt 4500A/uS，这时测试PIN二极管的关断，，每个实施例和对比例测试50颗PIN二极管，统计PIN二极管的动态关断失效率。
测试结果：实施例1-4中制备得到的PIN二极管的失效率为0，对比例1的PIN二极管的失效率为30％。
在本发明的描述中，需要理解的是，术语“第一”、“第二”“第三”“第四”“第五”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”“第三”“第四”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (9)
1.一种PIN二极管，其特征在于，所述PIN二极管具有第一直边和弧形拐角，且包括：
N+衬底；
N外延层，所述N外延层设置在所述N+衬底的上表面上；
N-外延层，所述N-外延层设置在所述N外延层的上表面上；
P型扩散区，所述P型扩散区从所述N-外延层的上表面向所述N-外延层中延伸，且包括：
第一P型扩散区，所述第一P型扩散区位于所述N-外延层的上表面的中间，且具有两对彼此相对的第二直边，相邻的两个所述第二直边之间通过过渡圆弧相连；
第二P型扩散区，所述第二P型扩散区设置在每个所述第二直边的外侧，且与所述第一P型扩散区接触设置；
第三P型扩散区，所述第三P型扩散区设置在每个所述过渡圆弧的外侧，位于所述弧形拐角处，且包括第一子区和围绕所述第一子区设置的第二子区，所述第二子区与所述第一P型扩散区和所述第二P型扩散区接触设置；
第一隔离区，所述第一隔离区由所述N-外延层构成，呈环形，设置在所述第一子区和所述第二子区之间；
金属隔离层，所述金属隔离层设置在所述第二P型扩散区、第三P型扩散区和所述第一隔离区的上表面上；
正面金属，所述正面金属设置在所述金属隔离层和所述第一P型扩散区的上表面上；
背面金属，所述背面金属设置在所述N+衬底的下表面上。
2.根据权利要求1所述的PIN二极管，其特征在于，所述第一隔离区包括相对的第一子隔离区和第二子隔离区，所述第一子隔离区、所述第二子隔离区和所述弧形拐角的弧线形边缘被构造为同心圆弧或同内径圆弧。
3.根据权利要求2所述的PIN二极管，其特征在于，所述第一子隔离区和所述第二子隔离区的圆弧角度大于等于90度。
4.根据权利要求1所述的PIN二极管，其特征在于，还包括至少一个第二隔离区，所述第二隔离区由所述N-外延层构成，位于所述第二直边的外侧，且沿所述第二直边间隔设置，呈环形，并将所述第二P型扩散区划分为第四P型扩散区和至少一个第五P型扩散区，所述第二隔离区的外环轮廓线以外限定出所述第四P型扩散区，所述第二隔离区的内环轮廓线限定出所述第五P型扩散区。
5.根据权利要求1所述的PIN二极管，其特征在于，所述金属隔离层满足以下的至少之一：
所述金属隔离层的内侧边缘与所述第一隔离区的外环轮廓线之间的距离为10微米～30微米；
厚度为0.2微米～0.7微米。
6.根据权利要求1所述的PIN二极管，其特征在于，所述P型扩散区满足以下条件的至少之一：
结深为3微米～10微米；
掺杂浓度为5e16cm-2～1e18cm-2。
7.根据权利要求4所述的PIN二极管，其特征在于，满足以下条件的至少一种：
所述第一子区的宽度为50微米～80微米；
所述第一隔离区的宽度为10微米～20微米；
所述第一隔离区的外环轮廓线与所述弧形拐角的弧线形边缘之间的最小距离为10微米～20微米；
所述第五P型扩散区的宽度为80微米～140微米；
所述第二隔离区的宽度为10微米～20微米；
所述第二隔离区的外环轮廓线与所述直边的边缘之间的最小距离为10微米～20微米。
8.一种制备权利要求1-7中任一项所述的PIN二极管的方法，其特征在于，包括：
在N+衬底的上表面上依次形成N外延层和N-外延层；
对所述N-外延层进行离子注入处理和扩散处理，形成P型扩散区和第一隔离区；
在第二P型扩散区、第三P型扩散区和所述第一隔离区的上表面上形成金属隔离层；
在所述金属隔离层和第一P型扩散区的上表面上形成正面金属；
在所述N+衬底的下表面上形成背面金属。
9.根据权利要求8所述的方法，其特征在于，经过所述离子注入处理和所述扩散处理，同时形成所述P型扩散区、所述第一隔离区和第二隔离区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811622573.2A CN111384147B (zh) | 2018-12-28 | 2018-12-28 | Pin二极管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811622573.2A CN111384147B (zh) | 2018-12-28 | 2018-12-28 | Pin二极管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111384147A CN111384147A (zh) | 2020-07-07 |
| CN111384147B true CN111384147B (zh) | 2021-05-14 |
Family
ID=71218009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811622573.2A Active CN111384147B (zh) | 2018-12-28 | 2018-12-28 | Pin二极管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111384147B (zh) |
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