CN111370047B - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN111370047B
CN111370047B CN201910599218.6A CN201910599218A CN111370047B CN 111370047 B CN111370047 B CN 111370047B CN 201910599218 A CN201910599218 A CN 201910599218A CN 111370047 B CN111370047 B CN 111370047B
Authority
CN
China
Prior art keywords
address
voltage
signal
memory
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910599218.6A
Other languages
English (en)
Other versions
CN111370047A (zh
Inventor
菅原昭雄
半田贵也
矶村亮辅
上原一人
佐藤淳一
浅冈典央
山冈雅史
沙納德·布什納克
柴崎谦
熊崎规泰
寺田有里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to CN202311214033.1A priority Critical patent/CN117253519A/zh
Publication of CN111370047A publication Critical patent/CN111370047A/zh
Application granted granted Critical
Publication of CN111370047B publication Critical patent/CN111370047B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Massaging Devices (AREA)

Abstract

本发明的实施方式提高存储装置的特性。本发明的实施方式的存储装置包含：存储单元阵列；电压产生电路，产生供给到存储单元阵列的电压；输入输出电路，接收表示存储单元阵列内的区域的地址；及控制电路，控制存储单元阵列的动作；且电压产生电路在接收地址的过程中产生电压。

Description

存储装置
[相关申请]
本申请享有以日本专利申请2018-241544号(申请日：2018年12月25日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种存储装置。
背景技术
关于如NAND(Not-And，与非)型闪速存储器那样的存储装置，动作的高速化及可靠性的提高等特性的提高不断推进。
发明内容
实施方式谋求提高存储装置的特性。
实施方式的存储装置具备：存储单元阵列；电压产生电路，产生供给到所述存储单元阵列的1个以上的电压；输入输出电路，接收表示所述存储单元阵列内的区域的地址；及控制电路，控制所述存储单元阵列的动作；且所述电压产生电路是在接收所述地址的过程中，产生所述电压。
附图说明
图1是表示实施方式的存储器系统的一例的图。
图2是表示第1实施方式的存储装置的构成例的图。
图3是表示第1实施方式的存储装置的构成例的图。
图4是表示第1实施方式的存储装置的构成例的图。
图5是表示第1实施方式的存储装置的构成例的图。
图6中(a)、图6中(b)是表示第1实施方式的存储装置的构成例的图。
图7是表示第1实施方式的存储装置的动作例的图。
图8是表示第1实施方式的存储装置的动作例的图。
图9是表示第1实施方式的存储装置的动作例的图。
图10是表示第1实施方式的存储装置的动作例的图。
图11中(a)、图11中(b)是表示第1实施方式的存储装置的动作例的图。
图12是表示第1实施方式的存储装置的动作例的图。
图13是表示第1实施方式的存储装置的动作例的图。
图14是表示第1实施方式的存储装置的动作例的图。
图15是表示第1实施方式的存储装置的动作例的图。
图16是表示第2实施方式的存储装置的构成例的图。
图17是表示第2实施方式的存储装置的构成例的图。
图18是表示第2实施方式的存储装置的动作例的图。
图19是表示第3实施方式的存储装置的构成例的图。
图20是表示第3实施方式的存储装置的动作例的图。
图21是表示第3实施方式的存储装置的动作例的图。
具体实施方式
参照图1至图21对实施方式的存储装置进行说明。
以下，一边参照附图，一边对本实施方式详细地进行说明。在以下说明中，对具有相同的功能及构成的要素标注相同的符号。
另外，在以下各实施方式中，当标注着末尾带有用来区分的数字/英文字母的参考符号(例如字线WL或位线BL、各种电压及信号等)的构成要素即使不相互区分也可以时，使用省略了末尾的数字/英文字母的记载(参考符号)。
(1)第1实施方式
参照图1至图15，对第1实施方式的存储装置、存储器系统、及存储装置(或存储器系统)的控制方法进行说明。
(a)构成例
使用图1至图7，对第1实施方式的存储装置及存储器系统进行说明。
(a1)存储器系统
使用图1，对包含本实施方式的存储装置的系统进行说明。
图1是包含实施方式的存储装置的系统的框图。
如图1所示，系统(例如存储器系统)900包含主机装置9、控制器8及存储装置1。
主机装置9是经由无线通信或有线通信等电连接于控制器8。由此，主机装置9可以与控制器8通信。主机装置9对控制器8请求对于存储装置1的数据的写入/删除、及从存储装置1的数据的读出等各种动作。
控制器8基于来自主机装置9的请求，产生并发布指令CMD。控制器8在读出数据时，将读出指令CMD、动作对象的地址(以下也被称为选择地址)ADD经由配线IO发送到存储装置1。控制器8在写入数据时，将写入指令CMD、动作对象的地址ADD、及应写入的数据DT作为信号IO发送到存储装置1。控制器8将各种控制信号CNT发送到存储装置1。
本实施方式的存储装置1是经由配线及端子(焊盘、连接器或引脚)电连接于控制器8。
本实施方式的存储装置1例如为NAND型闪速存储器。
例如，NAND型闪速存储器1包含多个芯片20。多个芯片20各自包含多个存储单元(未图示)。存储单元实质上非易失地存储数据。
例如，NAND型闪速存储器1及控制器8构成存储器80。存储器80的一例为SSD(SolidState Drive，固态驱动器)、存储卡或USB(Universal Serial Bus，通用串行总线)存储器等。
(a2)闪速存储器
图2是用来说明本实施方式的NAND型闪速存储器的内部构成的框图。
如图2所示，NAND型闪速存储器1包含核心电路11及周边电路12。
核心电路11包含多(例如16)个平面PLN(PLN0、PLN1、…、PLN15)。各平面PLN包含存储单元阵列。存储单元阵列包含多个块。各块包含多个存储单元(未图示)。
各平面PLN是以块(未图示)为单位进行规定的动作。例如，各平面PLN对某一块内的一部分存储单元进行数据的写入动作、数据的读出动作。各平面PLN对块内的所有存储单元或块内的一部分存储单元进行数据的删除动作。平面PLN0～PLN15可以相互独立地进行动作，也可以同时(并行地)进行动作。各平面PLN0～PLN15的构成相同。
周边电路12包含输入输出电路120、逻辑控制电路121、寄存器电路123、序列产生器124、电压产生电路125及驱动器电路126。
输入输出电路120与控制器8收发信号IO(IO＜7：0＞)。输入输出电路120将信号IO内的指令CMD及地址ADD传送到寄存器电路123。输入输出电路120与核心电路11收发写入数据及读出数据(数据DAT)。
逻辑控制电路121从控制器8接收信号/CE、CLE、ALE、/WE、/REn、/WP。逻辑控制电路121将信号/RB发送到控制器8。通过信号/RB，NAND型闪速存储器1的状态被通知给控制器8。
芯片使能信号/CE是用来将闪速存储器1设为使能的信号。指令锁存使能信号CLE是表示信号IO为指令的信号。地址锁存使能信号ALE是表示信号IO为地址的信号。写入使能信号/WE是用来将接收到的信号撷取到闪速存储器1内的信号。读取使能信号/RE是用来使控制器8从闪速存储器1读出数据的信号。由此，闪速存储器1基于被切换(toggle)的读取使能信号/RE，将信号IO输出到控制器8。写入保护信号/WP是对NAND型闪速存储器10指示禁止数据的写入及数据的删除。
就绪/忙碌信号/RB表示NAND型闪速存储器1是就绪状态(受理来自外部的命令的状态)，还是忙碌状态(不受理来自外部的命令的状态)。
信号IO例如为8比特的信号(IO＜7：0＞)的集合。信号IO为在NAND型闪速存储器1与控制器8之间收发的数据的实体。信号IO包含指令CMD、地址ADD及数据DAT。数据DAT包含写入数据及读出数据。
寄存器电路123保存指令CMD及地址ADD。寄存器电路123例如将地址ADD及指令CMD传送到序列产生器124。
序列发生器序列产生器124接收包含指令CMD及地址ADD的指令集。序列产生器124按照基于接收到的指令集的序列，控制NAND型闪速存储器1的全体。序列产生器124例如可以通过输出控制信号，使核心电路11内的多个平面PLN同步，并使各平面执行数据的读出动作、写入动作、或删除动作等。
例如，序列产生器124包含解码电路40及温度传感器41等。解码电路40将指令CMD及地址ADD解码。温度传感器41能够测定NAND型闪速存储器1的芯片20的温度。
电压产生电路125基于来自序列产生器124的指示，产生用于数据的写入动作、数据的读出动作、及数据的删除动作等的多个电压。电压产生电路125将所产生的电压供给到驱动器电路126。
驱动器电路126将来自电压产生电路125的各种电压供给到核心电路11。驱动器电路126包含多个驱动器70。各驱动器70输出多个电压中对应的1个。
(a3)平面
使用图3，对本实施方式的NAND型闪速存储器的平面的构成例进行说明。图3的示例表示平面PLN0的构成例。此外，其它平面PLN也具有与图3的构成实质上相同的构成。
图3是表示NAND型闪速存储器的平面的内部构成的一例的图。
如图3所示，平面PLN0至少包含存储单元阵列111、行解码器112及感测放大器模块113。
存储单元阵列111具有多个块BLK(BLK0、BLK1、…)。各块BLK例如通过能够相互识别的块地址来区分。此外，除平面PLN0以外的平面PLN也包含与平面PLN0对应于相同的块地址的块BLK。不同的平面PLN间被分配相同的块地址的块BLK彼此是通过能够相互识别的平面地址来区分。块BLK包含与字线及位线建立了关联的多个存储单元(未图示)。块BLK例如为数据的删除单位。同一块BLK内的数据被一次删除。
但，数据的删除可以以比块BLK小的单位进行。数据的删除方法例如记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”这一2011年9月18日提出申请的美国专利申请13/235,389号。另外，数据的删除方法记载于“NON-VOLATILE SEMICONDUCTOR STORAGEDEVICE”这一2010年1月27日提出申请的美国专利申请12/694,690号。进而，数据的删除方法记载于“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHODTHEREOF”这一2012年5月30日提出申请的美国专利申请13/483,610号。这些专利申请的全部内容通过参照而被引用到本案说明书中。
各块BLK具有多个串组件SU(SU0、SU1、…)。各串组件SU具有多个NAND串NS。此外，1个存储单元阵列111内的块的个数、1个块BLK内的串组件的个数、1个串组件SU内的NAND串NS的个数可以设定为任意个数。
行解码器112接收来自寄存器电路123的地址ADD的行地址。行解码器112基于行地址，选择块BLK、串组件SU及字线(未图示)。来自驱动器电路126的电压经由行解码器112而被传送到所选择的块BLK。
感测放大器模块113从寄存器电路123接收地址ADD的列地址。感测放大器模块113对地址ADD所表示的动作对象执行由序列产生器124所指示的动作。感测放大器模块113在读出数据时感测位线(未图示)中的与存储单元的导通/断开对应的电流的产生的有无(或位线的电位的变动)。由此，感测放大器模块113读出数据。感测放大器模块113将所读出的数据传送到输入输出电路120。感测放大器模块113在写入数据时将经由位线写入到存储单元的数据(写入数据)传送到存储单元。
(a4)存储单元阵列
使用图4及图5，对本实施方式的NAND型闪速存储器中的存储单元阵列的内部构成进行说明。
图4是表示平面PLN0中的存储单元阵列111的电路构成的图。在图4中表示1个块的电路图。此外，其它平面PLN也具有与图4的电路构成实质上相同的构成的存储单元阵列。
如图4所示，各串组件SU为NAND串NS的集合。各NAND串NS包含多个存储单元MC、选择晶体管ST1及选择晶体管ST2。
此外，1个NAND串NS的存储单元MC的个数为8个、16个、32个、64个、96个、128个等。但，NAND串NS的存储单元MC的个数并无限定。
各存储单元MC具有包含控制栅极及电荷蓄积部的积层栅极。多个存储单元MC串联连接于选择晶体管ST1、ST2之间。
各选择栅极线SGD0～SGD3在某一块BLK内连接于对应的串组件SU0～SU3的选择晶体管ST1的栅极。选择栅极线SGD仅连接于同一块BLK内的多个串组件SU的1个。
选择栅极线SGS共通连接于块BLK内的所有串组件SU的选择晶体管ST2的栅极。选择栅极线SGS共通连接于同一块BLK内的所有串组件SU。
多条字线WL0～WLm－1分别连接于同一块BLK内的对应的存储单元MC0～MCm－1的控制栅极。相同地址的字线WL共通连接于同一块BLK内的所有串组件SU。
在存储单元阵列111的呈矩阵状配置的NAND串NS中，位于同一列的NAND串NS的选择晶体管ST1的端子连接于n条位线BL(BL0～BLn－1)中对应的1条。位线BL遍及多个块BLK地连接于同一行(相同地址)的多个NAND串NS。
选择晶体管ST2的端子连接于源极线SL。源极线SL遍及多个块BLK地连接于多个NAND串NS。
数据的读出及写入可以针对任一块BLK的任一串组件SU中的共通连接于任一字线WL的多个存储单元MC一次进行。这种在1个串组件SU内共用字线WL的存储单元MC的组例如被称为单元组件。单元组件是可以一次执行写入动作或读出动作的存储单元MC的组。
如上所述，数据的删除例如是针对同一块BLK内的存储单元MC一次进行。
1个存储单元MC例如可以保存1比特或多比特的数据。以下，为了简化说明，对1个存储单元MC中可以保存1比特的数据的情况进行说明。在同一单元组件内，各存储单元MC在同位(位数)比特中保存的1比特的集合被称为“页”。所谓“页”可以定义为同一单元组件内的存储单元MC的组中所形成的存储空间的一部分。
使用图5对本实施方式的闪速存储器的存储单元阵列的剖面构造进行说明。图5表示存储单元阵列的一部分的剖视图。
在图5中，示意性地图示关于1个块BLK内的2个串组件SU的部分。图5表示2个串组件SU各自的NAND串NS、及它们周边的部分。
图5所示的构成沿X方向排列有多个。例如，沿X方向排列的多个图5的NAND串NS的集合相当于1个串组件SU。
存储单元阵列111设置于半导体基板30上。在以下说明中，将与半导体基板30的表面平行的面设为X-Y平面。将与X-Y平面垂直的方向设为Z方向。在本实施方式中，X方向与Y方向相互正交。
在半导体基板30的上部(表面区域)设置有p型阱区域30p。在p型阱区域30p上设置有多个NAND串NS。
在p型阱区域30p上，例如从半导体基板侧起依次积层有作为选择栅极线SGS发挥功能的导电层31、作为字线WL0～WLm－1发挥功能的多个导电层32、及作为选择栅极线SGD发挥功能的导电层33。多个导电层31及多个导电层33也可以积层在半导体基板30上。在所积层的导电层31～33间设置有绝缘层(未图示)。像这样，在半导体基板30上形成有包含多个导电层31～33及多个绝缘层的积层体。
导电层31例如共通连接于1个块BLK内的多个NAND串NS各自的选择晶体管ST2的栅极。导电层32针对各层(配线电平)共通连接于1个块BLK内的多个NAND串NS各自的存储单元MC的控制栅极。导电层33共通连接于1个串组件SU内的多个NAND串NS各自的选择晶体管ST1的栅极。
存储孔MH是以通过导电层33、32、31到达至p型阱区域30p的方式设置。在存储孔MH的侧面上依次设置有块绝缘层34、电荷蓄积部(绝缘膜)35及栅极绝缘层(隧道绝缘层)36。在存储孔MH内嵌入有半导体柱(导电层)37。半导体柱37例如为非掺杂的多晶硅。半导体柱37作为NAND串NS(存储单元MC)的电流路径发挥功能。在半导体柱37的上方设置有作为位线BL发挥功能的导电层38a。半导体柱37经由接触插塞VP连接于导电层38a。
在p型阱区域30p的上部(半导体基板30的正面区域)内设置有n+型杂质扩散层39n及p+型杂质扩散层39p。在n+型杂质扩散层39n的上表面上设置有接触插塞CPa。在接触插塞CPa的上表面上设置有作为源极线SL发挥功能的导电层(配线)38b。在p+型杂质扩散层39p的上表面上设置有接触插塞CPb。在接触插塞CPb的上表面上设置有作为阱线CPWELL发挥功能的导电层38c。
如上所述，在p型阱区域30p的上方从半导体基板侧起依次积层有选择晶体管ST2、多个存储单元MC及选择晶体管ST1。1个存储孔MH对应于1个NAND串NS。
存储单元阵列111(块BLK)的构成并不限定于图4及图5的构成。存储单元阵列111的构成例如记载于2009年3月19日提出申请的美国专利申请12/407,403号“THREEDIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”。另外，存储单元阵列18的构成记载于2009年3月18日提出申请的美国专利申请12/406,524号“THREE DIMENSIONALSTACKED NONVOLATILE SEMICONDUCTOR MEMORY”、2010年3月25日提出申请的美国专利申请12/679,991号“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OFMANUFACTURING THE SAME”、及2009年3月23日提出申请的美国专利申请12/532,030号“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”。这些专利申请的全部内容通过参照而被引用到本案说明书中。
另外，也可以分开形成包含设置有存储单元阵列111之层(第1层)的芯片、与包含设置有行解码器112及/或感测放大器模块113之层(第2层)的芯片。在该情况下，将包含存储单元阵列111的芯片、与包含行解码器112及/或感测放大器模块113的芯片贴合(bond)，贴合而成的芯片的组被用作所述实施方式中的NAND型闪速存储器1。贴合型NAND型闪速存储器1如果在设置有存储单元阵列111的区域中将存在作为位线BL发挥功能的导电层38之侧设为上方，将存在半导体基板30之侧设为下方，则在下方的芯片配置设置有行解码器112及/或感测放大器模块113之层。
在本实施方式的NAND型闪速存储器1中，也可以在存储单元阵列111的下方的半导体基板上设置设有行解码器112及/或感测放大器模块113之层。在该情况下，存储单元阵列111在Z方向上积层于设置有行解码器112及/或感测放大器模块113之层上。存储单元阵列11配置于覆盖设置有行解码器112及/或感测放大器模块113之层的层间绝缘膜上。
(a5)指令集
使用图6及图7，对本实施方式的存储器系统及闪速存储器的指令集进行说明。
图6是示意性地表示指令集的构成例的图。
图6中(a)是表示NAND型闪速存储器的指令集的一例的图。
如图6中(a)所示，在包含NAND型闪速存储器的存储器系统中，指令集包含指令CMDa、CMDb及地址ADD。
在指令集的传送序列(以下，被称为指令序列)中，指令集按第1指令CMDa、地址ADD、及第2指令CMDb的顺序从控制器8发送到闪速存储器1。指令CMD(CMDa、CMDb)及地址ADD是以8比特为单位从控制器8发送到闪速存储器1。
指令CMD是对闪速存储器命令某一动作的信号。
指令CMDa是在发送地址ADR之前，从控制器8经由数据线而发送到闪速存储器1。指令CMDa是在输入某一动作对象的地址之前发送的指令。指令CMDb是在发送地址ADR之后，从控制器8经由数据线IO而发送到闪速存储器1。指令CMDb是对所输入的地址命令某一动作的指令。
地址ADD是表示根据指令CMD所执行的动作对象的区域的信号。地址ADD是在发送指令CMDa之后，且在发送指令CMDb之前，从控制器8经由数据线而发送到闪速存储器1。地址ADD是遍及5循环或6循环地被发送。
图6中(b)是表示指令集的变化例的图。
如图6中(b)所示，指令集存在包含追加指令的情况。
追加指令(以下，也被称为前缀指令或功能指令)是在发送指令CMDa之前，从控制器8经由数据线而发送到闪速存储器1。
追加指令是用来对根据后续的指令而执行的动作追加地宣告(命令)条件的设定、及特定的处理等的指令。
图7是表示指令集中的地址的传送循环的一例的图。
第1循环的8比特的数据表示列地址的一部分。第2循环的8比特的数据中，5比特的数据表示列地址的剩余部分，3比特的数据表示无关(Don't Care)值。第3循环的8比特的数据中，2比特的数据表示串组件SU的地址，剩余的6比特的数据表示字线WL的地址的一部分。第4循环的8比特的数据中，1比特的数据表示字线WL的地址的剩余部分，4比特的数据表示平面PLN的地址，3比特的数据表示块BLK的地址的一部分。第5循环的8比特的数据DT中，7比特的数据表示块BLK的地址的剩余部分。
例如，在NAND型闪速存储器1包含多个存储器芯片的情况下，使用第5循环的数据的一部分及第6循环的数据IO，将存储器芯片的地址从控制器8发送到闪速存储器1。例如，第5循环的8比特的数据IO中，剩余的1比特表示芯片的地址的一部分。第6循环的8比特的数据IO中，2比特的数据表示芯片的地址的剩余部分。第6循环的8比特的数据IO中，剩余的6比特为无关数据。
像这样，在包含NAND型闪速存储器的存储器系统中，基于指令集(指令序列)，选择存储单元阵列内的存储空间，执行对于所选择的存储空间的动作。
(b)动作
使用图8至图15，对本实施方式的存储装置(例如，NAND型闪速存储器)及存储器系统进行说明。
(b1)基本例
使用图8，对本实施方式的闪速存储器及存储器系统的动作(控制方法)的基本例进行说明。
图8是用来说明本实施方式的存储器系统及存储装置(闪速存储器)的动作的基本例的示意图。
如图8所示，主机装置9在某一时刻ta，请求控制器8进行对于闪速存储器1的某一动作(步骤Sa)。
控制器8以回应主机装置9的请求的方式设定与动作对应的指令及动作对象的地址。在时刻tb，控制器8将指令及地址发送到闪速存储器1(步骤Sb)。
闪速存储器1在时刻tc接收指令及地址(步骤Sc1)。闪速存储器1将接收到的指令及地址解码。
在本实施方式中，闪速存储器1与指令的解码及/或地址的解码并行地，开始并执行用于存储单元阵列(存储单元)的动作的电压的产生(步骤Sc2)。因此，用于应执行的动作的电压是在指令的解码及/或地址的解码期间内产生。存储单元阵列111与驱动器电路126之间的配线、及存储单元阵列111内的配线(字线、位线、及选择栅极线)是在指令的解码及/或地址的解码期间内被充电。
在指令及地址的解码之后，在时刻td，闪速存储器1使用所产生的电压，对与地址对应的存储空间(1个以上的存储单元)执行与指令对应的动作(步骤Sd)。
例如，在应执行的动作为写入动作的情况下，闪速存储器1将与指令及地址一并接收到的数据写入到存储单元阵列111内的地址所表示的存储空间(例如，1个以上的页)。例如，在应执行的动作为读出动作的情况下，闪速存储器1从地址所表示的存储空间读出数据。闪速存储器1将所读出的数据发送到控制器8。控制器8将数据发送到主机装置9。另外，在应执行的动作为删除动作的情况下，闪速存储器1删除存储单元阵列111内的地址所表示的存储空间的数据。
在时刻te，闪速存储器1完成应执行的动作(步骤Se)。
通常的闪速存储器是在指令及地址的解码之后(例如，时刻tx)，开始并执行电压的产生。在用于动作的电压的产生完成之后，执行与指令对应的动作。
相对于此，本实施方式的闪速存储器1与在指令/地址的解码后产生电压的情况相比，可较早地开始应执行的动作。结果为，本实施方式的闪速存储器能够缩短从指令的接收到应执行的动作的开始为止的期间。
因此，本实施方式的存储器系统及闪速存储器能够使动作高速化。
(b2)动作例
使用图9及图10，对本实施方式的闪速存储器及存储器系统的动作例进行说明。
图9是用来说明本实施方式的闪速存储器(及存储器系统)的动作例的流程图。图10是用来说明本实施方式的闪速存储器(及存储器系统)的动作例的时序图。
如图9及图10所示，闪速存储器1在某一时间点(例如，动作的完成时)，将就绪/忙碌信号/RB的信号电平设定为“L(Low，低)”电平(图9的步骤SX)。闪速存储器1为就绪状态。
控制器8确认就绪/忙碌信号/RB的信号电平。控制器8检测出就绪/忙碌信号/RB为“H(High，高)”电平。基于“H”电平的就绪/忙碌信号/RB，控制器8基于NAND接口的指令序列，将指令CMDa、地址ADD及指令CMDb作为信号IO依次发送到闪速存储器1(步骤S0)。例如，控制器8将用来读出数据的指令(“00h”及“30h”)发送到闪速存储器1(图9的步骤S0)。
在时刻t0，闪速存储器1依次接收指令CMDa、地址ADD及指令CMDb(步骤S1)。闪速存储器1开始指令CMD及地址ADD的解码。如上所述，地址ADD按列地址、行地址的顺序被闪速存储器1接收。此处，指令CMDa为“00h”的指令。指令CMDb为“30h”的指令。由此，闪速存储器1辨别出应执行的动作为对于1页(保存1比特的数据的存储单元)的读出动作。
例如，在从时刻tp到时刻tq为止的期间(tp≤t0≤tq)内，闪速存储器1通过温度传感器41获取闪速存储器内部的温度(闪速存储器1的芯片的温度)(图10的步骤S10)。
在时刻t1，闪速存储器1在闪速存储器的就绪期间内(信号/RB的信号电平为“H”电平的期间内)，与指令CMD及地址ADD的接收(及解码)并行地执行电压的产生(图9的步骤S2)。电压产生电路125与开始信号/WE的切换同步地，启动电荷泵50。由此，开始产生用于与指令对应的动作(例如，读出动作)的电压(图10的步骤S11)。伴随电荷泵50的启动，闪速存储器1的电流Ic的电流值上升到某一值i1左右。例如，电流值i1为与指令集对应的动作时的电流Ic的峰值。
在时刻t2，序列产生器124设定应执行的动作的各种动作参数(例如，电压值)(图10的步骤S12)。
在时刻t3，与电压的产生及参数的设定并行地，序列产生器124的解码电路40开始行地址的解码。由此，执行字线地址的解码(图10的步骤S13a)及块地址的解码(图10的步骤S13b)。在时刻t4，与行地址的解码并行地，感测放大器模块113控制位线BL的激活(图10的步骤S14)。
在时刻t5，字线地址及块地址的解码完成。由此，序列产生器124基于行地址的解码结果，控制选择块、选择串组件及选择字线的激活(图10的步骤S15)。例如，基于解码结果的字线的地址信息(以下，被称为字线地址信息)通过并行传送(例如，以8比特为单位的并行传送)从序列产生器124被传送到各平面PLN。但，字线地址信息也可以通过串列传送从序列产生器124被传送到各平面PLN。
由此，闪速存储器1在就绪期间内将所产生的电压施加到字线(图9的步骤S3)。例如，在对字线及位线施加电压的时间点，电流Ic的电流值具有某一值i2。
在时刻t6，指令集(指令CMDb)的接收完成。
例如，与选择字线WL的激活并行地，指令CMDb被解码。
从指令集的接收起经过期间tWB之后，在时刻t7，序列产生器124将就绪/忙碌信号/RB的信号电平从“H”电平变为“L”电平(图9的步骤S4)。由此，闪速存储器1被设定为忙碌状态。闪速存储器1以与“0Xh”指令及“30h”指令对应的方式，对与地址对应的存储空间(例如，1页)执行读出动作(图10的步骤S16)。例如，在忙碌期间内，电流Ic的电流值在感测出位线的电流(产生电流)的时间点具有值i3。
在时刻t8，NAND型闪速存储器1将位线BL及字线WL去激活。由此，闪速存储器1的读出动作完成。
闪速存储器1将所读出的数据发送到控制器8(图9的步骤S5)。
然后，在时刻t9，序列产生器124将就绪/忙碌信号/RB的信号电平从“L”电平变为“H”电平。闪速存储器1被设定为就绪状态。
控制器8接收来自闪速存储器1的读出数据(图9的步骤S6)。
如上所述，在本实施方式中，NAND型闪速存储器1在指令及地址的接收期间(及解码期间)T1内，使电压产生电路125动作。
在本实施方式的闪速存储器中，在行地址(例如，字线)的建立(set-up)动作中，开始电压的产生及/或施加。
由此，本实施方式的闪速存储器1在期间T1内，产生用于与指令对应的动作的电压(例如，读出电压及非选择电压)。
结果为，本实施方式的闪速存储器1能够缩短从指令集的接收到从存储单元阵列读出数据为止的期间。
(b3)具体例及变化例
以下，对所述本实施方式的NAND型闪速存储器的动作的具体例及变化例进行说明。
＜芯片的确定＞
使用图11，对本实施方式的闪速存储器的动作的具体例/变化例进行说明。
图11是表示本实施方式的闪速存储器的具体例之一的图。
在图11中(a)中，表示本实施方式的闪速存储器的具体例中的指令集。
例如，如所述图7所示，在第2循环的数据内，存在3比特的无关(don't care)比特。
因此，如图11中(a)所示，可以使芯片地址CHPADD包含于地址ADD的第2循环的数据ADD2内。
像这样，在闪速存储器1包含多个存储器芯片20的情况下，芯片地址CHPADD于与在第2循环之后的循环(例如，第5循环或第6循环的数据)中发送芯片地址的情况相比更早的阶段，被通知给闪速存储器1。
本实施方式的闪速存储器1可以在指令序列的相对较早的阶段，辨别动作对象的芯片地址CHPADD。由此，本实施方式的闪速存储器1可以在相对较早的阶段内，确定动作对象的存储器芯片，可以将除动作对象以外的存储器芯片设定为非选择状态。
结果为，本实施方式的闪速存储器1能够抑制除动作对象以外的存储器芯片中的电流(电力)的产生。
图11中(b)表示与图11中(a)的指令集不同的示例。
如图11中(b)所示，也可以通过发送追加指令(前缀指令)CMDx，而将表示多个存储器芯片20中的动作对象的存储器芯片的代码(例如，识别编号或芯片地址)CHPCD从控制器8通知给闪速存储器1。
前缀指令CMDx是通过控制器8来发布。控制器8将所发布的前缀指令CMDx在指令CMDa之前的时间点(时刻)发送到NAND型闪速存储器1。
通过图11中(b)的示例的指令集的发送及接收，本实施方式的闪速存储器1可以在地址ADD的接收及解码之前，识别多个存储器芯片20中的哪个存储器芯片为动作对象。
由此，在图11中(b)的指令集的示例所使用的存储器系统中，闪速存储器1能够抑制除动作对象的存储器以外的存储器芯片中的电流的产生。
如上所述，本实施方式的NAND型闪速存储器1能够缩短(及削减)多个非选择的存储器芯片中产生电流的期间。因此，本实施方式的闪速存储器1能够减少在动作的准备中(例如，地址的建立中)产生的电流。
结果为，能够削减本实施方式的闪速存储器1的消耗电力。
＜温度的计测＞
使用图12，对本实施方式的闪速存储器的动作的具体例/变化例进行说明。
本实施方式的闪速存储器使用在某一指令集的接收期间内(就绪期间内)所获取的温度的测定值(以下，被称为温度代码)、或在与某一指令集之前的指令集对应的动作中(忙碌期间内)所获取的温度的测定值，决定与接收到的指令集对应的动作的参数(设定条件)。
基于温度代码，设定用来执行与指令对应的动作的各种电压等。由此，能够根据存储器芯片的温度，修正用于动作的电压的电压值。
图12是表示本实施方式的闪速存储器的具体例/变化例之一的图。
在图12中，示意性地表示本实施方式的闪速存储器的具体例/变化例中的时序图。
如图12所示，指令CMDa、地址ADD及指令CMDb依次从控制器8被传送到闪速存储器1。在包含指令CMD(CMDa、CMDb)及地址ADD的指令集SET0的传送期间内，信号/RB被设定为“H”电平。闪速存储器1为就绪状态。
在闪速存储器1为就绪状态的期间内，在闪速存储器1的各存储器芯片20中，温度传感器41测定存储器芯片20的温度。由此，获取表示各存储器芯片20的温度的值TMPSOUT。基于该所获取的值，设定温度代码TEMPCODE。
基于与就绪状态的温度值READYTMPS-1对应的温度代码TEMPCODE，选择动作参数(例如，电压值)。
在指令CMD及地址ADR的解码之后，闪速存储器1开始与该指令集SET0对应的读出动作。序列产生器124将就绪/忙碌信号/RB的信号电平从“H”电平变为“L”电平。闪速存储器1变为忙碌状态。
基于与值READYTMPS-1对应的温度代码TEMPCODE所设定的动作参数反映于读出动作所使用的各种电压。由此，执行读出动作。
也可以在忙碌状态中(信号/RB为“L”电平的期间内)，测定动作时的存储器芯片的温度。在该情况下，可以基于忙碌状态中(与指令集SET0对应的动作中)所测定的温度值BUSYTMPS-1，设定接下来接收的指令集SET1的动作所使用的温度代码TEMPCODE。
此外，于在就绪期间内及忙碌期间内执行温度测定的情况下，也可以通过利用闪速存储器内部的计时器所进行的定期巡回，来执行温度的测定及温度代码的设定。另外，也可以在闪速存储器1中设定关于温度测定的时序的多个选择选项，以使得能够根据闪速存储器(及存储器系统)的动作模式，在忙碌期间的开始时获取温度代码，并使基于温度代码的动作参数反映于要执行的动作中。
如上所述，本实施方式的闪速存储器1能够通过在就绪状态时及/或忙碌状态时获取芯片的温度值，来抑制因温度代码及动作参数的设定所引起的动作的长期化。
＜地址的传送＞
使用图13，对本实施方式的闪速存储器的动作的具体例/变化例进行说明。
图13是表示本实施方式的闪速存储器的动作的具体例/变化例之一的图。
在图13中，表示本实施方式的闪速存储器的具体例/变化例中的闪速存储器的动作的时序图。
如上所述，在就绪期间内的某一期间TA内，地址ADD以5循环(或6循环)的数据的形式从控制器8被传送到闪速存储器1。
关于地址ADD的第1循环及第2循环的数据，闪速存储器1接收列地址CA1、CA2。闪速存储器1将接收到的列地址CA1、CA2解码。
关于地址的第3循环、第4循环、第5循环及第6循环的数据，闪速存储器1接收行地址RA1、RA2、RA3、RA4。闪速存储器1将接收到的行地址RA1、RA2、RA3、RA4解码。例如，第4循环的数据RA2包含平面地址PLNADD。例如，第5循环的数据RA3包含块地址BLKADD。
如图13所示，在本例中，与地址ADD中的平面地址(第4循环的数据)PLNADD的接收的时间点同步地，本实施方式的闪速存储器1将信号PLNen激活。序列产生器124在时刻t21，将信号(以下，也被称为平面使能信号)PLNen设定为使能状态。
由此，在就绪期间内，与地址PLNADD对应的平面可以基于平面地址PLNADD的获取(接收及/或解码)的时间点，而设定为使能状态。
与地址ADD中的块地址(第5循环的数据)BLKADD的获取的时间点同步地，本实施方式的闪速存储器1将控制信号BLKLATen激活。序列产生器124在就绪期间内的时刻t22，将控制信号BLKLATen的信号电平从“L”电平变为“H”电平。
由此，在就绪期间内，能够将块地址BLKADD的解码结果从序列产生器124传送到平面PLN。平面PLN内的锁存电路(地址锁存)能够设定为可以保存传送而来的块地址BLKADD的状态。
“30h”的指令CMDa从控制器8被传送到闪速存储器1。与该指令CMDa的获取(接收及/或解码)的时间点同步地，本实施方式的闪速存储器1将信号RDEC激活。在就绪期间内的时刻t24，序列产生器124将信号RDEC的信号电平从“L”电平变为“H”电平。
通过“H”电平的信号RDEC，行解码器112在闪速存储器1的就绪期间内被激活。行解码器112能够开始动作。
像这样，本实施方式的闪速存储器1可以通过与行地址的获取(接收及/或解码)同步进行的内部控制信号的控制，而在就绪期间TRY内将行解码器112激活。
＜存储单元阵列的内部动作＞
使用图14及图15，对本实施方式的存储装置的动作的具体例进行说明。
图14是用来说明本实施方式的存储装置中的核心电路(平面)的动作的具体例之一的时序图。
如下所述，也可以对存储单元阵列内的字线、位线及选择栅极线施加电压。
＜时刻t30＞
如图14所示，闪速存储器1依次接收前缀指令CMDx、指令CMDa、地址ADD及指令CMDb。
在时刻t30，序列产生器124基于接收到的前缀指令CMDx，将信号PB的信号电平从“L”电平变为“H”电平。由此，1个以上的平面PLN被激活。信号PB为对于平面PLN的控制信号。例如，信号PB对应于所述平面使能信号PLNen。信号PB也可为包含平面使能信号PLNen的信号集。
序列产生器124将对于电荷泵50的控制信号PUMP的信号电平从“L”电平变为“H”电平。由此，电压产生电路125的电荷泵50产生用于与指令对应的动作的电压。
然后，闪速存储器1依次接收地址ADD并将它解码。
＜时刻t31＞
在时刻t31，闪速存储器1接收地址ADD的第5循环的数据。第5循环的数据包含块地址。
平面的地址是通过第4循环的数据来确定。因此，序列产生器124将信号PB的信号电平从“H”电平变为“L”电平。由此，非选择的平面被设定为非选择状态。
＜时刻t32＞
闪速存储器1在接收地址ADD的第5循环的数据之后，接收“30h”的指令CMDb。
在时刻t32，选择平面内的行解码器112基于地址将选择选择栅极线SGD、SGS、选择字线WL-s及非选择字线WL-u激活。
选择平面内的感测放大器模块113将控制信号BLC的电位(信号电平)从电压值Vss变为电压值VBLC。感测放大器模块的钳位晶体管被设定为导通状态。由此，位线BL被激活。
电压VSRC被施加于源极线SL。
行解码器112在读出动作时，将电压VSG传送到选择选择栅极线SGD、SGS。通过施加电压VSG，选择晶体管ST1、ST2被设定为导通状态。行解码器112在读出动作时，将非选择电压VREAD传送到选择字线WL-s及非选择字线WL-u。由此，电压VREAD被施加于字线WL-s、WL-u。通过非选择电压VREAD，存储单元MC不受数据的保存状态影响地被设定为导通状态。
此外，在时刻t32，也可以在施加比非选择电压VREAD低的电压VX之后，将非选择电压VREAD施加于字线WL-s、WL-u。
＜时刻t33＞
在时刻t33，序列产生器124将就绪/忙碌信号/RB的信号电平从“H”电平变为“L”电平。由此，闪速存储器1被设定为忙碌状态。
在选择字线WL-s的电位从电压VREAD变为接地电压Vss之后，行解码器112将读出电压VCGRV传送到选择字线WL-s。由此，读出电压VCGRV被施加于选择字线WL-s。例如，读出电压VCGRV也可为包含2个以上的读出电平的电压。
连接于选择字线WL-s的选择单元是根据选择单元内的数据(选择单元的阈值电压)，而被设定为导通状态、或维持断开状态。在选择单元为导通状态的情况下，在对应的位线产生电流(或，位线的电位改变)。在选择单元为断开状态的情况下，在对应的位线不产生电流(或，位线的电位实质上不改变)。
感测放大器模块113感测各位线BL中有无电流的产生(或位线的电位的变动)。根据感测结果，判别对应的选择单元的保存数据。
像这样，在本实施方式的闪速存储器1中，数据从所选择的地址被读出。
数据从闪速存储器被传送到控制器8。
由此，本实施方式的闪速存储器完成读出动作。
图15是用来说明本实施方式的闪速存储器的读出动作中的与图14的示例不同的示例的时序图。
如上所述，选择地址是按字线地址、块地址、平面地址及芯片地址的顺序在闪速存储器1内确定。在图14的示例中，在选择字线的地址值确定的时间点，与平面PLN的地址无关地，与所确定的字线地址的地址值对应的多条字线在多个平面、多个块及多个芯片中被激活。
＜时刻t40＞
如图15所示，在时刻t40，根据指令CMDx的接收，信号PB的信号电平及信号PUMP的信号电平被设定为“H”电平。
在本例中，在确定行地址之前，非选择电压VREAD被施加到闪速存储器1的多个芯片20及多个平面PLN的多条字线WL-s、WL-u。电压VSG被施加到多个芯片20及多个平面PLN的多个选择栅极线SGD、SGS。
信号BLC的电位被设定为电压VBLC(＞Vss)。源极线SL的电位被设定为VSRC(＞Vss)。
＜时刻t41＞
在通过接收第4循环的地址ADD的数据而确定动作对象的平面PLN的地址之后，在时刻t41，基于平面地址，而序列产生器124将非选择平面中的字线WL-u的电位从电压VREAD变为接地电压Vss。序列产生器124将非选择平面中的选择栅极线SGD、SGS的电位从电压VSG变为接地电压Vss。
序列发生器序列产生器124将非选择平面的信号BLC的电位从电压VBLC变为接地电压Vss。序列产生器124将非选择平面中的源极线SL的电位从电压VSRC变为接地电压Vss。
像这样，在获取平面地址时，在非选择平面中，接地电压Vss被施加到字线WL、选择栅极线SGD、SGS及源极线SL。在非选择平面中，信号BLC的信号电平被设定为接地电压Vss。
在具有与所确定的平面地址的值相同的值的1个以上的平面中，继续对字线WL-u施加电压VREAD，对选择栅极线SGD、SGS施加电压VSG，及对源极线CELSRC施加电压VSL。信号BLC的电位被维持为电压VBLC。
＜时刻t42＞
在时刻t42，序列产生器124将信号PB的信号电平从“H”电平变为“L”电平。
此外，在时刻t42，也可以基于接收到的包含块地址的地址ADD的第5循环的数据，停止对非选择块的配线供给电压。
＜时刻t43＞
在接收到包含块地址的地址ADD的第5循环的数据之后，在时刻t43，闪速存储器1接收地址ADD的第6循环的数据。第5循环的数据包含芯片地址。
由此，在确定了动作对象的芯片的地址之后，基于芯片地址，序列产生器124将非选择芯片的字线WL-u的电位从电压VREAD转变为接地电压Vss。序列产生器124将非选择芯片的选择栅极线SGD、SGS的电位从电压VSG变为接地电压Vss。序列产生器124将非选择芯片的信号BLC的电位从电压VBLC变为接地电压Vss。序列产生器124将非选择芯片的源极线SL的电位从电压VSRC变为接地电压Vss。
像这样，当确定了芯片地址时，在非选择芯片中，接地电压Vss被施加到字线WL、选择栅极线SGD、SGS及源极线SL。在非选择芯片中，信号BLC的信号电平被设定为接地电压Vss。
在与所确定的芯片地址对应的芯片(选择芯片)中，继续对字线WL-u施加电压VREAD，对选择栅极线SGD、SGS施加电压VSG，及对源极线CELSRC施加电压VSL。信号BLC的电位被维持为电压VBLC。
结果为，用于读出动作的各电压VREAD、VSG、VSL分别被施加到与选择芯片内的选择平面对应的各配线WL-s、WL-u、SGD、SGS、SL。另外，信号BLC的电位被设定为电压VBLC。
＜时刻t44＞
在接收到地址ADD之后，在时刻t44，闪速存储器1接收指令CMDb。闪速存储器1将指令CMDb解码。基于指令的解码结果，确定应执行的动作。
在本例中，与图14的示例实质上同样地，在将就绪/忙碌信号/RB设定为“L”电平之后(时刻t45)，基于“30h”的指令的解码结果，执行读出动作。读出电压VCGRV被施加到选择字线WL-s。由此，数据被读出。
另一方面，在基于指令的解码结果，判定为应执行的动作为除读出动作以外的动作的情况下，各配线WL-s、WL-u、SGD、SGS、SL的电位从电压VREAD转变为接地电压Vss。然后，用于与指令的解码结果对应的动作的各种电压分别被施加到字线、选择栅极线及源极线SL。由此，执行与指令的解码结果对应的动作。
如上所述，与图15的示例对应的动作完成。
如图15所示，在本实施方式的闪速存储器中，也可以在选择地址确定之前，对多个平面(存储单元阵列)预测性地供给某一电压，而谋求闪速存储器的动作(例如，读出动作)的高速化。
如图14及图15所示，在本实施方式的闪速存储器中，在确定地址之前，将用于动作的电压供给到存储单元阵列(块)内。
由此，本实施方式的NAND型闪速存储器能够使动作高速化。
(c)总结
在本实施方式的存储装置(例如，NAND型闪速存储器)中，与指令及地址的接收(及解码)并行地，产生用于与指令对应的动作的电压。例如，本实施方式的存储装置可以与指令及地址的接收(及解码)并行地，将所产生的电压预测性地施加于存储单元阵列内的配线。
本实施方式的存储装置与在地址及指令的解码完成之后开始电压的产生的情况相比，能够使应执行的动作早期化。
由此，本实施方式的存储装置能够缩短从指令集的接收到与指令对应的动作开始为止的期间。
结果为，本实施方式的存储装置能够提高动作速度。
因此，本实施方式的存储装置能够提高特性。
(2)第2实施方式
参照图16至图18，对第2实施方式的存储装置及其控制方法进行说明。
(a)构成例
使用图16及图17，对本实施方式的存储装置的构成例进行说明。
图16是表示本实施方式的存储装置(例如，NAND型闪速存储器)的构成例的电路图。
本实施方式的NAND型闪速存储器1是与第1实施方式的闪速存储器同样地，与地址的接收及解码并行地产生用于应执行的动作的电压。
如图16所示，输入输出电路120将来自控制器8的字线地址(页地址)、块地址依次传送到序列产生器124。
序列发生器序列产生器124使用控制信号FIVEONV，启动电压产生电路125。
电压产生电路125包含多个电荷泵50及传送电路55。
电荷泵50基于控制信号FIVEONV而动作。电荷泵50产生多个电压。例如，电荷泵50产生电压(电压值)VUSEL。电荷泵50将电压VUSEL供给到传送电路51。
传送电路51包含传送晶体管(传送栅极、开关)TR。传送电路51经由传送晶体管TR将电压VUSEL传送到行解码器112。传送晶体管TR将电压VUSEL供给到配线CGN。配线CGN经由传送晶体管SW连接于行解码器112内的配线CGI。
传送晶体管TR的导通/断开是通过控制信号GUSEL来控制。传送晶体管SW的导通/断开是通过控制信号CGSW来控制。
驱动器电路126包含多个驱动器701、702。
驱动器701基于控制信号FIVEONV而动作。驱动器701使用电压VDD或电压VX2，产生电压(电压值)VRD。驱动器701将电压VRD传送到行解码器112。
驱动器702接收电压VPGMH、电压VGBST及电压VRD。驱动器702将选自电压VPGMH、电压VGBST及电压VRD中的一种设为电压VRDEC，输出到行解码器112。
行解码器112包含解码电路60及传送电路(开关电路)61。
解码电路60包含电平移位器601。电平移位器601接收电压VRDEC及电压VRD。电平移位器601根据电压VRDEC及电压VRD，控制信号BLKSEL的信号电平。
传送电路61将与动作对应的电压供给到基于地址而被设定为选择状态/非选择状态的字线WL。传送电路61係以与多条字线各自对应的方式，包含多个传送晶体管(传送栅极)TG。
传送晶体管TG将被供给到配线CGI的电压(例如，电压VUSEL)传送到字线WL。传送晶体管TG根据被供给到传送晶体管TG的栅极的信号(选择信号或控制信号)BLKSEL而设为导通/断开。
图17是表示本实施方式的闪速存储器中的行解码器的电路构成的一例的图。
如图17所示，行解码器112包含电平移位器601、传送电路61及块地址解码电路609。
块地址解码电路609包含多个缓冲器BF1、BF2及“与”门(AND gate)A1。
“与”门A1具有多个输入端子。多个信号AROW(AROWa、AROWb、…、AROWx)经由缓冲器BF1而被供给到“与”门A1。1个信号AROW被供给到“与”门A1的多个输入端子中对应的1个输入端子。信号RDEC被供给到“与”门A1的对应的1个输入端子。“与”门A1执行使用被供给的多个信号AROW、RDEC的“与”运算(AND operation)(逻辑与运算)。“与”门A1将“与”运算的结果设为信号RDECz输出。
多个信号AROW经由1个以上的缓冲器BF1而被供给到电平移位器601。信号RDECz经由1个以上的缓冲器BF2而被供给到电平移位器601。
电平移位器601包含“与”门A2、1个以上的反相器IV、及晶体管TRa、TRb、TRc、TRd。
“与”门A2具有多个输入端子。1个信号AROW经由1个以上的缓冲器BF1而被供给到“与”门A2的多个输入端子中对应的1个输入端子。信号RDECz经由1个以上的缓冲器BF2而被供给到“与”门A2的多个输入端子中对应的1个输入端子。
“与”门A2的输出端子经由1个反相器IV连接于节点ND1。
“与”门A2执行所供给的多个信号AROW、RDECz的“与”运算。“与”门A2将作为“与”运算的结果的输出信号经由反相器IV而输出到节点ND1。
晶体管TRa的一端子(一侧的源极/漏极)经由1个反相器IV连接于节点ND1。晶体管TRa的另一端子(另一侧的源极/漏极)连接于晶体管TRb的一端子。晶体管TRa的栅极连接于节点ND2。电压VDDX被施加于节点ND2。电压VDDX例如与电压VRD(例如，2V～3V)相等。
晶体管TRb的另一端子连接于节点ND3。晶体管TRb的栅极连接于节点ND2。晶体管TRb为高耐压晶体管。晶体管TRb的绝缘耐压比晶体管TRa的绝缘耐压高。
晶体管TRc的一端子连接于节点ND3。晶体管TRc的另一端子连接于晶体管TRd的一端子。晶体管TRc的栅极连接于节点ND1。
晶体管TRd的另一端子连接于节点ND4。晶体管TRd的栅极连接于节点ND3。电压VRDEC被施加于节点ND4。
节点ND3为信号BLKSEL的输出节点。节点ND3的电位对应于信号BLKSEL的信号电平。
传送电路61包含多个晶体管TG(TGD、TG0、TGm－1、TGS)。
各晶体管TGD、TG0、TGm－1、TGS的栅极连接于节点ND2。
晶体管TGD的一端子连接于选择栅极线SGD。晶体管TGD的另一端子连接于多条配线CGI中对应的1条。
多个晶体管TG0、…、TGm－1连接于对应的字线。晶体管TG0的一端子连接于多条字线中对应的字线WL0。晶体管TG0的另一端子连接于多条配线CGI中对应的1条。晶体管TGm－1的一端子连接于多条字线中对应的字线WLm－1。晶体管TGm－1的另一端子连接于多条配线CGI中对应的1条。
晶体管TGS的一端子连接于选择栅极线SGS。晶体管TGS的另一端子连接于多条配线CGI中对应的1条。
根据节点ND2的电位(信号BLKSEL的信号电平)，多个晶体管TG被设定为导通状态或断开状态。由此，块BLK被设定为选择状态、或非选择状态。
在本实施方式的NAND型闪速存储器1中，用来将块BLK设定为激活状态(选择状态)的信号BLKSEL是以信号RDEC及与行地址(块地址)对应的信号AROW为触发而被激活。
在该情况下，到决定信号BLKSEL为止的等待时间是相对于到行地址的信号电平收敛为止的时间而自我匹配的。
因此，本实施方式的NAND型闪速存储器可以在就绪/忙碌信号/RB为“H”电平的期间内，将信号BLKSEL激活。
由此，本实施方式的NAND型闪速存储器能够使动作高速化。
(b)动作例
使用图18对本实施方式的NAND型闪速存储器的动作例进行说明。
图18是表示本实施方式的NAND型闪速存储器的动作例的一例的时序图。
＜时刻t90＞
如上所述，控制器8根据主机装置9的请求将包含指令及地址的指令集发送到闪速存储器1。伴随指令集的发送，信号/WE被切换。
如图18所示，在时刻t90，闪速存储器1与被切换的信号/WE同步地接收指令CMDa。
序列发生器序列产生器124与指令CMDa的接收同步地将信号FIVEONV激活。信号FIVEONV的信号电平从“L”电平转变为“H”电平。通过“H”电平的信号FIVEONV，电压产生电路125启动电荷泵50，使电压升压。
在接收指令之前，驱动器702输出电压值VDD的电压VRDEC。
通过“H”电平的信号FIVEONV，电荷泵50输出电压值VRD的电压。驱动器701输出某一电压值的电压VRD。根据该情况，驱动器702输出电压值VRD的电压VRDEC。
因此，在时刻t90，电压VRDEC的值从电压值VDD变为电压值VRD。例如，通过对节点ND2施加电压值VRD的电压，反相器及晶体管TRa、TRb被设定为导通状态。
在接收指令时，地址ADD未被接收。因此，字线地址信息代码SIN为不定状态。各信号AROW＜0＞…AROW＜x＞被设定为“L”电平。另外，信号RDEC被设定为“L”电平。
＜时刻t91＞
在接收指令CMDa之后，本实施方式的闪速存储器1依次接收地址ADD1、ADD2、ADD3。
例如，在第3循环的地址ADD3的时间点，选择字线WL-S的地址确定。因此，字线地址信息代码SIN被设定为与字线地址对应的值。
根据字线地址信息代码，例如，电压VCGRV被施加到与选择字线对应的配线CGN。非选择电压VREAD被施加到与非选择字线对应的CGN。例如，电压VGBST也可以被施加到多条配线CGN中的1条。
＜时刻t92＞
在时刻t91之后，本实施方式的闪速存储器1依次接收地址ADD4、ADD5、ADD6。序列产生器124将接收到的地址ADD4、ADD5、ADD6解码。
由此，在时刻t92，根据接收到的地址，各解码信号AROW的信号电平从“L”电平转变为“H”电平。
信号AROW被供给到图17的行解码器内的“与”门A1、A2。这时，信号RDEC的信号电平被设定为“L”电平。
因此，即使所有信号AROW具有“H”电平的信号电平，“与”门A1、A2的输出信号也为“L”电平。
＜时刻t93＞
在时刻t93，序列产生器124将信号RDEC的信号电平从“L”电平变为“H”电平。
“H”电平的信号RDEC被供给到“与”门A1、A2。在被供给到“与”门A1、A2的所有信号AROW、RDEC为“H”电平的情况下，“与”门A1、A2输出“H”电平的信号。
由此，信号BLKSEL的信号电平(电位)上升到比接地电压Vss高的电压值VRD。
另外，在“与”门A2输出“H”电平的信号的情况下，节点ND1的电位(反相器IV的信号电平)从“H”电平转变为“L”电平。由此，晶体管TRc被设定为导通状态。
＜时刻t94＞
在接收指令CMDb之后，在时刻t94，序列产生器124将信号VRDEC-CNT的信号电平从“L”电平变为“H”电平。“H”电平的信号VRDEC-CNT被供给到驱动器电路126。此外，在接收(发送)指令CMDb之后，停止信号/WE的切换。
根据“H”电平的信号VRDEC-CNT，驱动器电路126的驱动器702输出电压值VGBST。电压VRDEC的电压值从电压值VRD增加到电压值VGBST。节点ND4的电压值经由导通状态的晶体管TRc、TRd而被传送到节点ND3。
因此，信号BLKSEL的信号电平从电压值VRD上升到电压值VGBST。由此，对传送晶体管TG的栅极施加比电压值VRD高的电压值VGBST。
在选择块中，电压值VGBST的电压被施加到传送晶体管TG的栅极。由此，传送晶体管TG被设定为导通状态。
读出电压VCGRV及非选择电压VREAD被施加到与字线地址对应的配线CGI及字线WL。读出电压VCGRV被施加到与选择字线对应的配线CGI及字线WL。非选择电压VREAD被施加到与非选择字线对应的配线CGI及字线WL。另外，电压VGBST被施加到规定的配线CGI及字线WL。
在本实施方式中，当开始对配线CGI及字线WL施加电压时，就绪/忙碌信号的信号电平被设定为“H”电平。这时，本实施方式的闪速存储器1为就绪状态。
＜时刻t95＞
在时刻t95，序列产生器124将就绪/忙碌信号/RB的信号电平从“H”电平变为“L”电平。然后，在闪速存储器1的内部，数据从选择块内的选择地址被读出。
然后，序列产生器124将电荷泵停止。闪速存储器1的各配线CGN、CGI、WL、BL的电位被设定为接地电压Vss。
数据从闪速存储器1被传送到控制器8。序列产生器124将就绪/忙碌信号/RB的信号电平从“L”电平变为“H”电平。
如上所述，本实施方式的闪速存储器的读出动作完成。
(c)总结
本实施方式的存储装置(例如，NAND型闪速存储器)使用地址的解码信号及行解码器的控制信号，控制用来激活选择块的信号。
由此，在本实施方式中，选择块是相对于决定地址的时间点而自我匹配地被激活。
在本实施方式中，在存储装置为就绪状态的期间(就绪/忙碌信号为“H”电平的期间)内，选择块被激活。
它们的结果为，本实施方式的存储装置能够使动作高速化。
如上所述，本实施方式的存储装置能够提高特性。
(3)第3实施方式
参照图19至图21，对第3实施方式的存储装置及其控制方法进行说明。
图19是表示本实施方式的闪速存储器1的构成例的示意图。
本实施方式的闪速存储器1包含信号AST作为闪速存储器的内部的控制信号。
序列发生器序列产生器124将信号AST输出到驱动器电路126。信号AST是用来激活驱动器电路126的信号。例如，信号AST的信号电平是与字线地址信息的代码SIN的解码的时间点同步地被控制。
图20是用来说明本实施方式的NAND型闪速存储器的动作例的时序图。
如上所述，在就绪/忙碌信号为“H”电平的期间内，本实施方式的闪速存储器1与指令/地址的解码并行地，通过电压产生电路125产生用于应执行的动作的电压。
序列发生器序列产生器124在字线地址信息的解码的期间内(代码SIN的设定前)，将信号AST的信号电平从“L”电平变为“H”电平。
根据“H”电平的信号AST，驱动器电路126被激活。在信号AST从“L”电平被设定为“H”电平的时间点，驱动器电路126将电压VZ传送到字线。
由此，字线WL的电位从接地电压Vss上升到电压VX。
序列发生器序列产生器124是与字线地址信息的代码SIN的解码的结束同步地，将信号AST的信号电平从“H”电平变为“L”电平。
根据信号AST的从“H”电平向“L”电平的位移，电压产生电路125输出电压VREAD。电压产生电路125将所产生的电压VREAD供给到字线WL(配线CGI)。由此，字线WL的电位从电压VX上升到非选择电压VREAD。
像这样，字线WL的电位从接地电压Vss被设定为规定的电压。
在就绪/忙碌信号/RB从“H”电平转变为“L”电平之后，读出电压VCGRV被施加于选择字线WL。由此，数据从选择单元被读出。
图21是表示图19的动作例的变化例的时序图。
如图21所示，字线WL(配线CGI)的电位也可以使用信号AST的转变的时序，设定为非选择电压VREAD，而不会令多个步骤中的电位变化。
如图21所示，电压VREAD在信号AST的信号电平被转变为“H”电平的时间点，将驱动器电路126激活。
驱动器电路126将电压VREAD供给到字线WL。由此，字线WL的电位从电压Vss上升到非选择电压VREAD。
与代码SIN的解码的结束同步地，信号AST的信号电平从“H”电平转变为“L”电平。字线WL的电位被维持为非选择电压VREAD。
在就绪/忙碌信号/RB转变为“L”电平之后，通过施加读出电压VCGRV，而从选择单元读出数据。
如图19至图21所示，本实施方式的闪速存储器可以在字线的地址信息的解码期间内，将某一电压供给到字线。
结果为，本实施方式的闪速存储器能够缩短从接收指令到开始读出数据为止的期间。
因此，本实施方式的存储装置能够提高存储器的特性。
(4)其它
在所述实施方式中，作为实施方式的存储装置的示例，示出了NAND型闪速存储器。但，本实施方式的存储装置可以是除NAND型闪速存储器以外的存储装置。例如，本实施方式的存储装置也可为NOR(not-or，或非)型闪速存储器、DRAM(Dynamic Random AccessMemory，动态随机存取存储器)、SRAM(Static Random Access Memory，静态随机存储器)、磁阻存储器(例如，MRAM(Magnetic Random Access Memory，磁性随机存储器)及/或STT-MRAM(Spin Transfer Torque-Based Magnetoresistive Random Access Memory，基于自旋转移矩的磁性随机存储器))、电阻变化存储器(例如，ReRAM(Resistance Random AccessMemory，可变电阻式存储器))、相变存储器(例如，PCRAM(Phase Change Random AccessMemory，相变随机存储器)及/或PCM(Phase-change memory，相变存储器))等。
在所述实施方式中，“连接”并不限于多个构成要素直接连接的情况，也包含在多个构成要素间介存其它能够导电的要素的情况。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，可在不脱离发明的主旨的范围内进行各种省略、替换及变更。这些实施方式或其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 闪速存储器
124 序列产生器
125 电压产生电路
126 驱动器电路
11 核心电路
111 存储单元阵列
112 行解码器
113 感测放大器模块

Claims (5)

1.一种存储装置，具备：
存储单元阵列，包含多个块；
电压产生电路，产生供给到所述存储单元阵列的1个以上的电压；
输入输出电路，接收表示所述存储单元阵列内的区域的地址；及
控制电路，控制所述存储单元阵列的动作；
所述地址包含字线地址、及在所述字线地址之后被接收的块地址，
所述电压产生电路在接收所述地址的过程中产生所述电压，
在接收所述字线地址时，对所述多个块供给所述电压，
在接收所述块地址时，基于所述块地址，停止对所述多个块中除与所述块地址对应的选择块以外的1个以上的非选择块供给所述电压。
2.根据权利要求1所述的存储装置，还具备通过第1信号被激活且控制所述存储单元阵列的行的行控制电路，
所述第1信号的信号电平在就绪/忙碌信号表示就绪状态的期间内，从第1电平转变为第2电平。
3.根据权利要求2所述的存储装置，其中
所述行控制电路使用所述第1信号及所述地址执行计算处理，并基于所述计算处理的结果，控制选择所述存储单元阵列的所述多个块中与所述地址对应的1个的第2信号的信号电平。
4.根据权利要求1所述的存储装置，还具备测定包含所述存储单元阵列的芯片的温度的温度传感器，
所述控制电路使用在接收所述地址之前所测定的所述温度，设定所述电压产生电路要产生的所述电压的电压值。
5.根据权利要求1所述的存储装置，还具备基于来自所述控制电路的第3信号，将所述电压传送到所述存储单元阵列的驱动器电路，
所述第3信号是在接收所述地址的过程中被激活。
CN201910599218.6A 2018-12-25 2019-07-04 存储装置 Active CN111370047B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311214033.1A CN117253519A (zh) 2018-12-25 2019-07-04 存储装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018241544A JP7159036B2 (ja) 2018-12-25 2018-12-25 メモリデバイス
JP2018-241544 2018-12-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311214033.1A Division CN117253519A (zh) 2018-12-25 2019-07-04 存储装置

Publications (2)

Publication Number Publication Date
CN111370047A CN111370047A (zh) 2020-07-03
CN111370047B true CN111370047B (zh) 2023-10-13

Family

ID=71096907

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910599218.6A Active CN111370047B (zh) 2018-12-25 2019-07-04 存储装置
CN202311214033.1A Pending CN117253519A (zh) 2018-12-25 2019-07-04 存储装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202311214033.1A Pending CN117253519A (zh) 2018-12-25 2019-07-04 存储装置

Country Status (4)

Country Link
US (4) US10957404B2 (zh)
JP (1) JP7159036B2 (zh)
CN (2) CN111370047B (zh)
TW (3) TWI810516B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018011926A1 (ja) 2016-07-13 2018-01-18 東芝メモリ株式会社 記憶装置
JP2020047325A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 半導体記憶装置
SG11202102625VA (en) 2018-11-06 2021-04-29 Kioxia Corp Semiconductor memory device
JP7214464B2 (ja) * 2018-12-20 2023-01-30 キオクシア株式会社 半導体記憶装置
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2021174565A (ja) 2020-04-24 2021-11-01 キオクシア株式会社 半導体記憶装置
CN115188404A (zh) * 2021-04-07 2022-10-14 华为技术有限公司 存储装置和处理数据的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531220A (zh) * 2015-09-11 2017-03-22 株式会社东芝 存储系统
US10083729B2 (en) * 2016-11-21 2018-09-25 Toshiba Memory Corporation Magnetic memory and memory system
TW201835934A (zh) * 2017-03-21 2018-10-01 東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3990485B2 (ja) 1997-12-26 2007-10-10 株式会社ルネサステクノロジ 半導体不揮発性記憶装置
JP4214978B2 (ja) 2004-05-18 2009-01-28 ソニー株式会社 半導体記憶装置および信号処理システム
JP4984666B2 (ja) 2006-06-12 2012-07-25 ソニー株式会社 不揮発性メモリ
US8438356B2 (en) 2007-10-01 2013-05-07 Marvell World Trade Ltd. Flash memory controller
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP2009266944A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
US8120953B2 (en) 2008-12-11 2012-02-21 Samsung Electronics Co., Ltd. Reading method of nonvolatile semiconductor memory device
JP2010140554A (ja) 2008-12-11 2010-06-24 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の読出し方法
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP2012069205A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012252740A (ja) 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
KR20130034522A (ko) 2011-09-28 2013-04-05 삼성전자주식회사 비휘발성 메모리 장치의 데이터 리드 방법, 및 이를 수행하는 장치
KR20140093855A (ko) 2013-01-18 2014-07-29 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
US8988945B1 (en) 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
KR20150051057A (ko) * 2013-11-01 2015-05-11 에스케이하이닉스 주식회사 반도체 장치, 그 동작 방법 및 이를 포함하는 반도체 시스템
CN107408411B (zh) * 2015-03-10 2021-01-12 东芝存储器株式会社 存储器装置及其控制方法
KR20170014197A (ko) * 2015-07-29 2017-02-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 비휘발성 메모리 시스템 및 비휘발성 메모리 장치의 동작 방법
US9583160B1 (en) * 2015-09-04 2017-02-28 Micron Technology, Inc. Apparatuses including multiple read modes and methods for same
KR102395724B1 (ko) * 2015-10-07 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP2017216025A (ja) 2016-05-31 2017-12-07 東芝メモリ株式会社 半導体記憶装置
WO2018011926A1 (ja) 2016-07-13 2018-01-18 東芝メモリ株式会社 記憶装置
JP6783682B2 (ja) 2017-02-27 2020-11-11 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP6800788B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 半導体記憶装置
JP2018160295A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
JP2020098655A (ja) 2018-12-17 2020-06-25 キオクシア株式会社 半導体記憶装置
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2020155184A (ja) 2019-03-22 2020-09-24 キオクシア株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531220A (zh) * 2015-09-11 2017-03-22 株式会社东芝 存储系统
US10083729B2 (en) * 2016-11-21 2018-09-25 Toshiba Memory Corporation Magnetic memory and memory system
TW201835934A (zh) * 2017-03-21 2018-10-01 東芝記憶體股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN111370047A (zh) 2020-07-03
US20220130469A1 (en) 2022-04-28
JP2020102292A (ja) 2020-07-02
US20200202958A1 (en) 2020-06-25
US11705210B2 (en) 2023-07-18
CN117253519A (zh) 2023-12-19
TWI721467B (zh) 2021-03-11
JP7159036B2 (ja) 2022-10-24
TW202137546A (zh) 2021-10-01
US11257551B2 (en) 2022-02-22
US10957404B2 (en) 2021-03-23
TWI810516B (zh) 2023-08-01
TW202025476A (zh) 2020-07-01
US20230317177A1 (en) 2023-10-05
TW202341159A (zh) 2023-10-16
US20210158879A1 (en) 2021-05-27

Similar Documents

Publication Publication Date Title
CN111370047B (zh) 存储装置
US10783095B2 (en) Semiconductor memory device and continuous reading method for the same
US10453524B2 (en) NAND flash memory device performing continuous reading operation using NOR compatible command, address and control scheme
CN107833592B (zh) 半导体存储装置
US10269570B2 (en) Memory device and method relating to different pass voltages for unselected pages
US11114170B2 (en) Memory system
TW201810274A (zh) 半導體記憶裝置及記憶體系統
US10679713B2 (en) Semiconductor storage device
US8854913B2 (en) Address decoder, semiconductor memory device including the same, method of operating the same
KR20120114351A (ko) 액세스 라인 종속 바이어스 방식
JP2018163719A (ja) 半導体デバイス
JP2015056190A (ja) 不揮発性半導体記憶装置
TWI655634B (zh) Semiconductor memory device
JP2019053801A (ja) 半導体記憶装置
US20230039102A1 (en) Memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant