CN111326194A - 具有失效管理的3d堆叠式集成电路 - Google Patents

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Abstract

本申请涉及具有失效管理的3D堆叠式集成电路。三维堆叠式集成电路3D SIC具有非易失性存储器裸片、易失性存储器裸片和逻辑裸片。所述非易失性存储器裸片、所述易失性存储器裸片和所述逻辑裸片经堆叠。所述3D SIC分割成垂直于所述堆叠裸片中的每一个的多个列。所述多个列中的每一列配置成经由可配置路线绕过。在使用所述可配置路线时，所述列的失效部分的功能重新布线到相邻列的对应有效部分。

Description

具有失效管理的3D堆叠式集成电路
技术领域
本文中所公开的至少一些实施例一般来说涉及由三维集成电路(3D IC)实施或支持的功能块，且更具体地说(但不限于)，涉及具有包含可配置路线的失效管理的三维堆叠式集成电路(3D SIC)。
背景技术
电子组件可由于许多不同原因而失效；因此，组件可得益于失效管理。失效可由过高温度、过电压、电离辐射、机械冲击或应力和许多其它原因引起。举例来说，在半导体装置中，装置封装中的问题可引起失效，例如污染、机械应力或短路。通常，失效发生在装置使用寿命的开始或终止附近。另外，在半导体装置中，寄生结构可为例如延迟的失效的源。举例来说，功能异常通孔可为芯片上非所需串联电阻的共用源且可引起传播延迟。一般来说，半导体失效通常为电热的。局部升高的温度可因使金属化层或半导体熔化或因半导体的结构改变而导致即刻失效。显而易见，电子组件可由于许多不同原因而失效；且因此，限制组件的使用寿命。因此，电子组件中包含失效管理为有利的。
3D IC为一种通过堆叠硅裸片且将其竖直地互连以使得裸片的组合为单一装置来建构的集成电路。利用3D IC，可通过其竖直布局来缩短通过装置的电路径，所述竖直布局形成与并行布置的类似IC相比可更快且具有更小占据面积的装置。3D IC通常可分为：3DSIC，其是指具有硅穿孔互连(TSV)的堆叠式IC；和单片3D IC，其使用制作工艺产生，以实现芯片上布线层次的本地层级处的3D互连，如半导体的国际技术蓝图(ITR)所阐述。使用制作工艺来实现3D互连可制备装置层之间的直接竖直互连。单片3D IC为内置在单一晶片上的各层中，所述单一晶片切割成单独的3D IC。
可通过三种已知的通用方法来制备3D SIC：裸片对裸片(die-to-die)、裸片对晶片(die-to-wafer)或晶片对晶片(wafer-to-wafer)法。在裸片对裸片法中，电子组件产生在多个裸片上。随后，对准并接合裸片。裸片对裸片法的益处在于可在与另一裸片对准和接合之前测试每一裸片。在裸片对晶片法中，电子组件产生在多个晶片上。因此，晶片中的一个可经切割且随后对准并接合到另一晶片的裸片部位上。在晶片对晶片法中，电子组件产生在多个晶片上，所述多个晶片随后对准、接合并切割为单独的3D IC。
TSV为可穿过裸片的竖直电连接。TSV可为中心部分以提升3D封装和3D IC中的性能。利用TSV，相较于用于连接堆叠芯片的替代物，互连和装置密度可大体上更高，且连接的长度可更短。
发明内容
本公开的一个方面提供一种三维堆叠式集成电路(3D SIC)。所述3D SIC包括：非易失性存储器裸片；易失性存储器裸片；和逻辑裸片，其中非易失性存储器裸片、易失性存储器裸片和逻辑裸片经堆叠，其中3D SIC分割成垂直于堆叠裸片中的每一个的多个列，其中多个列中的每一列配置成经由可配置路线绕过，且其中可配置路线配置成至少部分地基于所述列中的误码数量超出阈值而将所述列的功能重新布线到相邻列的对应部分。
本公开的另一方面提供一种三维堆叠式集成电路(3D SIC)。所述3D SIC包括：3DXPoint(3DXP)存储器裸片；动态随机存取存储器(DRAM)裸片；和逻辑裸片，其中3DXP存储器裸片、DRAM存储器裸片和逻辑裸片经堆叠，其中3D SIC分割成垂直于堆叠裸片中的每一个的多个列，其中多个列中的每一列配置成经由可配置路线绕过，且其中可配置路线配置成将所述列的一部分的功能重新布线到相邻列的对应部分。
本公开的另一方面提供一种三维堆叠式集成电路(3D SIC)。所述3D SIC包括：3DXPoint(3DXP)存储器裸片；存储器裸片；和逻辑裸片，其中3DXP存储器裸片、存储器裸片和逻辑裸片经堆叠，其中3D SIC分割成垂直于堆叠裸片中的每一个的多个列，其中多个列中的每一列配置成经由可配置路线绕过，且其中可配置路线配置成将所述列的失效部分的功能重新布线到备用相邻列的对应有效部分，且其中保留备用列以从一或多个其它列中接收重新布线的功能。
附图说明
实施例是借助于实例而非限制在附图的图中来说明的，在附图中相似参考指示类似元件。
图1说明根据本公开的一些实施例的具有多个非易失性存储器裸片、易失性存储器裸片和处理逻辑裸片的实例3D SIC的前视图。
图2说明根据本公开的一些实施例的具有多个非易失性存储器分区(每一分区具有多个非易失性存储器元件)的实例非易失性存储器裸片的俯视图。
图3说明根据本公开的一些实施例的具有多个易失性存储器分区(每一分区具有多个易失性存储器元件)的实例易失性存储器裸片的俯视图。
图4说明根据本公开的一些实施例的具有多个处理逻辑分区(每一分区具有单独的现场可编程门阵列)的实例处理逻辑裸片的俯视图。
图5说明根据本公开的一些实施例的图1中所说明的具有多个非易失性存储器裸片、易失性存储器裸片和处理逻辑裸片的实例3D SIC的透视图。
图6说明本公开的实施例可在其中操作的实例计算机系统的框图。
图7说明本公开的实施例可与控制器一起在其中执行的实例方法的流程图。
图8说明根据本公开的一些实施例的具有多个非易失性存储器裸片、易失性存储器裸片、处理逻辑裸片和可配置路线的另一实例3D SIC的前视图。
图9说明根据本公开的一些实施例的具有多个非易失性存储器分区和可配置路线的实例非易失性存储器裸片的俯视图。
图10说明根据本公开的一些实施例的具有多个易失性存储器分区和可配置路线的实例易失性存储器裸片的俯视图。
图11说明根据本公开的一些实施例的具有多个处理逻辑分区和可配置路线的实例处理逻辑裸片的俯视图。
具体实施方式
本公开的至少一些方面涉及由3D SIC实施的功能块。另外，一般来说，本公开的方面涉及由3D IC实施的功能块。
一般来说，3D IC为通过以下来制造的集成电路：堆叠硅晶片或裸片且使用例如TSV或Cu-Cu连接来使其互连，使得其表现为单一装置，从而与常规二维装置相比，以降低的功率和更小的占据面积实现性能改进。
在一些实施例中，可使用TSV，其得出被视为3D SIC的3D IC实施例。3D IC或3DSIC的实施例可形成为异构的，例如将不同存储器类型层和/或一或多个处理层合并到单一IC堆叠中。3D SIC的替代实施例可包含单片3D IC。
使用单片3D IC的实施例形成在单一半导体晶片上的层中，所述单一半导体晶片随后切割为3D IC。这些实施例的有利之处在于不需要对准、薄化、接合或TSV。尽管本文的公开内容主要聚焦于3D SIC实施例，但应了解，本文中所公开的实施例不限于3D SIC实施例。一些实施例可为单片3D IC而非3D SIC。在这类实例实施例中，3D IC的总体结构可为类似的；然而，单片3D IC互连包含制作通孔而非TSV。
对于制备3D SIC实施例，可通过裸片对裸片、裸片对晶片或晶片对晶片制备方法来产生这类实施例。在裸片对裸片法中，可在制备方法中的接合之前或之后进行薄化和TSV形成。裸片对裸片法的实例优点为可在堆叠每一组件裸片与其它裸片之前测试每一组件裸片。另外，每一裸片可单独地装箱以供制备。在裸片对晶片法中，类似于晶片对晶片法，在接合之前或在接合之后执行薄化和TSV形成。然而，裸片对晶片相对于晶片对晶片的优点为可在切割之前将额外裸片添加到堆叠中，且可在将裸片添加到晶片之前测试裸片。在晶片对晶片中，每一晶片可在接合之前或在接合之后薄化，且连接在接合之前建构到晶片中或另外在接合之后形成于堆叠中。利用晶片对晶片法，TSV可穿过有源层之间的和/或有源层与外部接合垫之间的硅基板。晶片对晶片法的缺点为一个芯片中的缺陷引起所述方法的整个堆叠输出中的缺陷。
一般来说，芯片缩放工艺部分地由于功率密度限制而正缓慢地改进，且尽管互连件并未变得更快，但晶体管变得更快。3D IC通过堆叠二维裸片以及在第三维度中连接裸片来解决这两个实例缩放问题。相较于IC的水平布置，这类堆叠可能使得芯片之间的通信更快。另外，相对于水平地布置的芯片，3D IC可提供其它可能益处，包含：更小占据面积、更短互连、降低的功率消耗、电路隐藏式安全和增大的带宽。
3D IC通过利用在第三维度的层中添加功能来将较大功能提供到较小二维空间中，且可通过利用3D堆叠将较大芯片分割为多个较小裸片来节省成本。换句话说，3D IC制造可比制备具有IC阵列的芯片的常规工艺更加模块化。另外，可利用以不同工艺或不同类型的晶片形成的层来产生3D IC，这增加了设计选择。另外，增加的连接性扩展了设计选择。
另一优点为3D IC通过使信号保持在装置内来降低功率消耗。在两个不同方向(例如水平地和竖直地)上的更短电连接也通过制备例如更少寄生电容来降低功率消耗。减少功率预算也导致更少热量产生。
另外，3D IC可实现隐藏式安全，这是因为堆叠裸片结构使对整个电路进行逆向工程的尝试复杂。另外，敏感或关键功能可在3D IC的层之间经划分以进一步隐蔽这类功能。一些实施例可甚至具有专用于其它层的监测或安全的层或裸片。这类似于防火墙层，其中3D IC的单独裸片提供用于在运行时间监测裸片的硬件防火墙。可这样做以保护部件或芯片的整个堆叠免受攻击。
3D IC的基本结构布置通过允许裸片或层之间的通孔的较大数目来增大带宽，所述裸片或所述层可组合地提供比常规总线多得多的带宽。另外，3D SIC的功能块集合可如同连网的或集群的一组单独计算机一样。不同功能块可具有不同类型的处理单元。并且，不同类型的功能块可为互补的。并且，功能块与另一区块越相关，则将两个功能块紧邻彼此定位越有利。举例来说，在常见的多操作数据处理方法中，第一块可提供第一数据处理操作且相邻第二块可提供第二数据处理操作。这类特征可大大地减少计算机化系统的控制器的负荷。举例来说，这类特征可减少中央处理单元(CPU)的负荷。
在区块由3D SIC实施的实施例中，TSV的使用可使得将每一功能块减少为一个功能以使得完整地实现TSV的益处为有利的。在这类实施例中，可通过增加3D IC中的功能块的数目而不增加单一功能块可执行的功能的数目来增加3D IC的功能。因此，TSV或3D SIC的另一类型的互连可用于其全部潜能。
TSV为可完全穿过硅晶片或裸片的电连接。对于TSV，互连和装置密度大体上高于裸片之间的常规互连。并且，裸片之间的连接的长度比常规互连短。
一些实施例可具有第一通孔TSV制作添加到3D IC结构中的TSV。这是在将例如晶体管、电容器和电阻器的组件图案化到晶片上之前制作TSV的过程。一些实施例使用中间通孔TSV制作，其中在图案化个别装置之后但在将金属层添加到裸片或裸片的堆叠中之前制作TSV。并且，一些实施例使用最末通孔TSV制作，其中在添加金属层之后或在添加金属层期间制作TSV。
除了将TSV添加到3D IC中的方式之外，TSV的布局和设计可在本文中所描述的实施例之间发生变化。举例来说，在分割3D IC的裸片的功能元件的粒度中的差异可引起TSV的设计和布局的变化。一些实施例具有使用TSV的门级分区，且其它实施例具有块级分区。使用TSV的门级分区比块级分区更不实用；因此，为增加具有更多TSV的益处，在功能块内分割的功能子元件可经由TSV连接。这可能是一个中间解决方案。
在一些实施例中，除了例如3D XPoint存储器(3DXP)和动态随机存取存储器(DRAM)IC的存储器IC之外，芯片或裸片的堆叠(在第一方向上堆叠)可具有处理逻辑集成电路(IC)。处理逻辑的单元3DXP和DRAM可例如通过TSV连接以形成功能块。不同功能块可按需不同地配置，且/或在一个3D SIC中或一般来说在一个3D IC中大体上彼此独立地操作。处理逻辑实施频繁使用功能和/或数据密集功能，使得即使处理逻辑IC可能不具有CPU的处理功率，但其数据存取更佳的优点可在实施选定功能时提供更佳的总体性能。多个功能块(例如3D SIC或3D IC内的多个列功能块)可并行地运行且减少CPU上的计算负荷。
如所提及，在一些实施例中，处理逻辑IC或裸片并不具有典型CPU将具有的处理核心的完整阵列。然而，在这类实施例中，处理逻辑实施频繁使用功能和/或数据密集功能；因此，有可能减轻CPU的大量处理负担并提高CPU的性能。在这类实施例中，功能块无法独自执行多功能指令的完整集合。因此，功能块和3D IC的其余部分可连接到CPU，且CPU可指示功能块执行其配置成执行的任务。举例来说，实例实施例的功能块可配置成通过其处理逻辑IC来解密存储在其非易失性存储器IC中的数据，且将解密的数据插入到其易失性存储器中以传送到CPU以供由CPU进一步处理。另外，CPU可向功能块的易失性存储器提供请求以请求所述块产生特定功能的结果，且CPU也可提供追踪请求以从功能块中检索结果。举例来说，用于产生结果的请求可以写入命令形式从CPU提供到功能块，且用以检索结果的请求可以读取命令形式从CPU提供到功能块。
图1说明根据本公开的一些实施例的具有多个非易失性存储器裸片102和104、易失性存储器裸片108以及处理逻辑裸片106的3D SIC 100的前视图。如所展示，裸片彼此平行。3D SIC 100还具有功能块110、112和114(如图1中所展示)，以及横越并垂直于多个非易失性存储器裸片102和104、易失性存储器裸片108以及处理逻辑裸片106的功能块210、212、214、220、222和224(如图2到5中所展示)。3D SIC 100还具有分别连接裸片的TSV 116、TSV118和TSV 120。TSV 116示出为位于非易失性存储器裸片102与非易失性存储器裸片104之间且将所述非易失性存储器裸片102连接到所述非易失性存储器裸片104。TSV 118示出为位于非易失性存储器裸片104与处理逻辑裸片106之间且将所述非易失性存储器裸片104连接到处理逻辑裸片106。TSV 120示出为位于处理逻辑裸片106与易失性存储器裸片108之间且将所述处理逻辑裸片106连接到所述易失性存储器裸片108。应了解，本文中所描述的所有TSV穿过本文中所描述的裸片，即使从图式中可能看不清楚。举例来说，TSV 116、TSV 118和TSV 120为穿过3D SIC 100的裸片的单一TSV的部分，其中穿过裸片的单一TSV中的每一个垂直于所述裸片。
3D SIC 100还具有互连件122、124、126和128，其示出为分别嵌入于裸片中。互连件122示出为嵌入于非易失性存储器裸片102中。互连件124示出为嵌入于非易失性存储器裸片104中。互连件126示出为嵌入于处理逻辑裸片106中。并且，互连件128示出为嵌入于易失性存储器裸片108中。互连件122、124、126和128可垂直于TSV 116、118和120(如图1中所展示且部分地如图5中所展示)。
应了解，本文中所描述的互连件，例如互连件122、124、126和128，是指芯片或裸片的组件之间的互连(例如铜或金属互连件、互连迹线等)。互连件可包含裸片或芯片的金属化层中的互连件。
如所描绘，在一些实施例中，3D SIC可具有多个非易失性存储器裸片。在一些实施例中，非易失性存储器裸片比易失性存储器裸片慢。具体地说，非易失性存储器裸片比易失性存储器裸片具有更少带宽(例如裸片每秒可传送的最大值数据量)。非易失性存储器裸片可包含3DXP裸片或任何其它类型的电寻址存储器系统裸片，例如EPROM裸片、快闪存储器裸片、铁电RAM和磁阻RAM。每一非易失性存储器裸片可具有非易失性存储器分区阵列。非易失性存储器分区阵列中的每一分区可包含非易失性存储器单元阵列，且每一单元可具有对应地址。
图2说明根据本公开的一些实施例的具有多个非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h和204i的非易失性存储器裸片102的俯视图。分区可布置在第二方向(即，垂直于3D IC的裸片的堆叠的第一方向)上。分区204a、204b、204c、204d、204e、204f、204g、204h和204i中的每一个具有多个非易失性存储器元件。图2中所说明的分区中的每一个展示九个非易失性存储器元件集群206。并且，非易失性存储器元件集群206中的每一个展示九个非易失性存储器元件208。因此，图2中所说明的分区中的每一个具有八十一个存储器元件208。然而，应了解，描绘八十一个存储器元件是为了方便起见，且在一些实施例中，每一分区可具有多达至少十亿个存储器元件。换句话说，每非易失性存储器分区的存储器元件数目可庞大且变化很大。另外，应了解，非易失性存储器裸片102和非易失性存储器裸片104在结构和设计方面类似或完全相同。
3DXP IC(又称为3D XPoint存储器IC)使用较少晶体管存储器元件，其中的每一个具有存储器单元和对应地址(以及任选的选择器，且所述单元和任选的选择器可一起堆叠为列)。在利用存储器元件的实例中，存储器元件可经由互连件的两个垂直层(如图2中所展示但未标记)连接，其中一个层在存储器元件上方且另一层在存储器元件下方。每一存储器元件可在互连件的两个层中的每一个上的一个线的交叉点(例如参看图2中所展示的交叉点209)处单独地选定。每一交叉点具有一地址，或可例如由3DXP IC、3D IC或3D IC的一组IC的地址解码器寻址或选择。3DXP装置为快速且非易失性的，且可用作通用存储器池以供处理和存储。
如所提及，非易失性存储器裸片102和104可以是3DXP裸片。使用3DXP裸片作为3DSIC 100的非易失性存储器裸片的一些优点包含其可由地址解码器位寻址。与本文中所描述的一个实施例一起使用的地址解码器(图式中未展示)可为二进制解码器，所述二进制解码器具有用于地址位的两个或更多个输入和用于装置选择信号的一或多个输出。在用于特定装置或IC的地址呈现在地址输入上时，解码器断言用于所述装置或IC的选择输出。专用单一输出地址解码器可并入到地址总线上的每一装置或IC中，或单一地址解码器可服务多个装置或IC。
另外，3D SIC可具有易失性存储器裸片(例如DRAM裸片或静态随机存取存储器(SRAM)裸片)，所述易失性存储器裸片包含易失性存储器分区阵列。易失性存储器分区阵列中的每一分区可包含易失性存储器单元阵列，且每一单元可具有对应地址。
图3说明根据本公开的一些实施例的具有多个易失性存储器分区304a、304b、304c、304d、304e、304f、304g、304h和304i的易失性存储器裸片108的俯视图。分区可布置在第二方向(即，垂直于3D IC的裸片的堆叠的方向)上。分区304a、304b、304c、304d、304e、304f、304g、304h和304i中的每一个具有多个易失性存储器元件。图3中所说明的分区中的每一个展示九个易失性存储器元件集群306。并且，易失性存储器元件集群306中的每一个展示九个易失性存储器元件308。因此，图3中所说明的分区中的每一个具有八十一个存储器元件308。然而，应了解，描绘八十一个存储器元件是为了方便起见，且在一些实施例中，每一分区可具有多达至少十亿个存储器元件。换句话说，每易失性存储器分区的存储器元件数目可庞大且变化很大。
3D SIC也可具有处理逻辑裸片，所述处理逻辑裸片具有处理逻辑分区阵列。每一分区可具有单独现场可编程门阵列(FPGA)或另一类型的处理逻辑装置。处理逻辑裸片可包含控制器单元和算术/逻辑单元。举例来说，算术/逻辑单元可包含FPGA。
图4说明根据本公开的一些实施例的具有多个处理逻辑分区404a、404b、404c、404d、404e、404f、404g、404h和404i的处理逻辑裸片106的俯视图。图4展示具有单独FPGA406的分区404a、404b、404c、404d、404e、404f、404g、404h和404i中的每一个。如所展示，图4中所说明的九个FPGA 406中的每一个具有三十二个输入/输出块408和十六个逻辑块410。另外，图4展示九个FPGA 406中的每一个的输入/输出块408与逻辑块410之间的可编程或不可编程互连件412。应了解，描绘FPGA 406的输入/输出单元和逻辑单元的数量是为了方便起见，且在一些实施例中，分区的每一FPGA可取决于对应功能块的实施例而具有更多或更少输入/输出单元和逻辑单元。另外，即使图4展示每分区一个FPGA，但应了解，在3DSIC或处理逻辑裸片的其它实施例中，每一处理逻辑分区可具有多个FPGA。换句话说，处理逻辑裸片的特定部分的数目可能变化很大。
图2、3和4还展示3D SIC 100的功能块110、112、114、210、212、214、220、222和224。图2展示非易失性存储器裸片102处的功能块的相应部分的俯视图。图3展示易失性存储器裸片108处的功能块的相应部分的俯视图。图4展示处理逻辑裸片106处的功能块的相应部分的俯视图。
图2、3和4还展示分别互连非易失性存储器分区、易失性存储器分区和处理逻辑分区的互连件122、128和126。因此，还示出互连件122、128和126使3D SIC的每一层处的3DSIC 100的功能块互连。具体地说，如图2中所展示，互连件122使非易失性存储器裸片102的非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h和204i互连。如图3中所展示，互连件128使易失性存储器裸片108的易失性存储器分区304a、304b、304c、304d、304e、304f、304g、304h和304i互连。并且，如图4中所展示，互连件126使处理逻辑裸片106的处理逻辑分区404a、404b、404c、404d、404e、404f、404g、404h和404i互连。
在3D SIC中，非易失性存储器裸片、易失性存储器裸片和处理逻辑裸片在第一方向上(例如竖直地)堆叠，且处理逻辑裸片可堆叠于非易失性存储器裸片与易失性存储器裸片之间。3D SIC也可具有功能块阵列，所述功能块由3D SIC的裸片构成。换句话说，非易失性存储器裸片、易失性存储器裸片和处理逻辑裸片布置成形成功能块阵列。功能块阵列中的至少两个功能块各自可包含不同数据处理功能，所述数据处理功能减少控制器的计算负荷，因此减少CPU的计算负荷。功能块阵列中的每一功能块可包含3D SIC的相应列。3D SIC的相应列可包含非易失性存储器分区阵列中的相应非易失性存储器分区、易失性存储器分区阵列中的相应易失性存储器分区和处理逻辑分区阵列中的相应处理逻辑分区。相应处理逻辑分区可在第一方向上堆叠于相应非易失性存储器分区与相应易失性存储器分区之间。
图5说明根据本公开的一些实施例的图1中所说明的具有多个非易失性存储器裸片102和104、易失性存储器裸片108以及处理逻辑裸片106的3D SIC 100的透视图。图5展示非易失性存储器裸片102和104、易失性存储器裸片108以及处理逻辑裸片106的透视图，以及裸片在第一方向上(例如竖直地)堆叠的方式和处理逻辑裸片可在非易失性存储器裸片与易失性存储器裸片之间堆叠的方式。图5还完整地展示功能块阵列，其中描绘3D SIC 100的所有功能块110、112、114、210、212、214、220、222和224。
应了解，3D SIC的功能块的数目可取决于3D SIC的实施例而变化。图1到5中所说明的功能块阵列中的每一功能块可包含3D SIC 100的相应列，如所展示。并且，如由图1到5的组合所展示，具有单一功能块的3D SIC的列可包含非易失性存储器分区阵列中的相应非易失性存储器分区、易失性存储器分区阵列中的相应易失性存储器分区和处理逻辑分区阵列中的相应处理逻辑分区。另外，由这些图式的组合展示，相应处理逻辑分区可在第一方向上(例如竖直地)堆叠于相应非易失性存储器分区与相应易失性存储器分区之间。
在一些实施例中，功能块阵列中的两个邻接功能块中的每一个可具有不同特定数据处理功能，所述不同特定数据处理功能通常一起用于较大的特定数据处理功能。特定数据处理功能可包含CPU的基本过程，例如CPU的解码操作的解码过程。
3D IC的实施例或一些实施例的至少一组功能块可充当用于CPU的指令解码器。通过这种方式，CPU可在连接到3D IC的这类实施例时保留用于提取和执行操作的资源。
特定数据处理功能还可包含CPU的算术逻辑单元的功能，例如整数算术和按位逻辑操作。通过这种方式，CPU可通过将算术逻辑单元操作委托给3D IC的这类实施例来保留资源。
另外，除通常硬布线或编程到CPU中的那些编码器和/或解码器以外，3D IC的实施例或一些实施例的至少一组功能块可充当不同类型的编码器和/或解码器。举例来说，3DIC的实施例或一些实施例的至少一组功能块可充当加密块，其中3D IC或至少一组功能块具有可产生密文的密码术。另外，实施例可充当解密块。在一个实施例中，3D IC的一或多个块可专用于加密，且相同3D IC的其它一或多个块可专用于解密。另外，3D IC的实施例或一些实施例的至少一组功能块可充当一或多个数据处理密集操作，例如机器学习类型的数据密集操作。
3D SIC还可包含：第一TSV集合(例如图1和5中所展示的TSV 118)，其连接3D SIC的相应列中的相应非易失性存储器分区和相应处理逻辑分区；以及第二TSV集合(例如图1和5中所展示的TSV 120)，其连接3D SIC的相应列中的相应易失性存储器分区和相应处理逻辑分区。
在一些实施例中，处理逻辑裸片可包含控制单元和算术/逻辑单元，且存储器IC中的每一个可包含存储部件，所述存储部件可由地址解码器寻址且/或具有预定义地址。在这类实施例中，控制单元在第一方向上(例如竖直地)与存储器IC的存储部件连接，且算术/逻辑单元在第一方向上与存储器IC的存储部件连接，且/或IC的部件经由地址解码器连接到存储器IC的存储部件。
在包含控制单元和算术/逻辑单元的一些实施例中，控制单元在指令时间期间配置成从3D IC的易失性存储器IC中获得指令并解码所述指令，且根据指令的至少一部分来将待移动的数据从易失性存储器IC中导引到算术/逻辑单元。并且，算术/逻辑单元可在执行时间期间配置成执行指令的至少一部分且将指令的至少一部分的执行结果存储在3D IC的非易失性存储器IC中。
在这类实施例中，算术/逻辑单元得到控制并对数据执行实际操作。指令时间和执行时间的组合可为3D IC的机器周期，其在一些实施例中，控制单元可在执行时间期间导引易失性存储器IC和/或非易失性存储器IC以将结果释放到输出装置或设备外部的存储装置。在一些实施例中，控制和算术/逻辑单元与存储器IC的存储器单元之间的连接是可为TSV的连接。换句话说，控制单元可通过多个电连接来在第一方向上(例如竖直地)与存储器IC的存储器元件连接，且算术/逻辑单元通过多个电连接来与存储器IC的存储器元件连接。
3D IC的每一IC或裸片的存储器单元和逻辑单元可通过多个电连接来彼此连接。举例来说，3D SIC还可包含：第一互连件集合，例如图1和2中所展示的互连件122，所述第一互连件集合在与第一方向(例如水平方向)正交的第二方向上连接非易失性存储器分区阵列中的非易失性存储器分区；第二互连件集合，例如图1和3中所展示的互连件128，所述第二互连件集合在第二方向上连接易失性存储器分区阵列中的易失性存储器分区；以及第三互连件集合，例如图1和4中所展示的互连件126，所述第三互连件集合在第二方向上连接处理逻辑分区阵列中的处理逻辑分区。在具有三个互连件集合的一些实施例中，第一互连件集合(例如参看图1和2中所展示的互连件122)中的互连件仅将非易失性存储器分区阵列中的非易失性存储器分区连接到直接紧邻于所述非易失性存储器分区的另一非易失性存储器分区。另外，在这类实施例中，第二互连件集合(例如参看图1和3中所展示的互连件128)中的互连件仅将易失性存储器分区阵列中的易失性存储器分区连接到直接紧邻于所述易失性存储器分区的另一易失性存储器分区。并且，第三互连件集合(例如参看图1和4中所展示的互连件126)中的互连件仅将处理逻辑分区阵列中的处理逻辑分区连接到直接紧邻于所述处理逻辑分区的另一处理逻辑分区。
3D SIC的一些示范性实施例包含处理逻辑裸片、3DXP裸片和DRAM裸片，其中处理逻辑裸片堆叠在3DXP裸片与DRAM裸片之间。在这类示范性实施例中，TSV集合使处理逻辑裸片、3DXP裸片和DRAM裸片互连。在这类示范性实施例或一些其它示范性实施例中，3D SIC包含具有非易失性存储器分区阵列的3DXP裸片，其中非易失性存储器分区阵列中的每一分区具有非易失性存储器单元阵列。在这类实施例中，易失性存储器裸片具有易失性存储器分区阵列，其中易失性存储器分区阵列中的每一分区具有易失性存储器单元阵列。另外，在这类实施例中，包含处理逻辑裸片，且所述处理逻辑裸片具有处理逻辑分区阵列。并且，3DXP裸片、易失性存储器裸片和处理逻辑裸片在第一方向上(例如竖直地)堆叠，其中处理逻辑裸片堆叠于3DXP裸片与易失性存储器裸片之间。此外，3D SIC的这类实施例可包含第一TSV集合，其在第一方向上连接3D SIC的相应列中的相应非易失性存储器分区和相应处理逻辑分区。并且，这类实施例可包含第二TSV集合，其在第一方向上连接3D SIC的相应列中的相应易失性存储器分区和相应处理逻辑分区。
3D SIC也可具有多个非易失性存储器裸片(如图1和5中所展示)。举例来说，3DSIC可包含第二非易失性存储器裸片，所述第二非易失性存储器裸片可包含第二非易失性存储器分区阵列。并且，第二非易失性存储器分区阵列中的每一分区可具有非易失性存储器单元阵列。在3D SIC具有多个非易失性存储器裸片的实施例中，非易失性存储器裸片(例如第一和第二非易失性存储器裸片)可分组在一起使得处理逻辑裸片处于易失性存储器裸片与非易失性存储器裸片的群组之间(如图1和5中所展示)。
在3D SIC的一些实施例中，3D SIC的每一功能块可具有相应通信接口(即，相应端口)，其配置成使块通信地耦合到总线以使得每一块可并行地且独立于其它块操作。另外或替代地，3D SIC的至少两个功能块的群组各自共用相应通信接口，所述相应通信接口配置成使至少两个功能块通信地耦合到总线，使得至少两个功能块的每一群组可并行地且独立于至少两个功能块的另一群组操作。另外或替代地，3D SIC可具有一或多个通用通信接口(即，一或多个通用端口)，所述一或多个通用通信接口配置成使3D SIC的功能块中的任何一个或全部通信地耦合到总线。
图6说明本公开的实施例可操作的实例计算机系统600的框图。如图6中所展示，计算机系统600包含3D SIC 100，其包含通信接口602(或又称为端口602)。通信接口602通信地耦合到计算机系统600的总线604。总线604通信地耦合到计算机系统600的控制器(例如系统600的CPU)以及计算机系统600的主存储器608和网络接口610。如图6中所展示，网络接口610使计算机系统600通信地耦合到计算机网络612。
计算机系统600可为或包含个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网页电器设备、服务器、网络路由器、交换机或桥接器或能够(依序或以其它方式)执行指令集的任何机器，所述指令指定待由计算机化系统采用的动作。此外，尽管说明单一计算机系统600，但术语“计算机系统”还应用以包含计算机系统的任何集合。总线604可为或包含多个总线。控制器606表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。更确切地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。控制器606也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、FPGA、数字信号处理器(DSP)、网络处理器或类似物。主存储器608可以是只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)的DRAM，和/或SRAM。
参看图1和6，在一些实施例中，端口602可配置成使易失性存储器裸片108通信地耦合到总线604。在这一布置中，控制器606可经由总线604和易失性存储器裸片108来将数据处理功能委托给3D SIC 100。委托的数据处理功能可以是控制器606的数据密集功能或常用功能。如所提及，在一些实施例中，处理逻辑IC或裸片并不具有典型CPU将具有的处理核心的完整阵列。然而，在这类实施例中，处理逻辑可执行频繁使用功能和/或数据密集功能；因此，有可能减轻CPU的大量处理负担并提高CPU的性能。另外，在所描绘实施例中，功能块无法独自执行多功能指令的完整集合。因此，功能块和3D SIC100的其余部分可连接到控制器(例如CPU)，且控制器可指示功能块执行其配置成执行的任务。
举例来说，实例实施例的功能块可配置成通过其处理逻辑分区来解密存储在其对应非易失性存储器分区中的数据，且将解密的数据插入到其对应易失性分区中以传送到控制器以供由控制器进一步处理。
另外，一般来说，控制器可向功能块的易失性存储器分区提供请求以请求所述块产生特定功能的结果，且控制器也可提供第二或追踪请求以从功能块中检索结果。举例来说，用于产生结果的请求可以写入命令形式从控制器提供到功能块，且用以检索结果的请求可以读取命令形式从控制器提供到功能块。
图7说明实例方法700的流程图，其中3D SIC的实施例(例如图1到6的3D SIC 100)可经由总线(例如图6的总线604)与控制器(例如图6的控制器606)相互作用。
一般来说，方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如处理装置、电路、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如在处理装置上运行或执行的指令)或其组合。尽管以特定顺序或次序示出且由特定硬件/软件执行，但除非另外说明，否则可修改过程的次序和硬件/软件。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序和/或由不同硬件/软件执行，且一些过程可并行地执行。另外，可在各种实施例中省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
具体地说，方法700可至少由非易失性存储器裸片102和/或非易失性存储器裸片104、处理逻辑裸片106、易失性存储器裸片108以及控制器606(如图7中所说明)执行。在框701处，控制器606经由总线传送请求。控制器606的请求配置成指示3D SIC产生特定数据处理功能的结果。这一请求可经由控制器606的写入命令递送到3D SIC。举例来说，如果写入命令由控制器606使用以作出请求，那么将请求发送到易失性存储器裸片108的选定易失性存储器分区。替代地，执行命令可由控制器606使用以作出请求，且在这些情况下，请求可直接被发送到处理逻辑裸片106的选定处理逻辑分区。
在框702处，易失性存储器裸片108经由总线接收请求。易失性存储器裸片108可配置成从穿过端口602的总线接收控制器的请求。除了配置成指示3D SIC产生特定数据处理功能的结果之外，请求可包含特定数据处理功能的至少一个输入参数。在框704处，易失性存储器裸片108存储请求且将请求传送到处理逻辑裸片106。易失性存储器裸片108可配置成将请求存储在易失性存储器裸片的至少一个易失性分区中。
在框706处，由处理逻辑裸片接收存储的请求。并且，在框706处，特定数据处理功能的至少一个输入参数可通过TSV由至少一个处理逻辑分区接收，所述TSV连接易失性存储器裸片的至少一个易失性分区和至少一个处理逻辑分区。
在框708处，处理逻辑裸片根据存储的请求产生结果。处理逻辑裸片106的至少一个处理逻辑分区可包含特定数据处理功能，且所述特定数据处理功能可根据存储的请求和特定数据处理功能的至少一个输入参数产生结果。特定数据处理功能可硬布线到处理逻辑裸片的至少一个处理逻辑分区中。替代地，特定数据处理功能可由控制器606或另一控制器暂时地配置在处理逻辑裸片的至少一个处理逻辑分区中。举例来说，特定数据处理功能可由FPGA实施，所述FPGA可由控制器606或另一控制器配置。
在框710处，处理逻辑裸片106将结果传送到非易失性存储器裸片102和/或非易失性存储器裸片104。处理逻辑裸片106可配置成经由TSV将特定数据处理功能的所产生结果传送到非易失性存储器裸片，所述TSV连接非易失性存储器裸片的至少一个非易失性分区和至少一个处理逻辑分区。
在框712处，非易失性存储器裸片102和/或非易失性存储器裸片104接收并存储从处理逻辑裸片106传送的结果。非易失性存储器裸片102和/或非易失性存储器裸片104可配置成将所产生结果存储在至少一个非易失性分区中，且根据处理逻辑裸片请求存储结果而将存储结果传送到处理逻辑裸片106。处理逻辑裸片106请求存储结果可响应于易失性存储器裸片108请求存储结果，其可响应于控制器606经由总线604请求存储结果。
处理逻辑裸片106可配置成经由TSV从非易失性存储器裸片中检索存储结果，所述TSV连接至少一个非易失性分区和至少一个处理逻辑分区。并且，3D SIC可配置成经由TSV将检索结果传送到易失性存储器裸片，所述TSV连接至少一个易失性分区和至少一个处理逻辑分区。在控制器的第二请求配置成指示3D SIC检索由特定数据处理功能产生的结果时，易失性存储器裸片可配置成接收检索结果并将所述检索结果存储在至少一个易失性分区中，且根据控制器的第二请求经由端口将存储的检索结果传送到总线。在读取命令由控制器606使用以作出第二请求的一些实例中，第二请求被发送到易失性存储器裸片108的选定易失性存储器分区。
参照图7，在框714a处，控制器传送第二请求，所述第二请求配置成指示3D SIC检索由特定数据处理功能产生的结果。在框714b处，第二请求由易失性存储器裸片108接收、存储且发送到处理逻辑裸片106。在框714c处，第二请求由处理逻辑裸片106接收、存储且转发到非易失性存储器裸片102和/或非易失性存储器裸片104。
在框716处，响应于框714c，非易失性存储器裸片102和/或非易失性存储器裸片104将存储结果传送到处理逻辑裸片106。在框718处，处理逻辑裸片106接收检索结果，且在框720处，处理逻辑裸片106将检索结果传送到易失性存储器裸片108。处理逻辑裸片106可配置成经由TSV从非易失性存储器裸片中检索存储结果，所述TSV连接至少一个非易失性分区和至少一个处理逻辑分区。并且，处理逻辑裸片106可配置成经由TSV将检索结果传送到易失性存储器裸片，所述TSV连接至少一个易失性分区和至少一个处理逻辑分区。
在框722处，易失性存储器裸片108接收并存储从处理逻辑裸片106发送的检索结果。在框724处，检索结果随后由易失性存储器裸片108传送到控制器606。易失性存储器裸片可配置成接收检索结果并将检索结果存储在至少一个易失性分区中，以及配置成根据控制器的第二请求经由端口将存储的检索结果传送到总线，所述控制器的第二请求配置成指示3D SIC检索由特定数据处理功能产生的结果。
在框726处，控制器606接收检索结果。检索结果可由控制器606使用以用于另一处理步骤或由控制器输出到另一装置。
在这类实施例中，易失性分区、非易失性分区和处理逻辑分区中的至少两个可在3D SIC的相同一或多个列中。举例来说，一起使用的易失性分区、非易失性分区和处理逻辑分区可在3D SIC的相同一或多个列中。另外，在一些实施例中，功能块阵列中的两个邻接功能块中的每一个可具有特定数据处理功能中的不同子特定数据处理功能。
特定数据处理功能(例如与方法700一起描述的特定数据处理功能)可包含控制器606的基本过程。举例来说，如果控制器606为CPU，那么基本过程可以是CPU的解码操作的解码过程。处理逻辑裸片106可经编程或硬布线为用于CPU的解码器，或用于CPU的解码器的至少共同部分或数据密集部分。通过这种方式，CPU可在连接到3D SIC 100时保留用于提取和执行操作的资源。
特定数据处理功能还可包含处理逻辑提供CPU的算术逻辑单元的功能的至少一部分，且这类功能可经编程或硬布线到处理逻辑裸片106中。并且，处理逻辑裸片106的邻接分区可提供算术逻辑单元的子操作，例如不同整数算术和按位逻辑操作。通过这种方式，CPU可通过将算术逻辑单元操作委托给3D SIC 100来保留资源。
另外，除通常硬布线或编程到CPU中的那些编码器和/或解码器以外，处理逻辑裸片106可充当不同类型的编码器和/或解码器。举例来说，利用3D SIC 100的实施例或一些实施例的至少一组功能块，3D SIC 100可提供加密功能，其中3D IC或至少一组功能块具有硬布线或编程到处理逻辑裸片106中以使得裸片可产生密文的密码术，且随后密文可立即存储在3D SIC 100的非易失性存储器裸片102和/或非易失性存储器裸片104中以由控制器606随后检索。并且，处理逻辑裸片106或裸片的分区可充当解密算法。在一个实施例中，3DSIC 100的一或多个块可专用于加密，且3D IC的其它一或多个块可专用于解密。
另外，一些实施例的3D SIC 100或至少一组功能块可充当一或多个特定数据处理密集操作，例如机器学习类型的选定数据密集操作。并且，在机器学习算法或另一类型的复杂计算机化算法中紧挨着彼此之前或之后的数据密集操作可由彼此邻接的3D SIC 100的块实施。因此，加速算法的操作之间的过渡时间，且提供例如降低功率消耗的其它益处。
在一些实施例中，3D IC的第一存储器IC可在设备开启时提供非易失性存储部件。非易失性存储部件中的每一非易失性存储部件在接收功率时或在不接收功率时存储位。另外，3D IC的第二存储器IC可在开启设备时提供易失性存储部件。易失性存储部件中的每一易失性存储部件仅在接收功率时存储位。在这类实施例中，在开启设备时，3D IC的电连接可在与第一方向(例如水平方向)正交的第二方向上使第一存储器IC的第一存储部件彼此通信地耦合且使第二存储器IC的第二存储部件彼此通信地耦合。并且，在开启设备时，3DIC的在第一方向上(例如竖直地)的电连接可使3D IC的处理逻辑IC的控制单元和算术/逻辑单元通信地耦合到第一和第二存储器IC的存储部件以控制使用存储部件。
在这类实施例中，在3D IC的机器周期期间，控制单元可在机器周期的指令时间期间从第一存储器IC和/或第二存储器IC中获得指令。并且，在3D IC的机器周期期间，控制单元或由控制单元控制的解码器可在指令时间期间解码指令并根据指令的至少一部分将待移动的数据从第一存储器IC和/或第二存储器IC导引到算术/逻辑单元。另外，在机器周期期间，算术/逻辑单元可在机器周期的执行时间期间执行指令的至少一部分，且在执行时间期间将指令的至少一部分的执行结果存储在第一存储器IC和/或第二存储器IC中。此外，在机器周期期间，控制单元可在执行时间期间导引第一存储器IC和/或第二存储器IC以将结果释放到输出装置或设备外部的存储装置。
在一些实施例的一个实例系统中，系统可包含第一功能块，所述第一功能块包含第一处理逻辑IC、第一存储器IC和第二存储器IC。第一处理逻辑IC、第一存储器IC和第二存储器IC可在第一方向上(例如竖直地)布置为IC的堆叠以形成第一功能块。系统还可包含第二功能块，所述第二功能块可包含第二处理逻辑IC、第三存储器IC和第四存储器IC。第二处理逻辑IC、第三存储器IC和第四存储器IC可在第一方向上布置为IC的堆叠以形成第二功能块。系统还可包含使第一功能块和第二功能块通信地耦合的至少一个总线或一互连件。
在这一实例系统中，第一和第二功能块各自彼此不同地配置以用于不同的相应数据处理功能。数据处理功能可以是不同的频繁使用功能和/或数据密集功能，使得即使块的每一处理逻辑IC可能并不具有CPU的处理功率，但其优点在于改进(例如更接近)对非易失性和易失性存储器的数据存取以使得其可在实施选定功能时提供更佳的总体性能。第一和第二功能块中的每一功能块可由控制器(例如CPU)按需配置，所述控制器经由有线和/或无线总线连接到功能块。第一和第二功能块中的每一功能块可配置成减少控制器的计算负荷。第一和第二功能块中的每一功能块的配置可包含功能块的相应处理逻辑IC的按需配置。第一和第二功能块中的每一功能块可配置成彼此独立地操作。第一和第二功能块中的每一功能块配置成并行地操作以提供并行数据处理。
在由一或多个3D IC的多个功能块实施的一些实施例的一个实例方法中，多个功能块中的功能块可执行第一数据处理功能，所述第一数据处理功能包含处理逻辑IC控制将数据存储到第一和第二存储器IC以及从第一和第二存储器IC检索数据。功能块也可按需(例如由CPU)变化，以使得功能块配置成执行第二数据处理功能。功能块也可执行第二数据处理功能，所述第二数据处理功能包含处理逻辑IC以与处理逻辑IC在第一资料处理功能期间控制将数据存储到第一和第二存储器IC以及从第一和第二存储器IC检索数据的方式不同的方式来控制将数据存储到第一和第二存储器IC以及从第一和第二存储器IC检索数据。在这类实例方法中，多个功能块中的每一功能块包含相应处理逻辑IC、相应第一存储器IC和相应第二存储器IC，且相应处理逻辑IC、相应第一存储器IC和相应第二存储器IC在第一方向上(例如竖直地)布置为IC的堆叠以形成功能块。
本公开的至少一些方面涉及具有由失效管理支持的功能块的3D SIC。另外，一般来说，本公开的方面涉及具有失效管理的3D IC，所述失效管理包含可配置路线以绕过失效功能块或功能块的失效部分，所述功能块的失效部分例如功能块的失效层。
本文中所公开的一些实施例可包含具有堆叠芯片的3D SIC，其中每一芯片可分割成部分或分区。堆叠分区的集合(其为3D SIC的列)可以是3D SIC的功能块。不同功能块和功能块的分区(其为功能块的层)可具有可配置路线以绕过失效块或分区。可配置路线还可配置成绕过分区或层内的特定部分。
在功能块、分区或分区的特定部分失效时，可配置的旁路路线能够防止整个3DSIC失效。针对失效监测部分中的资源，且如果检测到失效，那么重新布线到资源的路线。举例来说，在一个分区中的处理逻辑失效时，可将在失效处理逻辑处的用于处理的数据布线到相邻处理逻辑分区。相邻处理逻辑分区可以是保留的备用部分以用于处理。另外，在部分内的连接失效时，替代连接可配置成绕过失效的连接。因此，3D SIC可在一段时间内劣化，但防止整体突然失效。
可通过组件的错误率来发现即将失效的组件。举例来说，随着其错误率增大到超出阈值。或者，举例来说，可通过重试超过阈值次数以获得预期结果的功能来发现失效。
如本文中所说明，一些实施例可包含具有异构层的3D SIC，所述异构层分割成堆叠列或功能块(例如图1到5和8到11的功能块)。每一功能块具有独立功能，且每一功能块可取代另一功能块的功能。3D SIC可感测列是否失效或即将失效，且由失效或即将发生失效的列提供的处理和/或存储可根据感测列失效或即将发生的失效而重新布线到3D SIC的不同列。不同部分可具有可配置路线以绕过失效部分。并且，可配置路线可在3D SIC中的某个位置，但不一定在每一列中。
3D SIC可自我监测和自我控制。并且，重新布线可通过整合到3D SIC的层中的简单传感器和开关来进行。每一层具有对应裸片，且裸片经分割，使得每一功能块具有裸片的相应分区。
在一些实施例中，每一失效功能块可根据其失效而被绕过。替代地，在一些实施例中，仅选定块可根据这类块的失效而被绕过。具有旁路路线的原因之一为使得在功能块或块的层失效时，可防止整个3D SIC失效。可根据失效的特定量来仅去激活一些块或自动地避开一些块。
也可在功能块内的层级处提供类似功能。举例来说，如果异构功能块中的第一3DXP分区或层失效或即将失效(例如其中可由简单集成传感器感测失效或即将发生的失效)，那么在第一3DXP层处发生的数据存储和/或检索可重新导引到功能块的第二3DXP层和/或相邻功能块。此外，举例来说，如果第一堆叠的所有3DXP层失效或即将失效，那么第一堆叠可将其数据存储和/或检索重新导引到3D SIC的第二功能块的一或多个3DXP层。
在一些实施例中，可利用3D SIC的每一层处的旁路路线来实施前述功能。另外，功能块可使用旁路路线共用资源。旁路路线可出现在部分失效功能块内和相邻列内。另外，旁路路线可出现在3D SIC内但在功能块外部。
在3D SIC中间的内部功能块(例如参看图5和8中的功能块212)可能与所述内部块的每一侧的四个其它功能块共用资源。在这类实例中，拐角功能块(例如参看图5和8中的功能块224)将与两个其它功能块共用资源。在一些实施例中，彼此直接成对角线的的列也可共用资源。在一些实施例中，拐角列可与内部列以及邻接其的两个侧边列共用。应注意，可存在更多3D SIC的列，但图式描绘九个列作为说明列位置的基本方式。
整合到3D SIC的层中的传感器可至少部分地实施为错误检测逻辑电路。或者，错误检测逻辑电路可操作且独立于传感器。错误检测逻辑电路可包含可确定通信是否可穿过信号路线的电路。错误检测逻辑电路还可包含一种电路，所述电路可确定检索结果和/或计算结果是预期的还是非预期的。可从3D SIC的功能块的存储器层中检索这类结果。另外，确切地说，可从功能块的存储器层或逻辑层中检索计算结果。可由功能块的逻辑层计算这类结果。
在一些实施例中，重新布线可至少部分地由例如闪存转换层的存储器转换层实施。这一层可将逻辑地址重新映射到物理地址以执行耗损均衡和/或使得失效存储器单元停止使用。
3D SIC可具有备用功能块，其中并不经常和/或频繁使用所述备用功能块。这在块失效时可为有利的，这是因为备用列可由于其并不用于其它功能而备用于支持失效列。备用块可用以取代失效块。可通过重新配置通信路线和/或计算工作负荷来进行取代。3D SIC中的这一重新配置可实际上使得备用列代替失效块，且由此维持3D SIC总体的持续操作。另外，失效块的功能可重新分配到具有性能下降层级的工作块，以避免3D SIC的灾难性失效。
图8说明具有可配置路线的实例3D SIC 800的前视图。举例来说，如图8中所展示，TSV 116、816、118、818、120和820为根据本公开的一些实施例的3D SIC 800的可配置路线的部件。3D SIC 800还示出为具有根据本公开的一些实施例的非易失性存储器裸片802和804、易失性存储器裸片808以及处理逻辑裸片806。如所展示，非易失性存储器裸片802和804、易失性存储器裸片808以及处理逻辑裸片806布置成形成功能块阵列(例如参看如图8中所展示的功能块810、812和814)。
应了解，3D SIC 800具有类似图1的3D SIC 100的部件，不同之处在于添加用于失效管理的可配置路线，其由图9到11中分别说明的至少TSV 116、816、118、818、120和820，互连件122、124、126和128以及额外互连件902、1002和1102构成。这些TSV、互连件和额外互连件在3D SIC 800内构成可配置路线的庞大网络。
因此，3D SIC 800的功能块具有与3D SIC 100的功能块略微不同的物理结构。说到这里，应了解，3D SIC 100和3D SIC 800的存储器裸片在某种程度上类似，不同之处在于3D SIC 800的额外可配置路线(例如参看图9和10中分别描绘的额外互连件902和1002)；且两个3D SIC的逻辑裸片也在某种程度上类似，不同之处在于3D SIC 800的额外可配置路线(例如参看图11中描绘的额外互连件1101)。两个3D SIC 100和800的TSV中的每一TSV可在结构、组成和功能上类似。两个3D SIC 100和800的互连件中的每一互连件可在结构、组成和功能上类似。
如所提及，3D SIC 800包含非易失性存储器裸片802和804。其它实施例可包含一个非易失性存储器裸片或超过两个非易失性存储器裸片。实施例的非易失性存储器裸片可以是3DXP裸片或包含例如本文中所描述的其它类型的非易失性存储器。在一些实施例中，非易失性存储器裸片可包含非易失性存储器分区(例如参看图9的非易失性存储器分区)阵列。3D SIC 800还包含易失性存储器裸片808。其它实施例可包含超过一个易失性存储器裸片。实施例的易失性存储器裸片可以是DRAM裸片或包含例如本文中所描述的其它类型的易失性存储器。在一些实施例中，易失性存储器裸片可包含易失性存储器分区(例如参看图10的易失性存储器分区)阵列。3D SIC 800还包含处理逻辑裸片806。其它实施例可包含超过一个处理逻辑裸片。在一些实施例中，处理逻辑裸片806可包含处理逻辑分区阵列。处理逻辑裸片806的分区阵列中的每一分区可以是单独的FPGA，例如由图11中的处理逻辑裸片所展示。
另外，类似于本文中所描述的一些其它实施例，3D SIC 800包含TSV 116、118和120，所述TSV使非易失性存储器裸片102和104、易失性存储器裸片108以及处理逻辑裸片106互连。另外，3D SIC 800另外包含TSV 816、818和820。TSV 116和816示出为位于非易失性存储器裸片802与非易失性存储器裸片804之间，且将非易失性存储器裸片802连接到非易失性存储器裸片804。TSV 118和818示出为位于非易失性存储器裸片804与处理逻辑裸片806之间，且将所述非易失性存储器裸片804连接到所述处理逻辑裸片806。TSV 120和820示出为位于处理逻辑裸片806与易失性存储器裸片808之间，且将所述处理逻辑裸片806连接到所述易失性存储器裸片808。应了解，本文中所描述的所有TSV穿过本文中所描述的裸片，即使从图式中可能看不清楚。举例来说，TSV 116、118、120、816、818和820为穿过3D SIC100的裸片的单一TSV的部分，其中穿过裸片的单一TSV中的每一个垂直于所述裸片。举例来说，功能块810中的TSV 116、118和120为穿过3D SIC 800的每一裸片的单一TSV。
如图8中所展示，一些实施例3D SIC可包含非易失性存储器裸片(例如3DXP裸片)、易失性存储器裸片(例如DRAM裸片)和逻辑裸片。另外，如所展示，可堆叠非易失性存储器裸片、易失性存储器裸片和逻辑裸片，且可将3D SIC分割成垂直于堆叠裸片中的每一个的多个列(例如参看功能块810、812和814)。多个列中的每一列可配置成经由可配置路线绕过，且可配置路线可配置成将所述列的失效部分(例如参看功能块810)的功能重新布线到相邻列的对应有效部分(例如参看功能块812)。图式中所展示的可配置路线的实例部件包含图9到11中分别说明的TSV 116、816、118、818、120和820，互连件122、124、126和128，以及额外互连件902、1002和1102。相邻列(例如参看功能块810和812)可以是紧邻于彼此安置而在相邻列之间没有中间列的列。具有有效部分的相邻列可以是保留为从一或多个其它列中接收重新布线的功能的备用列。
3D SIC中的逻辑电路可配置成在3D SIC中的逻辑电路或不同电路确定具有有效部分的相邻列部分地失效时将具有有效部分的相邻列保留为备用列。替代地，逻辑电路可配置成在不确定具有有效部分的相邻列部分地失效的情况下将具有有效部分的相邻列保留为备用列。另外，逻辑电路可配置成保留具有对应于失效部分的有效部分的非相邻列。并且，替代地，3D SIC外部的电路可配置有与3D SIC中的逻辑电路类似的功能，以保留3D SIC中的具有对应于失效部分的有效部分的列。外部电路可配置成在其确定具有有效部分的列部分地失效时或在不具有这一确定的情况下执行这一功能。
在一些实施例中，可配置路线可配置成响应于错误检测逻辑电路确定失效部分失效而将失效部分的功能重新布线到有效部分。错误检测逻辑电路可以是3D SIC的一部分或在3D SIC外部。举例来说，错误检测逻辑电路可以是3D SIC中的逻辑电路的一部分。在一些实施例中，错误检测逻辑电路和/或逻辑电路可以是逻辑裸片的一部分(例如是3D SIC 800的处理逻辑裸片806的一部分)。
错误检测逻辑电路可配置成在通信并不通过失效部分的信号路线行进时确定失效部分失效。这可至少部分地由简单电路实施，所述简单电路例如包含开关和/或传感器的电路。错误检测逻辑电路可使用任何已知错误校正码存储器技术(ECC存储器技术)，其为可检测和校正存储器电路或逻辑电路中的多种形式的内部数据讹用的计算机数据存储特征。错误检测逻辑电路可配置成通过使用ECC存储器技术来在通信并不通过失效部分的信号路线行进时确定失效部分失效。举例来说，错误检测逻辑电路可配置成通过使用错误检测码或错误校正码(例如奇偶检验码(例如奇偶校验位)或汉明码(Hamming code))来在通信并不通过失效部分的信号路线行进时确定失效部分失效。
如图8中所展示，每一列可包含连接3D SIC中的非易失性存储器裸片、易失性存储器裸片和逻辑裸片的TSV，且错误检测逻辑电路可配置成在通信并不通过3D SIC的失效TSV行进时确定失效部分失效。可配置路线可配置成响应于确定失效部分失效而将最初导引到失效TSV的通信重新布线到相邻列或非相邻列的对应TSV。信号的重新布线通常在信号经由相邻列重新布线时更快；然而，取代TSV有时在相邻列处可能并不可用。在这种情况下，可配置路线可将最初导引到失效TSV的通信重新布线到非相邻列的对应TSV。因此，在大部分实施例中，可配置路线最初尝试经由相邻列重新布线通信，且如果这类重新布线失效，那么可配置路线经由非相邻列重新布线通信。
图9说明根据本公开的一些实施例的具有多个非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h和204i以及可配置路线的非易失性存储器裸片802的俯视图。图9还展示3D SIC 800的每一功能块的相应非易失性存储器分区，即功能块810、812、814、910、912、914、920、922和924。图9中展示的非易失性存储器裸片802中的可配置路线包含互连件122和额外互连件902。图9还描绘每一非易失性存储器分区的部件，包含非易失性存储器元件集群206、每一集群的非易失性存储器元件208和每一非易失性存储器元件的交叉点209。
在一些实施例中，非易失性存储器裸片可以是3DXP裸片，其使用较少晶体管存储器元件，其中的每一个具有存储器单元和对应地址(以及任选的选择器，且所述单元和任选的选择器可一起堆叠为列)。在利用存储器元件的实例中，存储器元件可经由互连件的两个垂直层(如图9中所展示但未标记)连接，其中一个层在存储器元件上方且其它层在存储器元件下方。每一存储器元件可在互连件的两个层中的每一个上的一个线的交叉点(例如参看图9中所展示的交叉点209)处单独地选定。
3DXP裸片的每一交叉点可具有一地址，或为可例如由3DXP裸片、3D IC或3D IC的一组IC的地址解码器寻址或选择。到每一交叉点的路线可由在3DXP裸片中或附近与额外互连件相互作用的至少地址解码器重新布线。另外，到每一交叉点的路线可由与至少地址解码器和额外互连件相互作用的错误检测逻辑电路重新布线。
一般来说，非易失性存储器裸片802的每一非易失性存储器单元具有一地址，或为可例如由非易失性存储器裸片的或裸片外部的但处于3D SIC中的地址解码器寻址或选择。另外，到每一非易失性存储器单元的路线可由与图9中描绘的额外互连件902相互作用的至少地址解码器重新布线。另外，到每一非易失性存储器单元的路线可由与至少地址解码器和额外互连件902相互作用的错误检测逻辑电路重新布线。
图10说明根据本公开的一些实施例的具有多个易失性存储器分区304a、304b、304c、304d、304e、304f、304g、304h和304i以及可配置路线的易失性存储器裸片808的俯视图。图10还展示3D SIC 800的每一功能块的相应易失性存储器层，即功能块810、812、814、910、912、914、920、922和924。图10中展示的易失性存储器裸片808中的可配置路线包含互连件128和额外互连件1002。图10还描绘每一易失性存储器分区的部件，包含易失性存储器元件集群306和每一集群的易失性存储器元件308。在一些实施例中，易失性存储器裸片可以是DRAM裸片。到易失性存储器裸片的每一存储器元件308或集群306或分区的路线可由易失性存储器裸片808中的或裸片外部的但处于3D SIC中的地址解码器重新布线。举例来说，到易失性存储器裸片的每一存储器元件308或集群306或分区的路线可由与图10中描绘的额外互连件1002相互作用的至少地址解码器重新布线。另外，到易失性存储器裸片的每一存储器元件308或集群306或分区的路线可由与至少地址解码器和额外互连件1002相互作用的错误检测逻辑电路重新布线。
返回参看图9，如所展示，每一列可包含非易失性存储器裸片中的非易失性存储器分区(例如参看非易失性存储器分区204a、204b、204c、204d、204e、204f、204g、204h和204i)，且非易失性存储器分区可包含多个非易失性存储器单元。每一单元可包含两个相交的互连件。错误检测逻辑电路可配置成在通信并不通过两个互连件中的失效互连件行进时确定失效部分失效。并且，可配置路线可配置成响应于确定失效部分失效而将最初导引到单元的两个互连件中的失效互连件的通信重新布线到相邻列或列内的单元的相邻集群的对应有效非易失性存储器单元。信号的重新布线通常在信号经由相邻列或集群重新布线时更快；然而，取代单元有时在相邻列或集群处可能并不可用。在这种情况下，可配置路线可将最初导引到失效单元的通信重新布线到非相邻列或集群的对应单元。因此，在大部分实施例中，可配置路线最初尝试经由相邻列或集群重新布线通信，且如果这类重新布线失效，那么可配置路线经由非相邻列或集群重新布线通信。在这些实例中，非易失性存储器分区可以是3DXP分区。
另外，如图9中所展示，多个互连件可将每一非易失性存储器分区连接到其相邻分区，且这类分区可以是3DXP分区。在这类实例中，错误检测逻辑电路可配置成在通信并不通过多个互连件中的失效互连件行进时确定失效部分失效。可配置路线可配置成响应于确定失效部分失效而将最初导引到多个互连件中的失效互连件的通信重新布线到相邻列的对应有效非易失性存储器分区。信号的重新布线通常在信号经由相邻列重新布线时更快；然而，取代互连件有时在相邻列处可能并不可用。在这种情况下，可配置路线可将最初导引到失效互连件的通信重新布线到非相邻列的对应互连件。因此，在大部分实施例中，可配置路线最初尝试经由相邻列重新布线通信，且如果这类重新布线失效，那么可配置路线经由非相邻列重新布线通信。
错误检测逻辑电路可配置成在检索结果(例如检索的计算结果)在失效部分处为非预期的时确定失效部分失效。这可至少部分地由简单电路实施，所述简单电路例如包含开关和/或传感器的电路。错误检测逻辑电路可使用任何已知ECC存储器技术，其为可检测和校正存储器电路或逻辑电路中的多种形式的内部数据讹用的计算机数据存储特征。错误检测逻辑电路可配置成通过使用ECC存储器技术来在检索结果在失效部分处为非预期的时确定失效部分失效。举例来说，错误检测逻辑电路可配置成通过使用错误检测码或错误校正码(例如奇偶检验码(例如奇偶校验位)或汉明码)来在检索结果在失效部分处为非预期的时确定失效部分失效。
未在图式中展示，3D SIC中的易失性或非易失性存储器分区中的一个中的存储器单元可包含可检索结果，且错误检测逻辑电路可配置成在检索结果在失效存储器单元处为非预期的时确定失效部分失效。举例来说，3DXP分区的每一单元可包含可检索结果，且错误检测逻辑电路可配置成在检索结果在3DXP分区的失效单元处为非预期的时确定失效部分失效。可配置路线可配置成响应于确定失效部分失效而将导引到失效单元的数据的数据存储重新布线到相邻列的对应有效易失性或非易失性存储器单元。到单元的重新布线存储通常在存储经由相邻列重新布线时更快；然而，对应单元有时在相邻列处可能并不可用。在这种情况下，可配置路线可将最初导引到失效单元的数据存储重新布线到非相邻列的对应单元。因此，在大部分实施例中，可配置路线最初尝试经由相邻列重新布线数据存储，且如果这类重新布线失效，那么可配置路线经由非相邻列重新布线存储。
图11说明根据本公开的一些实施例的具有多个处理逻辑分区404a、404b、404c、404d、404e、404f、404g、404h和404i以及可配置路线的处理逻辑裸片806的俯视图。图11还展示3D SIC 800的每一功能块的相应分区，即功能块810、812、814、910、912、914、920、922和924。图11中展示的处理逻辑裸片806中的可配置路线包含互连件126和额外互连件1102。图11还描绘每一逻辑分区的部件，包含FPGA 406、输入/输出块408、逻辑块410和可编程或不可编程互连件412。一般来说，处理逻辑裸片的每一分区可包含FPGA或另一类型的处理逻辑装置。处理逻辑裸片还可包含控制器单元和算术/逻辑单元。举例来说，算术/逻辑单元可包含FPGA。
到逻辑裸片的每一FPGA、输入/输出块、逻辑块和/或分区的路线可由处理逻辑裸片806中的或裸片外部的但处于3D SIC中的地址解码器重新布线。举例来说，到处理逻辑裸片的每一FPGA、输入/输出块、逻辑块和/或分区的路线可由与图11中描绘的额外互连件1102相互作用的至少地址解码器重新布线。另外，到处理逻辑裸片的每一FPGA、输入/输出块、逻辑块和/或分区的路线可由与至少地址解码器和额外互连件1102相互作用的错误检测逻辑电路重新布线。
错误检测逻辑电路可配置成在来自逻辑部件或存储器单元的检索的计算结果在失效部分处为非预期的时确定失效部分失效。这可至少部分地由简单电路实施，所述简单电路例如包含开关和/或传感器的电路。错误检测逻辑电路可使用任何已知ECC存储器技术。错误检测逻辑电路可配置成通过使用ECC存储器技术来在来自逻辑部件或存储器单元的检索的计算结果在失效部分处为非预期的时确定失效部分失效。举例来说，错误检测逻辑电路可配置成通过使用错误检测码或错误校正码(例如奇偶检验码(例如奇偶校验位)或汉明码)在来自逻辑部件或存储器单元的检索的计算结果在失效部分处为非预期的时确定失效部分失效。
如图11中所展示，每一列可包含逻辑裸片的逻辑分区，且每一逻辑分区可包含可检索计算结果。并且，错误检测逻辑电路可配置成在检索的计算结果在逻辑裸片的失效逻辑分区处为非预期的时确定失效部分失效。可配置路线可配置成响应于确定失效部分失效而将导引到失效逻辑分区的数据处理请求重新布线到相邻列的对应有效逻辑分区。重新布线数据处理通常在处理经由相邻列重新布线时更快；然而，对应逻辑单元有时在相邻列处可能并不可用。在这种情况下，可配置路线可将最初导引到失效逻辑单元的处理重新布线到非相邻列的对应单元。因此，在大部分实施例中，可配置路线最初尝试经由相邻列重新布线数据处理，且如果这类重新布线失效，那么可配置路线经由非相邻列重新布线处理。
与至少图8到11相关，在一些实施例中，3D SIC包含非易失性存储器裸片、易失性存储器裸片和逻辑裸片，且非易失性存储器裸片、易失性存储器裸片和逻辑裸片经堆叠。在这类实施例中，3D SIC分割成垂直于堆叠裸片中的每一个的多个列，且所述多个列中的每一列配置成经由可配置路线绕过。并且，可配置路线可配置成至少部分地基于列中的误码数量超出阈值而将列的功能重新布线到相邻列的对应部分。
在这类实施例中，相邻列可紧接着所述列安置而不具有相邻列与所述列之间的中间列。另外，相邻列可以是备用列，其配置成从包含所述列的一或多个其它列中接收重新布线的功能。另外，3D SIC中的逻辑电路可配置成在错误检测逻辑电路确定所述列中的误码数量超出阈值时将相邻列保留备用列。
此外，可配置路线可配置成响应于3D SIC中的错误检测逻辑电路确定所述列中的误码数量超出阈值而将所述列的功能重新布线到相邻列。
另外，可配置路线可配置成在通信并不通过所述列的信号路线行进时将所述列的功能重新布线到相邻列。每一列可包含连接非易失性存储器裸片、易失性存储器裸片和逻辑裸片的TSV，且可配置路线可配置成在通信并不通过所述列的TSV行进时将所述列的功能重新布线到相邻列。另外，可配置路线可配置成在通信并不通过所述列的TSV行进时将通信重新布线到相邻列的TSV。
此外，每一列可包含非易失性存储器裸片的3DXP分区，且3DXP分区可包含多个非易失性存储器单元，且每一单元可包含两个相交的互连件。并且，可配置路线可配置成在最初导引到所述列的单元的两个互连件中的一互连件的通信并不通过所述列的单元的互连件行进时将所述通信重新布线到相邻列的对应单元。另外，非易失性存储器裸片可具有多个3DXP分区和将每一3DXP分区连接到其相邻分区的多个互连件，且可配置路线可配置成在最初导引到多个互连件中的一互连件的通信并不通过互连件行进时将所述通信重新布线到相邻列的对应3DXP分区。
另外，在一些实施例中，可配置路线可配置成响应于3D SIC中的错误检测逻辑电路确定检索结果在所述列处为非预期的而将所述列的功能重新布线到相邻列。同样，每一列可包含非易失性存储器裸片的3DXP分区，且3DXP分区可包含多个非易失性存储器单元。每一单元可包含可检索结果，且可配置路线可配置成响应于错误检测逻辑电路确定检索结果在所述列处为非预期的而将导引到所述列的非易失性存储器单元的数据的存储重新布线到相邻列的对应非易失性存储器单元。
另外，在一些实施例中，可配置路线可配置成响应于3D SIC中的错误检测逻辑电路确定检索的计算结果在所述列处为非预期的而将所述列的功能重新布线到相邻列。每一列可包含逻辑裸片的逻辑分区，且每一逻辑分区可包含可检索的计算结果。在这类实例中，可配置路线可配置成响应于错误检测逻辑电路确定检索的计算结果在所述列处为非预期的而将导引到所述列的逻辑分区的数据处理请求重新布线到相邻列的对应逻辑分区。
另外，与至少图8到11相关，在一些实施例中，3D SIC包含3DXP存储器裸片、DRAM裸片和逻辑裸片，且3DXP存储器裸片、DRAM存储器裸片和逻辑裸片经堆叠，3D SIC分割成垂直于堆叠裸片中的每一个的多个列，且所述多个列中的每一列配置成经由可配置路线绕过。在这类实施例及更通用实施例中，可配置路线配置成将所述列的一部分的功能重新布线到相邻列的对应部分。另外，在这类实施例及更通用实施例中，可配置路线可配置成响应于3DSIC中的错误检测逻辑电路确定所述列的所述部分失效而将所述列的所述部分的功能重新布线到相邻列的对应部分。并且，错误检测逻辑电路可配置成在通信并不通过所述列的所述部分的信号路线行进时确定所述列的所述部分失效。另外，错误检测逻辑电路可配置成在检索结果在所述列的所述部分处为非预期的时确定所述列的所述部分失效。并且，错误检测逻辑电路可配置成至少部分地基于所述列中的误码数量超出阈值而确定所述所列的所述部分失效。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对其进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。

Claims (20)

1.一种三维堆叠式集成电路3D SIC，其包括：
非易失性存储器裸片；
易失性存储器裸片；和
逻辑裸片，
其中所述非易失性存储器裸片、所述易失性存储器裸片和所述逻辑裸片经堆叠，
其中所述3D SIC分割成垂直于所述堆叠裸片中的每一个的多个列，
其中所述多个列中的每一列配置成经由可配置路线绕过，且
其中所述可配置路线配置成至少部分地基于所述列中的误码数量超出阈值而将所述列的功能重新布线到相邻列的对应部分。
2.根据权利要求1所述的3D SIC，其中所述相邻列紧接着所述列安置，而所述相邻列与所述列之间不具有中间列。
3.根据权利要求2所述的3D SIC，其中所述相邻列为备用列，其配置成从包含所述列的一或多个其它列中接收重新布线的功能。
4.根据权利要求3所述的3D SIC，其中所述3D SIC中的逻辑电路配置成在错误检测逻辑电路确定所述列中的误码数量超出阈值时将所述相邻列保留为所述备用列。
5.根据权利要求1所述的3D SIC，其中所述可配置路线配置成响应于所述3D SIC中的错误检测逻辑电路确定所述列中的误码数量超出阈值而将所述列的所述功能重新布线到所述相邻列。
6.根据权利要求1所述的3D SIC，其中所述可配置路线配置成在通信并不通过所述列的信号路线行进时将所述列的所述功能重新布线到所述相邻列。
7.根据权利要求6所述的3D SIC，其中每一列包括连接所述非易失性存储器裸片、所述易失性存储器裸片和所述逻辑裸片的硅穿孔TSV，且其中所述可配置路线配置成在通信并不通过所述列的所述TSV行进时将所述列的所述功能重新布线到所述相邻列。
8.根据权利要求7所述的3D SIC，其中所述可配置路线配置成在通信并不通过所述列的所述TSV行进时将所述通信重新布线到所述相邻列的TSV。
9.根据权利要求6所述的3D SIC，其中每一列包括所述非易失性存储器裸片的3DXPoint 3DXP分区，且所述3DXP分区包括多个非易失性存储器单元，其中每一单元包括两个相交的互连件，且其中所述可配置路线配置成在最初导引到所述列的单元的两个互连件中的一互连件的通信并不通过所述列的所述单元的所述互连件行进时将所述通信重新布线到所述相邻列的对应单元。
10.根据权利要求6所述的3D SIC，其中所述非易失性存储器裸片包括多个3DXPoint3DXP分区和将每一3DXP分区连接到其相邻分区的多个互连件，且其中所述可配置路线配置成在最初导引到所述多个互连件中的一互连件的通信并不通过所述互连件行进时将所述通信重新布线到相邻列的对应3DXP分区。
11.根据权利要求1所述的3D SIC，其中所述可配置路线配置成响应于所述3D SIC中的错误检测逻辑电路确定检索结果在所述列处为非预期的而将所述列的所述功能重布线到所述相邻列。
12.根据权利要求11所述的3D SIC，其中每一列包括所述非易失性存储器裸片的3DXPoint 3DXP分区且所述3DXP分区包括多个非易失性存储器单元，其中每一单元包括可检索结果，且其中所述可配置路线配置成响应于所述错误检测逻辑电路确定检索结果在所述列处为非预期的而将导引到所述列的非易失性存储器单元的数据的存储重新布线到所述相邻列的对应非易失性存储器单元。
13.根据权利要求1所述的3D SIC，其中所述可配置路线配置成响应于所述3D SIC中的错误检测逻辑电路确定检索的计算结果在所述列处为非预期的而将所述列的所述功能重布线到所述相邻列。
14.根据权利要求13所述的3D SIC，其中每一列包括所述逻辑裸片的逻辑分区，其中每一逻辑分区包括可检索的计算结果，且其中所述可配置路线配置成响应于所述错误检测逻辑电路确定检索的计算结果在所述列处为非预期的而将导引到所述列的逻辑分区的数据处理请求重新布线到所述相邻列的对应逻辑分区。
15.一种三维堆叠式集成电路3D SIC，其包括：
3D XPoint 3DXP存储器裸片；
动态随机存取存储器DRAM裸片；和
逻辑裸片，
其中所述3DXP存储器裸片、所述DRAM存储器裸片和所述逻辑裸片经堆叠，
其中所述3D SIC分割成垂直于所述堆叠裸片中的每一个的多个列，
其中所述多个列中的每一列配置成经由可配置路线绕过，且
其中所述可配置路线配置成将所述列的一部分的功能重新布线到相邻列的对应部分。
16.根据权利要求15所述的3D SIC，其中所述可配置路线配置成响应于所述3D SIC中的错误检测逻辑电路确定所述列的所述部分失效而将所述列的所述部分的所述功能重新布线到所述相邻列的所述对应部分。
17.根据权利要求16所述的3D SIC，其中所述错误检测逻辑电路配置成在通信并不通过所述列的所述部分的信号路线行进时确定所述列的所述部分失效。
18.根据权利要求16所述的3D SIC，其中所述错误检测逻辑电路配置成在检索结果在所述列的所述部分处为非预期的时确定所述列的所述部分失效。
19.根据权利要求16所述的3D SIC，其中所述错误检测逻辑电路配置成至少部分地基于所述列中的误码数量超出阈值而确定所述列的所述部分失效。
20.一种三维堆叠式集成电路3D SIC，其包括：
3D XPoint 3DXP存储器裸片；
存储器裸片；和
逻辑裸片，
其中所述3DXP存储器裸片、所述存储器裸片和所述逻辑裸片经堆叠，
其中所述3D SIC分割成垂直于所述堆叠裸片中的每一个的多个列，
其中所述多个列中的每一列配置成经由可配置路线绕过，且
其中所述可配置路线配置成将所述列的失效部分的功能重新布线到备用相邻列的对应有效部分，且
其中保留所述备用列以从一或多个其它列中接收重新布线的功能。
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