CN111295839B - 工艺与温度不敏感的线性电路 - Google Patents

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Abstract

一种电路，包括：前端部分，该前端部分被配置为接收输入电流信号；可编程增益放大器部分，该可编程增益放大器部分耦合到该前端部分并且包括串联连接的多个反相器，在该多个反相器之间没有布置电阻；以及输出缓冲器部分，该输出缓冲器部分耦合到该可编程增益放大器部分并且被配置为输出电压信号。

Description

工艺与温度不敏感的线性电路
技术领域
本公开涉及工艺和温度不敏感的线性电路，其电路拓扑和设计技术可被应用于跨阻放大器和其他应用。
背景技术
在数据中心基础设施中，光链路正取代的电气互连。与电气链路相比，光链路支持更高的数据速率。此外，光链路消耗传统电气链路的一小部分功率。最新的进展是在单波长光上传输至少100Gbps。在这样的速率下，流行的二进制NRZ(不归零)信令方案的带宽太大，无法被电到光(electrical-to-optical)和光到电(optical-to-electrical)接口支持。先进的调制技术对于减少所需带宽是有用的。一种这样的技术是四电平脉冲幅度调制(PAM-4)。两个位被编码成四个电平中的一个。结果是，与NRZ信令相比，符号率(波特率)将是比特率的一半，并且带宽需求减少。然而，该方法的一个方面是，信号处理电路必须是线性的。这是低压互补金属氧化物半导体(CMOS)工艺面临的挑战。精细的CMOS工艺提供非常高速的晶体管，但工作电压通常为1V或更低。为了保持清晰可分、等间距的四个电平，信号处理电路应表现出高线性度和低噪声。
跨阻放大器(TIA)是用于将光信号转换为电信号的元件。高带宽线性TIA通常在磷化铟(InP)或硅锗(SiGe)BiCMOS(Bi互补金属氧化物半导体)技术中实现，其中双极晶体管提供高速、低噪声并维持高电压。然而，单片收发器集成电路(IC)的信号处理和逻辑要求最好用CMOS技术来实现。在精细线CMOS工艺中设计的线性TIA，由于受限的电源电压，很可能面临信号压缩的主要技术挑战。
附图说明
图1是描绘根据示例性实施例的光收发器的框图，该光收发器包括线性跨导放大器。
图2是根据示例性实施例的跨阻放大器的高级框图。
图3A是根据示例性实施例的跨阻放大器的示意图。
图3B是根据示例性实施例的粗可编程增益级(coarse programmable gainstage)的示意图。
图3C是根据示例性实施例的精可编程增益级(fine programmable gain stage)的示意图。
图3D是根据示例实施例的输出缓冲器的示意图。
图4是描绘根据示例实施例的用于跨阻放大器的动态电压缩放电路的示意图。
图5A和图5B是示出根据示例性实施例的无动态电压缩放方案和有动态电压缩放方案的跨阻放大器的仿真结果的示图。
图6A至图6D是示出根据示例实施例的跨阻放大器的测量的小信号参数的示图。
图7A至图7C是示出根据示例实施例的跨阻放大器的测量的大信号参数的示图。
具体实施方式
概述
在一个实施例中，提供了用于线性跨导放大器的电路。该电路包括可前端部分和编程增益放大器部分，该前段部分被配置为接收输入电流信号，该可编程增益放大器部分耦合到该前端部分。该可编程增益放大器部分包括串联连接的多个反相器，在该多个反相器之间没有布置电阻。输出缓冲器部分耦合到可编程增益放大器部分并且被配置为输出电压信号。
示例性实施例
通过低压CMOS工艺来构建高速线性跨导放大器(TIA)存在一些挑战。其中一个考虑因素是可以使用的低电源电压所施加的低信号摆幅。随着信号摆幅的增加，失真迅速增加。负反馈不能用于改善线性度，因为在所关注的频率(约30Ghz)下，环路增益将非常低。除该难题之外的是输入的宽动态范围。在低输入电平下，信噪比(SNR)受TIA生成的噪声的限制。即使在实现涉及输入的低噪声之后，也应使TIA输出足够大，以克服链路中的后续A/D转换器的量化噪声。使用传统技术的低压技术中的较大摆幅是非常非线性的。当输入信号较大时，非线性会变得更差。因此，低噪声、宽动态范围、高增益带宽、线性TIA是非常有用的。TIA中存在若干功能块，每个功能块都必须针对增益、带宽、噪声和线性度进行优化设计，如下所述。
图1是根据示例性实施例的光收发器100的框图，在该光收发器中可以使用线性TIA。光收发器只是根据本文所示实施例的线性TIA的使用的一个示例。光收发器100包括光集成电路(IC)102，该光集成电路(IC)102耦合到一个或多个光纤(线路)。图1所示的光线路包括输出线104-1和输入线104-2，输出线104-1被配置为从光IC 102转发光信号，输入线104-2被配置为向光IC 102转发光信号。光IC 102包括电光调制器106和光电二极管108。在一个实施例中，电光调制器106可以是输出例如53.125GBd PAM-4光信号的Mach-Zehnder调制器。光电二极管108被配置为将PAM-4光信号转换为电流信号。
光收发器100还包括电IC 110，该电IC 110耦合到光IC 102。在发送侧，电IC 110包括被配置为驱动电光调制器106的电光干涉仪驱动器112、PAM编码器114、以及被配置为发送或接收来自主机120的NRZ信号的主机串行器/解串行器(SERDES)116。在一个示例中，电光干涉仪驱动器112可以是Mach-Zehnder干涉仪(MZI)驱动器。在接收侧，电IC 110包括TIA 122、时钟和数据恢复(CDR)电路124、以及PAM解码器126。TIA 122是线性TIA，其被配置为将从光电二极管108接收的电流信号转换为电压信号并放大该电压信号。在一个实施例中，通过CMOS工艺制造的TIA 122对于100Gbps/λ链路，可容忍高达5％的THD(总谐波失真)或小于2％的THD以产生四个等间距电平。
在一个实施例中，光收发器100是收发器系统级封装(SiP)，包括具有单片集成TIA的电IC 110，该电IC 110芯片倒装在光IC 12上。
图2是根据示例性实施例的线性TIA 122的框图。线性TIA 122包括跨阻前端部分202、单端到差分(single-to-differential)转换器204、可编程增益放大器(PGA)部分206、以及输出缓冲器部分208。TIA 122的前端部分202可以是电流到电压(I/V)转换器。前端部分202被配置为接收光电二极管108(图1)的电流输出并将其转换为电压信号。由于光电二极管电流固有地是单端的，所以前端部分202的输出也是单端的。因此，在一些实施例中，单端到差分转换器204被用于从前端部分202接收电压信号VAM并生成互补信号VAP。PGA部分206被配置为接收互补电压信号VAM和VAP并对其进行放大。输出缓冲器部分208被配置为耦合到PGA部分206以接收经放大的电压信号，并提供期望的阻抗以将电压信号VOP和VOM输出到CDR 124(图1)中的模数转换器(ADC)。
在一些实施例中，线性TIA 122还可以包括第一DC反馈电路210和第二DC反馈电路212。第一反馈电路210耦合在TIA 122的电流源214和单端到差分转换器204的输出之间。第一反馈电路210被配置为减去从光电二极管108接收的光电二极管电流的平均值。第二反馈电路212耦合在输出缓冲器部分208的输出和PGA部分206的第一级之间。第二反馈电路212被配置为使TIA 122中的随机失配效应最小化并防止增益级的饱和。
图3A是示出根据一个示例性实施例的线性′I′IA 122的实现方式的详细示意图。在一种实现方式中，跨阻前端部分202包括并联反馈反相器304。并联反馈反相器304将光电探测器(例如，图1中的光电二极管108)的电流输出Iin转换为电压。前端部分202的反馈回路中的电阻元件可以是MOS器件306，其在三极管区域(欧姆模式)中工作以减少寄生并实现比可编程多晶硅电阻更高的带宽。MOS器件306还可以节省芯片上宝贵的基板面积。跨阻前端部分202的输出是电压信号VAM，该电压信号VAM是单端电压信号。由于模数转换(ADC)过程使用差分(或平衡)输入，单端信号可以被转换为差分或平衡形式。
单端电压信号VAM被馈送到单端到差分转换器204。单端到差分转换器204是互补信号生成器，其被配置为根据电压信号VAM生成互补信号VAP。就线性而言，单端到差分转换器可能是最具挑战性的模块。现有技术的单端到差分转换器通常使用差分对，其中I/V转换器的输出被施加到差分对的一个输入，而另一个输入连接到AC接地(合适的DC电压)。只有当尾电流源是理想的(无限阻抗)并且输入足够小以致差分对不将尾电流全部转向一侧或另一侧时，这样的电路才产生平衡的差分输出。对于来自I/V转换器的信号的实际范围，差分输出可能是高度非线性的。当差分对的输入为单端时，源级负反馈(sourcedegeneration)技术将不能很好地工作。此外，尾电流源远不是理想的。简单级联或增益增强级联等技术仅在低频时有效。因此，电流源具有相当低的阻抗(尤其是在高频下)。这会导致电流值作为输入信号的函数而变化。具有依赖于信号的偏置电流的效果使得输出是非线性的。
为了解决这些问题，如图3A所示，在一种形式中，单端到差分转换器204包括第一反相器INVl，该第一反相器INVl串联地耦合到第二反相器INV2，该第二反相器INV2具有从其输出到其输入的短路连接。第一反相器INVl用作驱动器，其驱动短路的第二反相器INV2的负载以生成互补的信号VAP。第一反相器INVl具有耦合到前端部分202的输入和耦合到第二反相器INV2的输入的输出。第二反相器1NV2具有耦合到PGA部分206的输出。互补信号VAP的幅度由驱动(INVl)和负载(INV2)反相器的大小之比决定，因此可以受到非常严格的控制。在一个实施例中，第一反相器INVl和第二反相器INV2的大小可以是相似或相同的。在另一实施例中，负载反相器INV2的大小小于驱动反相器INV1的大小，以获得单位增益。单端到差分转换器204被配置为根据输入信号VAM生成180度异相信号VAP。互补路径的任何附加相移都很小，因为极点频率接近器件的特征频率(fT)。由于单端到差分转换器204的增益主要受驱动器反相器INV1和负载反相器INV2的跨导比的影响，因此增益与工艺和温度变化无关。这种单端到差分布置是精确的，因为信号的幅度和相位不具有任何电阻依赖性，因为单端到差分转换器204不包括电阻。然而，可以采用其他形式的单端到差分转换器204，例如包括电阻组件的跨导纳跨阻(TAS-TIS)电路。
PGA部分206包括第一信号路径312和第二信号路径314，该第一信号路径312和该第二信号路径314分别接收互补电压信号VAM和VAP。第一信号路径312和第二信号路径314中的每一者都具有串联连接的多个反相器，而在该多个反相器之间没有布置电阻。第一信号路径312直接耦合在前端部分202之后，而第二信号路径314直接耦合在单端到差分转换器204之后。例如，第一信号路径312和第二信号路径314中的每一者可以包括3个粗(例如，0或5db)可编程增益级(PGA-C)和精增益级(例如具有0.5db步长)(PGA-F)的级联。然而，连接的反相器的数量并不是如此受限，并且可以采用其他数量的PGA-C和PGA-F。图3B示出了粗可编程增益级PGA-C的更详细视图。PGA-C中的负载是固定短路反相器316，固定短路反相器316与可开关短路反相器318并联，两者均由驱动器反相器320所驱动。可开关短路反相器318可通过打开或关闭由控制信号驱动的开关318-1和318-2而被接通或断开。在一种形式中，开关318-1和318-2可以是MOS器件。每个可编程增益级PGA-C还包括并联峰值电感322，并联峰值电感322耦合在固定短路反相器316和驱动器反相器320之间。
图3C示出了精可编程增益级PGA-F的示意图。精增益级PGA-F包括固定短路反相器324，该固定短路反相器324与多个较小可开关短路反相器326并联，所有这些反相器均由驱动器反相器328所驱动。随着更多较小可开关短路反相器326被接通，有效负载电阻1/g减小，增益也减小。此拓扑使针对给定电源电压可实现的线性电压摆幅最大化。精增益级PGA-F还包括并联峰值电感330，该并联峰值电感330耦合在固定短路反相器324和驱动器反相器328之间。在所有这些级中，负载的跨导非线性部分地抵消了由驱动器产生的非线性，从而改善了整体线性度。所有级都存在并联尖峰电感，扩展了在更高的增益设置下的带宽。在较低的增益下，带宽固有地较宽，负载的输出Q减小，从而防止任何不期望的峰值。
回到图3A，第一信号路径312和第二信号路径314通过多个反相器332相互交叉耦合。互补信号路径312和314之间的这些交叉耦合反相器332使得施加到互补路径312和314的输入的任何幅度和相位失配最小化。
输出缓冲器部分208耦合在PGA部分206之后。具体地，第一信号路径312和第二信号路径314分别耦合到输出缓冲器334-1和334-2。现在将参考图3D以获得输出缓冲器334-1和334-2的示意图。输出缓冲器334-1和334-2中的每一者包括驱动器反相器336，该驱动器反相器336驱动短路反相器负载338，以提供例如50Ω的输出阻抗。输出缓冲器334-1和334-2中的每一者还包括并联峰值电感340，该并联峰值电感340耦合在固定短路反相器338和驱动器反相器336之间。在一些实施例中，输出缓冲器拓扑可以用作电压模式驱动器，从而提供例如50Ω的受控输出阻抗，并且使串行收发器块(SERDES)中具有良好的带宽和线性。输出缓冲器334-1和334-2的功能是提供较大的线性输出摆幅，并且具有良好受控的输出阻抗。
如图3A所示，从前端部分202到输出缓冲器部分208的整个信号路径由在线性区域中工作的直流耦合反相器组成。使用多个单位大小的反相器可以消除系统偏移。在一些实施例中，使用基本CMOS反相器来构建从I/V转换器开始到输出缓冲器部分208的每个部分。每个部分可以使用任意数量的(一个或多个)基本CMOS反相器，使得在每个部分中，可以只改变反相器的数量。例如，在单端到差分转换器204中，驱动器INV1可以具有并联的9个基本反相器单元，负载INV2可以具有并联的8个单元。
在一些实施例中，TIA 122还包括第一反馈电路(DCFB1)210，该第一反馈电路(DCFB1)耦合在电流源342和单端到差分转换器308的第二反相器INV2的输出之间。第一反馈电路210包括第一电阻344、第一反相器346、第一短路反相器348、第二电阻350和第二短路反相器352，这些元件全部串联连接。第一反馈电路210被配置为减去输入处光电二极管电流的平均值。TIA 122还包括两个第二反馈电路(DCFB2)212(1)和212(2)，该两个反馈电路分别位于第一信号路径312和第二信号路径314上。第二反馈电路212(1)和212(2)中的每一者耦合在输出缓冲器334-1或334-2的输出和PGA部分206的第一级(即，信号路径中的第一个粗PGA(PGA-C))之间。第二反馈电路212(1)和212(2)的组件与第一反馈电路210的组件类似，因此不作描述。第二反馈电路212(1)和212(2)被配置为使随机失配效应最小化和防止增益级饱和。DC反馈回路也使用单位大小的反相器，并为信号提供小于100kHz的高通转角频率。通过监测时钟和数据恢复(CDR)块124(图1)中的A/D转换器(ADC)输出，利用固件实现提供给TIA 122的自动增益控制(AGC)。
采用差分对的传统TIA设计具有良好的共模和电源噪声抑制。然而，诸如上述实施例中使用的那些DC耦合的反相器没有这种抗扰性。因此，可以提供片上可编程线性调节器(其提供与电压源和衬底噪声的隔离)，以为TIA 122中的整个信号路径供电，从而形成动态电压缩放(DVS)方案。此外，根据一些实施例的DVS方案考虑了可能影响TIA的性能的工艺和温度变化。
图4图示出根据示例性实施例的DVS电路400，其减少了制造工艺、输入电压以及温度变化对TIA的影响。DVS电路400包括线性TIA 122、可编程线性调节器402、工艺和温度监测器404、以及频率比较器406。线性调节器402被配置为向TIA 122以及工艺和温度监测器404提供适当的功率。线性调节器402包括可编程基准410、比较器412、复制负载414、两个晶体管416和418、以及电容器419，以将输出电压VREG调节到0.75V到1.25V之间。可编程基准410基于从频率比较器406接收到的工艺和温度数据向比较器412输出控制信号。比较器412将来自可编程基准410的控制信号与来自复制负载414的信号进行比较，并向晶体管416和418输出调节信号以调节提供到线性TIA 122的电压。电容器419布置在经调节的输出和地之间，并且进一步提高了对衬底噪声的抗扰性。
经调节的电压适应工艺和温度变化，从而严格控制TIA 122的带宽和峰值。线性调节器402使用工艺和温度数据来调节电压。工艺和温度数据指示影响线性TIA 122的工艺和温度变化。工艺和温度监测器404被配置为监测工艺和温度变化。工艺和温度监测器404包括环形振荡器(RO)420和两个晶体管MPT和MNT，用以保护RO不受过电压的影响。
根据工艺、电压和温度(PVT)变化，经调节的电压的范围为例如从0.75到1.25V。在本示例中，晶体管的任何两个端子两端的电压不可以超过0.9V。由与TIA 122中的那些反相器相同的单元大小的反相器制成的RO 420用作PVT变化传感器。RO 420用作工艺和温度传感器，并且具有由多个(例如，2个)单元反相器构成的延迟级。因此，TIA 122与传感器420的元件之间存在高度的相关性。因此，可以将经调节的电源电压精确地调整到几毫伏以内，以在所有工艺和温度范围上获得最佳增益和带宽。尽管TIA 122的电压摆幅远低于轨对轨(rail-to-rail)，但环形振荡器以轨对轨摆动。因此，添加了在三极管区域中的MOS器件(MPT和MNT)以防止过电压。在频率比较器406处，将受工艺和温度变化影响的RO 420的频率422与基准时钟424进行比较。因此，频率比较器406的数字输出表示TIA 122的工艺角和温度。线性调节器402通过固件反馈回路而被编程以获得目标RO频率。下面描述了用于调节到TIA 122的电压输出的示例性控制算法：
·复位时VTT＝0.91V；
·频率比较器的目标输出为1F1(h)(可编程)；
·根据频率比较器的输出，调节器输入增加/减少1LSB(8mv)；
·重复上述步骤，直到输出在期望值(软件可编程)的目标计数(1F1±3)内；
·可以编程比较器的分辨率/范围(期望的计数器值适当地从1F1按比例缩放)。
经调节的电源电压VREG可针对不同的工艺角和温度自动调整，以针对TIA 122使带宽最大化并且使任何带内峰值最小化。在一个实施例中，反相器级中的所有晶体管在饱和区域中被偏置，并且DVS电路400调整它们的偏置点以补偿迁移率和阈值电压的变化。因此，通过DVS电路400，TIA 122中的所有器件的跨导在工艺、电压和温度(PVT)变化中受到严格的控制。类似地，前端部分202(图3A)的反馈路径中的三极管器件的输出电导也由类似的方案紧密约束。
由于在晶圆级处无法完全确定TIA的性能，如果没有工艺和温度调整，可能会有很大的模块良率损失。由于性能上的缺陷而丢弃已组装的模块是非常昂贵的。该调整方案还可用于精调所接收的数据眼(data eye)的质量。根据上述公开的技术，由于工艺和温度变化被自动补偿以将关键性能参数维持在非常严格的范围内，因此预期的TIA的参数良率非常高。
图5A和图5B图示出对于多个工艺和温度角以及PGA设置(总计432个组合)的TIA跨阻仿真。图5A示出了没有DVS电路的TIA的结果，图5B示出了具有DVS电路的TIA的结果。如这些图所示，没有DVS电路的TIA在较差情况下具有10.5GHz的带宽和7.2db的峰值，而DVS电路的TIA在较差情况下具有26.3GHz的带宽和1.4db的峰值。在图5A和图5B中清楚地示出如上所公开的DVS电路在严格地控制带宽和带内峰值方面的有效性。
TIA所有功能的基本构建块是在线性工作区偏置的CMOS反相器。这样的自偏置反相器的偏置电流对PVT的变化非常敏感。因此，设计了一种DVS方案来控制诸如带宽、电压摆幅和线性度之类的关键参数。除了提供电源噪声抗扰性外，自适应电压调节器还控制MOS晶体管的跨导和输出电导，使其随PVT变化受到严格的限制。此特征使使用这些技术的TIA或任何其他电路对于制造是友好的。尽管诸如增益、带宽和线性度之类的参数非常严格并且是最新的，但在批量生产中，在制造中不存在由于一个或多个参数不符合规范而导致的良率损失。
在一个示例中，使用16nm鳍式场效应晶体管(FinFET)技术来制造包括符合本公开的实施例的TIA的半导体芯片。为了进行电气测量，每个芯片都安装在硅电中介层上，该硅电中介层具有用于输入和输出的50Ω的迹线和探针垫。为了进行光到电测量，每个芯片被安装在如102这样的光IC上。图6A至图6D示出了增益设置为78dBΩ时测量的小信号参数。在测试设置的50Ω环境中，s参数(图6A)被测量并通过Zt＝Z0-s21/(1-s11)(图6B)被转换为跨阻。图6C还示出了输出和输入参考噪声谱密度。平均输入电流噪声密度为18.3pΑ/√Ηz。对于来自典型(TTl)、慢速(SS1、SS2)和快速批次(FF1、FF2)的5个样本，TIA的带宽被绘制为归一化RO频率的函数(图6D)。观察到RO频率与TIA带宽之间存在良好的相关性，从而验证了DVS方案的有效性。
芯片的线性和增益结果如图7A至如图7C所示。频谱分析仪捕获(图7A)示出了400MHz正弦波的基波和谐波，该正弦波在平衡不平衡转换器(balun)的帮助下以600mVpp的等效差分摆幅被进行差分测量。低电平偶数谐波显示了匹配良好的差分支路。图7B还针对不同工艺角的器件示出了总谐波失真(THD)与信号摆幅的关系。由于DVS机制针对快速工艺设置了较低的电源电压，使得THD稍高，但针对600mVpp的摆幅仍然低于2％。如图7C所示，TIA具有63到80dBΩ的增益范围(0.5dBΩ步长)，以填充ADC的满标度范围。
回到图3A，包括互补信号发生器204、PGA部分206、以及输出缓冲器部分208的电路构成了电压-电压(V/V)转换器。这样的V/V转换器可用于其他宽带应用，如高速模数转换器、高频滤波器等。
因此，本文公开了用于低压CMOS工艺的PAM-4光链路的工艺和温度不敏感、低噪声、高增益带宽积的线性TIA。该线性TIA可在能与其他信号处理功能集成的低压CMOS工艺中实现，以提供低成本的单芯片收发器解决方案。由于DVS方案进行了工艺和温度补偿，该TIA的参数良率较高。这有助于提高模块良率并降低制造成本。基于本文公开的技术，不需要为了满足TIA规范而偏移工艺。
工艺和温度补偿方案也可用于微调所接收的眼的质量。可以采用系统板上的基准时钟，而不需要诸如带隙基准之类的精确电压。可以实现具有良好线性度的大信号摆幅，并在输出端产生良好的信号与噪声加失真比(SNDR)。这减轻了时钟和数据恢复块124(图1)中的A/D转换器的热噪声限制，并降低了功耗。
综上，在一个方面中，提供了一种电路。该电路包括被配置为接收输入电流信号的前端部分、耦合到前端部分的可编程增益放大器部分和耦合到可编程增益放大器部分并被配置为输出电压信号的输出缓冲器部分。可编程增益放大器部分包括串联连接的多个反相器，在该多个反相器之间没有布置电阻。
在一个实施例中，前端部分包括并联反馈反相器，该并联反馈反相器具有包括金属氧化物半导体器件的反馈结构。
可编程增益放大器部分可以包括多个粗可编程增益级并包括精可编程增益级。该多个粗可编程增益级中的每一者可以包括：固定短路反相器，该固定短路反相器与可开关短路反相器并联；以及并联尖峰电感器，该并联尖峰电感器与固定短路反相器串联。精细可编程增益级可包括多个可开关短路反相器。
输出缓冲器部分可以包括串联连接的驱动器反相器和短路反相器，其中，该驱动器反相器驱动该短路反相器。
该电路还可以包括单端到差分转换器，该单端到差分转换器耦合在前端部分和可编程增益放大器部分之间并被配置为向可编程增益放大器部分提供差分信号，该单端到差分转换器包括至少第一反相器和第二反相器，该第一反相器的输入耦合到前端部分，输出耦合到该第二反相器，该第二反相器的输出耦合到可编程增益放大器部分，该第二反相器的输入和输出被短路。可编程增益放大器部分可以包括：第一信号路径，该第一信号路径具有串联连接的第一多个反相器，在该第一信号路径之间没有布置电阻，其中，该第一信号路径直接耦合在前端部分之后；以及第二信号路径，该第二信号路径具有串联连接的第二多个反相器，在该第二信号路径之间没有布置电阻，其中，该第二信号路径直接耦合在所述单端到差分转换器之后。该第一信号路径和该第二信号路径通过反相器交叉耦合，从而减少该第一信号路径和该第二信号路径的信号之间的幅度和相位失配。
该电路还可以包括：第一反馈电路，该第一反馈电路耦合在该电路的电流源和单端到差分转换器的第二反相器的输出之间；以及第二反馈电路，该第二反馈电路耦合在输出缓冲器部分的输出和可编程增益放大器部分的第一级之间。
在另一方面，提供了一种器件。该器件包括跨阻放大器和可编程线性调节器，该可编程线性调节器被配置为向该跨阻放大器提供可调电压。该跨导放大器包括被配置为接收输入电流信号的前端部分、耦合到前端部分的可编程增益放大器部分和耦合到可编程增益放大器部分并被配置为输出电压信号的输出缓冲器部分。可编程增益放大器部分包括串联连接的多个反相器，在该多个反相器之间没有布置电阻。
在另一种形式中，提供了单端到差分转换器。该单端到差分转换器包括至少第一反相器和第二反相器，该第一反相器具有输入，并且该第一反相器的输出耦合到第二反相器的输入，该第二反相器具有输出，该第二反相器的输入和输出被短路。
在另一种形式中，提供了输出缓冲器，其包括串联连接的驱动器反相器和短路反相器，其中，该驱动器反相器驱动该短路反相器。
以上描述仅意在作为示例。在不脱离本文所描述的概念的范围以及在权利要求的等效的范围和范畴内的情况下，可以在对其进行各种修改和结构改变。

Claims (18)

1.一种电路，包括：
前端部分，所述前端部分被配置为接收输入电流信号，其中，所述前端部分包括并联反馈反相器，所述并联反馈反相器具有包括金属氧化物半导体器件的反馈结构；
可编程增益放大器部分，所述可编程增益放大器部分耦合到所述前端部分并且包括串联连接的多个反相器，在所述多个反相器之间没有布置电阻；以及
输出缓冲器部分，所述输出缓冲器部分耦合到所述可编程增益放大器部分并且被配置为输出电压信号。
2.根据权利要求1所述的电路，其中，所述可编程增益放大器部分包括多个粗可编程增益级并包括精可编程增益级。
3.根据权利要求2所述的电路，其中，所述多个粗可编程增益级中的每一者包括：
固定短路反相器，所述固定短路反相器与可开关短路反相器并联；以及
并联尖峰电感器，所述并联尖峰电感器与所述固定短路反相器串联。
4.根据权利要求2至3中任一项所述的电路，其中，所述精可编程增益级包括多个可开关短路反相器。
5.根据前述权利要求中任一项所述的电路，其中，所述输出缓冲器部分包括串联连接的驱动器反相器和短路反相器，其中，所述驱动器反相器被配置为驱动所述短路反相器。
6.根据前述权利要求中任一项所述的电路，还包括：
单端到差分转换器，所述单端到差分转换器耦合在所述前端部分和所述可编程增益放大器部分之间并被配置为向所述可编程增益放大器部分提供差分信号，所述单端到差分转换器包括至少第一反相器和第二反相器，所述第一反相器的输入耦合到所述前端部分，输出耦合到所述第二反相器的输入，所述第二反相器的输出耦合到所述可编程增益放大器部分，所述第二反相器的输入和输出被短路。
7.根据权利要求6所述的电路，其中，所述可编程增益放大器部分包括：
第一信号路径，所述第一信号路径具有串联连接的第一多个反相器，在所述第一多个反相器之间没有布置电阻，其中，所述第一信号路径直接耦合在所述前端部分之后；以及
第二信号路径，所述第二信号路径具有串联连接的第二多个反相器，在所述第二多个反相器之间没有布置电阻，其中，所述第二信号路径直接耦合在所述单端到差分转换器之后。
8.根据权利要求7所述的电路，其中，所述第一信号路径和所述第二信号路径通过反相器交叉耦合，从而减少所述第一信号路径和所述第二信号路径的信号之间的幅度和相位失配。
9.根据权利要求6至8中任一项所述的电路，还包括：
第一反馈电路，所述第一反馈电路耦合在所述电路的电流源和所述单端到差分转换器的所述第二反相器的输出之间；以及
第二反馈电路，所述第二反馈电路耦合在所述输出缓冲器部分的输出和所述可编程增益放大器部分的第一级之间。
10.一种器件，包括：
跨阻放大器；以及
可编程线性调节器，所述可编程线性调节器被配置为向所述跨阻放大器提供可调电压；
其中，所述跨阻放大器包括：
前端部分，所述前端部分被配置为接收输入电流信号，其中，所述前端部分包括并联反馈反相器，所述并联反馈反相器具有包括金属氧化物半导体器件的反馈路径；
可编程增益放大器部分，所述可编程增益放大器部分耦合到所述前端部分并且包括串联连接的多个反相器，所述多个反相器之间没有布置电阻；以及
输出缓冲器部分，所述输出缓冲器部分耦合到所述可编程增益放大器部分并且被配置为输出电压信号。
11.根据权利要求10所述的器件，还包括：
环形振荡器，所述环形振荡器耦合到所述可编程线性调节器的输出：以及
频率比较器，所述频率比较器耦合到所述环形振荡器并被配置为将所述环形振荡器的频率与基准频率进行比较，
其中，所述可编程线性调节器基于所述比较器的比较结果受到控制。
12.根据权利要求10至11中任一项所述的器件，其中，所述可编程增益放大器部分包括多个粗可编程增益级并包括精可编程增益级。
13.根据权利要求12所述的器件，其中，所述多个粗可编程增益级中的每一者包括：
固定短路反相器，所述固定短路反相器与可开关短路反相器并联；以及
并联尖峰电感器，所述并联尖峰电感器与所述固定短路反相器串联。
14.根据权利要求12至13中任一项所述的器件，其中，所述精可编程增益级包括多个可开关短路反相器。
15.根据权利要求10至14中任一项所述的器件，其中，所述输出缓冲器部分包括串联连接的驱动器反相器和短路反相器，其中，所述驱动器反相器被配置为驱动所述短路反相器。
16.根据权利要求10至15中任一项所述的器件，还包括：
单端到差分转换器，所述单端到差分转换器耦合在前端部分和可编程增益放大器部分之间并被配置为向可编程增益放大器部分提供差分信号，所述单端到差分转换器包括至少第一反相器和第二反相器，所述第一反相器的输入耦合到所述前端部分，输出耦合到所述第二反相器的输入，所述第二反相器的输出耦合到所述可编程增益放大器部分，所述第二反相器的输入和输出被短路。
17.根据权利要求16所述的器件，其中，所述可编程增益放大器部分包括：
第一信号路径，所述第一信号路径具有串联连接的第一多个反相器，在所述第一多个反相器之间没有布置电阻，其中，所述第一信号路径直接耦合在所述前端部分之后；以及
第二信号路径，所述第二信号路径具有串联连接的第二多个反相器，在所述第二多个反相器之间没有布置电阻，其中，所述第二信号路径直接耦合在所述单端到差分转换器之后。
18.根据权利要求17所述的器件，其中，所述第一信号路径和所述第二信号路径通过反相器交叉耦合，从而减少所述第一信号路径和所述第二信号路径的信号之间的幅度和相位失配。
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