CN111261611A - 半导体结构、集成芯片和形成沟槽电容器的方法 - Google Patents

半导体结构、集成芯片和形成沟槽电容器的方法 Download PDF

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Abstract

本申请的各个实施例涉及具有导电帽结构的沟槽电容器。在一些实施例中，沟槽电容器包括下部电容器电极、位于下部电容器电极上面的电容器介电层以及位于电容器介电层上面的上部电容器电极。电容器介电层和上部电容器电极凹入衬底中并且限定凹陷到衬底中的间隙。导电帽结构位于上部电容器电极上并且密封上部电容器电极上的间隙。在一些实施例中，导电帽结构包括通过物理气相沉积(PVD)形成的金属层，并且还包括通过化学气相沉积(CVD)形成在金属层上面的金属氮化物层。在其他实施例中，导电帽结构是或包括其他合适的材料和/或通过其他沉积工艺形成。本发明的实施例还涉及半导体结构、集成芯片和形成沟槽电容器的方法。

Description

半导体结构、集成芯片和形成沟槽电容器的方法
技术领域
本发明的实施例涉及半导体结构、集成芯片和形成沟槽电容器的方法。
背景技术
移动电话和其他移动设备通常依赖于陶瓷电容器和离散地安装到移动设备的印刷电路板(PCB)的其他无源器件。然而，这在PCB上使用大量表面区域，因此限制了移动设备尺寸和/或移动设备功能。此外，离散地安装无源器件增加了制造成本。因此，移动设备越来越多地转向集成无源器件(IPD)以减小尺寸，降低成本并增加功能。IPD是嵌入单个单片器件中并封装为集成电路(IC)的一个或多个无源器件的集合。
发明内容
本发明的实施例提供了一种半导体结构，包括：衬底；沟槽电容器，包括下部电容器电极、位于所述下部电容器电极上面的电容器介电层以及位于所述电容器介电层上面的上部电容器电极，其中，所述电容器介电层和所述上部电容器电极凹入所述衬底中并且限定凹陷到所述衬底中的间隙；以及导电帽结构，位于所述上部电容器电极上，其中，所述导电帽结构位于所述间隙上面并且密封所述间隙。
本发明的实施例提供了一种集成芯片，包括：衬底；沟槽电容器，包括堆叠在所述衬底上方的多个沟槽内电极和多个电容器介电层，其中，所述沟槽内电极和所述电容器介电层限定突出到所述衬底中的第一沟槽段和第二沟槽段，并且还限定分别在所述第一沟槽段和所述第二沟槽段处分别凹进到所述衬底中的第一空腔和第二空腔；以及第一导电帽结构，位于所述第一沟槽段处的所述沟槽电容器上面，其中，所述第一导电帽结构部分地填充所述第一空腔并且气密地密封所述第一空腔。
本发明的又一实施例提供了一种用于形成沟槽电容器的方法，所述方法包括：图案化衬底以形成第一沟槽；形成介电层，所述介电层位于所述衬底上面并且衬里所述第一沟槽；形成电极层，所述电极层位于所述介电层上面并且衬里所述介电层上方的所述第一沟槽，其中，所述电极层限定第一间隙；在所述电极层上方形成导电帽层，其中，所述导电帽层覆盖并且密封所述第一间隙而不填充所述第一间隙；图案化所述导电帽层以形成第一导电帽结构，所述第一导电帽结构位于所述第一间隙上面并且密封所述第一间隙；以及图案化所述电极层以在所述第一导电帽结构下面形成第一上部电容器电极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了包括导电帽结构的沟槽电容器的一些实施例的截面图。
图2A至图2E示出了图1的沟槽电容器的各个可选实施例的截面图。
图3A至图3C示出了沟槽电容器的各个实施例的截面图，该沟槽电容器包括独立于多个沟槽段的多个导电帽结构。
图4A和图4B示出了图3A至图3C中任一个中的沟槽电容器的各个实施例的顶部布局。
图5示出了图4A的沟槽电容器的更详细的顶部布局，其中示出了沟槽内电容器电极。
图6示出了沟槽电容器的一些实施例的截面图，沟槽电容器包括由多个沟槽段共享的单个导电帽结构。
图7示出了图6的沟槽电容器的一些实施例的顶部布局。
图8A和图8B示出了沟槽电容器的各个实施例的截面图，该沟槽电容器包括独立于多个沟槽组的多个导电帽结构。
图9A和图9B示出了图8A的沟槽电容器的各个实施例的顶部布局。
图10示出了沟槽电容器的一些实施例的截面图，该沟槽电容器电耦合到晶体管并且包括独立于多个沟槽段的多个导电帽结构。
图11至图22示出了用于形成包括导电帽结构的沟槽电容器的方法的一些实施例的一系列截面图。
图23示出了图11至图22的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
例如，沟槽电容器可以嵌入在集成无源器件(IPD)中并用于代替陶瓷电容器以减小移动设备的尺寸，降低移动设备的成本，增加移动设备的功能，或任何前述的组合。在形成沟槽电容器期间，在衬底中形成沟槽。然后交替地形成衬里沟槽的多个电极和一个或多个介电层。该方法的挑战是在顶部电极中可能形成间隙。对于在衬底的边缘处的沟槽电容器，相应的间隙可以捕获在形成(例如，图案化)电极时使用的光刻胶，因为当通过旋涂形成时，光刻胶在衬底的边缘处趋向于更厚。捕获的光刻胶可能导致金属间介电(IMD)层的破裂和/或分层，因此可能导致低产率。
为了防止光刻胶被捕获在沟槽电容器的间隙中，可以形成填充和密封间隙的电介质(例如，氧化物)帽结构。然而，电介质帽结构带来了挑战。电介质帽结构可以例如通过原子层沉积(ALD)形成。然而，ALD昂贵且使用前体。前体可能被捕获在间隙中并且可能无法完全反应(例如，由于间隙的高高宽比)。捕获的前体脱气，这可能导致帽结构和/或其他结构的破裂和/或分层。电介质密封结构还在衬底上施加应力和/或用作从上面的导线延伸到顶部电极的接触通孔的电屏障。对于前者，当在大部分衬底上方大量形成沟槽电容器时，应力可能足以引起衬底和/或衬底上的其他结构的翘曲和/或破裂。
本申请的各个实施例涉及一种沟槽电容器和相应的方法，沟槽电容器包括导电帽结构。在一些实施例中，该方法包括图案化衬底以形成沟槽，以及随后形成位于衬底上面并衬里沟槽的介电层。形成电极层，电极层位于介电层上面并且衬里介电层上方的沟槽。电极层形成有间隙。在电极层上方形成导电帽层，并且导电帽层形成为覆盖并密封间隙而不填充间隙。图案化导电帽层以形成位于间隙上面并密封间隙的导电帽结构。然后图案化电极层以在导电帽结构下面形成上部电容器电极。
因为导电帽结构是导电的，所以导电帽结构不用作从上面的线延伸到上部电容器电极的接触通孔的电屏障。因为导电帽结构仅部分地填充间隙，所以来自导电帽结构的衬底上的应力最小，并且间隙可以变形以吸收衬底上的应力。因此，衬底的翘曲和/或破裂的可能性较小，和/或衬底上的层(例如，IMD层)的翘曲和/或破裂的可能性较小。因为导电帽结构密封间隙，所以导电帽结构防止光刻胶在间隙中积聚。因为难以从间隙去除光刻胶，如果间隙被光刻胶填充，则间隙可能无法吸收衬底上的应力和/或可能对衬底施加应力(例如，由于高热膨胀系数)。因此，因为导电帽结构防止光刻胶在间隙中积聚，所以导电帽结构可以减少衬底的翘曲和/或破裂和/或减少衬底上的层的翘曲和/或破裂。
可以例如通过物理气相沉积(PVD)沉积第一导电层以及随后通过金属有机化学气相沉积(MOCVD)沉积第二导电层来形成导电帽层。第一导电层密封间隙，并且因为PVD不依赖于前体，所以没有前体被捕获在间隙中。因为没有捕获在间隙中的前体，所以减少了从间隙中脱气，因此减少了衬底上的层的破裂和/或分层。例如，第二导电层可以耐氧化和/或可以例如保护第一导电层免受氧化，因此氧化物不会形成并且用作从上面的线延伸到上部电容器电极的接触通孔的电屏障。
通过PVD形成第一导电层，第一导电层不会受到“衬底”效应的影响。衬底效应是指对于不同的衬底以不同的速率沉积。利用不同的沉积速率，形成的层比其它方式更厚，以补偿最坏情况，由此浪费材料和金钱。此外，通过分别形成钛和氮化钛的第一导电层和第二导电层，第一导电层可以在MOCVD期间用作第二导电层的润湿层。结果，第二导电层也不会受到衬底效应的影响，并且可以降低材料成本。注意，在可选实施例中，其他材料和/或沉积工艺是合适的。
参考图1，提供了包括导电帽结构102的沟槽电容器的一些实施例的截面图100。沟槽电容器可以是集成电路(IC)、IPD或一些其他半导体结构或其部分。沟槽电容器位于衬底104上面并且具有延伸到衬底104的顶部中的沟槽段106。沟槽段106填充由衬底104限定的沟槽104t并且限定凹入衬底104中的间隙108。沟槽104t可以例如具有高高宽比(即，高与宽的高比率)。高高宽比可以例如大于约25：1、约30：1、约20：1至40：1或一些其他合适的值。衬底104可以是例如体硅衬底、绝缘体上硅(SOI)衬底或一些其他合适的半导体衬底。
间隙108位于导电帽结构102下方并且由导电帽结构102密封，并且例如也可称为空腔、气隙、充气间隙、空隙或一些其它合适的名称。在一些实施例中，间隙108由导电帽结构102真空密封和/或气密密封。在一些实施例中，间隙108填充有气体，包括空气、氧气、氮气、氩气、二氧化碳、一些其他合适气体或前述的任何组合。导电帽结构102是导电的并且可以是或包括例如单一材料或多种材料。在一些实施例中，导电帽结构102是或包括纯/元素钛、一些其他合适的金属、金属材料、氮化钛、氮化钽、一些其他合适的金属氮化物、一些其他合适的导电材料或前述的任何组合。在一些实施例中，导电帽结构102包括下部导电帽层(未示出)，并且还包括位于下部导电帽层上面的上部导电帽层(未示出)。上部导电帽层可以例如用作氧气阻挡以防止氧气到达并氧化下部导电帽层。下部导电帽层可以是例如或包括纯/元素钛或一些其他合适的导电材料。上部导电帽层可以是例如或包括氮化钛或一些其他合适的导电氧阻挡材料。在一些实施例中，导电帽结构102具有T形轮廓或一些其他合适的轮廓。
通过密封间隙108而不填充间隙108，间隙108可以变形以吸收衬底104上的应力。因此，衬底104的翘曲和/或破裂和/或衬底104上的层的翘曲和/或破裂可以减少。此外，通过密封间隙108，导电帽结构102防止光刻胶在形成沟槽电容器期间在间隙108中积聚。光刻胶难以从间隙108中去除。此外，间隙108中的光刻胶防止间隙108变形以吸收衬底104上的应力和/或可能由于例如高热膨胀系数而对衬底104施加应力。因此，通过防止光刻胶在间隙108中积聚，导电帽结构102可以减小衬底104上的应力。这进而可以减少衬底104的翘曲和/或破裂和/或衬底104上的层的翘曲和/或破裂。
沟槽电容器包括介电衬垫层110、多个电容器介电层112和多个沟槽内电容器电极114。介电衬垫层110衬里沟槽段106的下侧。电容器介电层112和沟槽内电容器电极114交替地堆叠在介电衬垫层110上方，使得每个沟槽内电容器电极114通过相应的一个电容器介电层112与每个相邻的沟槽内电容器电极114间隔开。此外，电容器介电层112和沟槽内电容器电极114的宽度Wtce从沟槽电容器的底部到沟槽电容器的顶部减小。在一些实施例中，每个电容器介电层112具有与紧接在下面的一个沟槽内电容器电极114相同的宽度。在可选实施例中，每个电容器介电层112具有与紧接在上面的一个沟槽内电容器电极114相同的宽度。
介电衬垫层110可以例如是或包括氧化硅和/或一些其他合适的电介质。电容器介电层112可以是例如或包括氧化硅、高k电介质、一些其他合适的电介质或前述的任何组合。高k电介质的介电常数k大于氮化硅的介电常数和/或大于约10、20或50。然而，其他值也是合适的。高k电介质可以是或包括例如氧化铪(例如，HfO2)、氧化锆(例如，ZrO2)、氧化铝(例如，Al2O3)、氧化钽(例如，Ta2O5)、氧化钛(例如，TiO2)、一些其它合适的高k电介质或前述的任何组合。沟槽内电容器电极114可以是或包括例如掺杂的多晶硅、氮化钛(例如，TiN)、氮化钽(例如，TaN)、铝铜(例如，AlCu)、一些其他合适的金属和/或材料或前述的任何组合。在一些实施例中，沟槽内电容器电极114的每个包括彼此堆叠的氮化钽层和铝铜层。在一些实施例中，沟槽内电容器电极114和导电帽结构102的每个为或包括相同的材料，例如氮化钛或一些其他合适的材料。
沟槽电容器具有第一端子T1和第二端子T2。第一端子T1电耦合到从沟槽电容器的底部到沟槽电容器的顶部的沟槽内电容器电极114的每隔一个电极。此外，第二端子T2电耦合到沟槽内电容器电极114的剩余电极。在一些实施例中，第二端子T2电耦合到沟槽内电容器电极114的顶部电极。例如，这种电耦合可以通过导电帽结构102或独立于导电帽结构102。在其他实施例中，第二端子T2不电耦合到顶部电极。在一些实施例中，第二端子T2电耦合到衬底104。在这样的实施例中，衬底104的与第二端子T2电耦合的掺杂区用作衬底内电容器电极(例如，下部或底部电容器电极)，并且介电衬垫层110用作电容器介电层。例如，衬底104中的阱区(未示出)可以用作衬底内电容器电极，并且可以例如具有与衬底的主体相反的掺杂类型(例如，P型或N型)。作为另一个示例，衬底104的主体区104b可以用作衬底内电容器电极。在其他实施例中，第二端子T2不电耦合到衬底104。
参考图2A，提供图1的沟槽电容器的一些可选实施例的截面图200A，其中导电帽结构102包括下部导电帽层102a和上部导电帽层102B。与下部导电帽层102a相比，上部导电帽层102b可以例如抗氧化，使得与下部导电帽层102a相比，上部导电帽层102b依赖于更多的能量来氧化。附加地或可选地，上部导电帽层102b可以例如阻止氧扩散或以其他方式移动穿过上部导电帽层102b至下部导电帽层102a。因此，上部导电帽层102b可以例如用作阻挡件以防止下部导电帽层102a的氧化。
在一些实施例中，下部导电帽层102a是纯/元素钛或一些其他合适的金属，和/或上部导电帽层102b是或包括氮化钛、氮化钽、一些其他合适的氧阻挡材料或任何前述的组合。在一些实施例中，上部导电帽层102b和沟槽内电容器电极114是或包括相同的材料，例如氮化钛或一些其他合适的材料。在一些实施例中，上部导电帽层102b是或包括金属氮化物和/或金属材料，而下部导电帽层102a是或包括金属。在一些实施例中，上部导电帽层102b和下部导电帽层102a共享金属元素，例如钛、钽或一些其他合适的金属元素。在一些实施例中，下部导电帽层102a具有T形轮廓或一些其他合适的轮廓，和/或上部导电帽层102b具有矩形轮廓或一些其他合适的轮廓。
在一些实施例中，下部导电帽层102a具有约400埃、约350-450埃之间、约350-400埃之间或约400-450埃之间的第一厚度Th1。然而，其他值也是可以接受的。如果第一厚度Th1太小(例如，小于约350埃或一些其他合适的值)，则下部导电帽层102a可能不能气密地密封间隙108和/或可能倾向于塌陷到间隙108中。如果第一厚度Th1太大(例如，大于约450埃或一些其它合适的值)，则可能浪费材料。在一些实施例中，上部导电帽层102b具有约100埃、约50-150埃之间、约50-100埃之间或约100-150埃之间的第二厚度Th2。但是，其他值也是可以接受的。如果第二厚度Th2太小(例如，小于约50埃或一些其他合适的值)，则上部导电帽层102b可能不能保护下部导电帽层102a免于氧化。例如，氧可以穿过上部导电帽层102b至下部导电帽层102a。如果第二厚度Th2太大(例如，大于约150埃或一些其它合适的值)，则可能浪费材料。
在一些实施例中，沟槽段106的宽度W为约0.2-0.6微米、约0.2-0.4微米、约0.4-0.6微米、约0.4微米或约0.3微米。在一些实施例中，沟槽段的宽度W是导电帽结构102的总厚度的约4-8倍、约4-6倍、约6-8倍、约6倍或约8倍。导电帽结构102的总厚度可以例如对应于第一和第二厚度Th1、Th2的总和。
参考图2B，提供了图2A的沟槽电容器的一些可选实施例的截面图200B，其中沟槽104t的侧壁和沟槽段106的侧壁成角度。此外，介电衬垫层110、电容器介电层112、沟槽内电容器电极114和导电帽结构102在下面的层和/或结构的拐角周围均是弯曲的。在一些实施例中，导电帽结构102的底面由于成角度的侧壁和/或导电帽结构102的形成方式而具有凹痕。
参考图2C，提供图2A的沟槽电容器的一些可选实施例的截面图200C，其中电容器介电层112的每个包括基底电容器介电层112bs和高k电容器介电层112hk。注意，基底电容器介电层112bs仅标记用于电容器介电层112之一，并且高k电容器介电层112hk类似地仅标记用于电容器介电层112之一。高k电容器介电层112hk位于基底电容器介电层112bs上面并且接触基底电容器介电层112bs，并且是或包括高k电介质。高k电介质的介电常数k大于氮化硅的介电常数和/或大于约10、20或50。高k电介质可以是或包括例如氧化铪、氧化锆、氧化铝、氧化钽、氧化钛、一些其它合适的高k电介质或前述的任何组合。
基底电容器介电层112bs是或包括介电常数k小于或约为10、6或3.9的材料。例如，基底电容器介电层112bs可以是或包括氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。此外，基底电容器介电层112bs的介电常数k小于高k电容器介电层112hk的介电常数。基底电容器介电层112bs在相应的电极之间提供增强的电绝缘，以减小漏电流，从而提高性能和功率效率。
虽然图2C未将介电衬垫层110描述为包含高k介电材料，但在一些实施例中，介电衬垫层110可以是或包括高k介电材料。例如，介电衬垫层110可以包括基底介电衬垫层(未示出)和高k介电衬垫层(未示出)。高k介电衬垫层和基底介电衬垫层可以例如分别作为高k电容器介电层112hk和基底电容器介电层112b被示出和/或描述。例如，当第二端子T2电耦合到衬底104并且因此介电衬垫层110用作用于衬底内电容器电极的电容器介电层时，可以出现这些实施例。
参考图2D，提供了图2A的沟槽电容器的一些可选实施例的截面图200D，其中衬底104包括阱区104w。阱区104w限定衬底内电容器电极(例如，下部或底部电容器电极)并且电耦合到第二端子T2。此外，阱区104w位于衬底104的主体区104b上面。阱区104w具有与主体区104b不同的掺杂类型和/或不同的掺杂浓度。例如，主体区104b和阱区104w可以分别是p型和n型，反之亦然。
虽然图1和图2A至图2D示出了具有堆叠在衬底104上的四个沟槽内电容器电极114，可选地，更少或更少的沟槽内电容器电极可以堆叠在衬底104上。例如，参考图2E，提供了图2D的沟槽电容器的一些可选实施例的截面图200E，其中沟槽电容器在衬底104上具有单个沟槽内电容器电极114。在图2E的可选实施例中，阱区104w限定衬底内电容器电极(例如，下部或底部电容器电极)，并且介电衬垫层110用作电容器介电层。
虽然图1、图2A、图2B、图2D和图2E中的电容器介电层112示出为单层电容器介电层，但是在可选实施例中，电容器介电层112可以是如图2C所示和描述的多层电容器介电层。虽然介电衬垫层110、电容器介电层112、沟槽内电容器电极114和导电帽结构102在图1、图2A和图2C至图2E中示出为直线形，但是在可选实施例中，这些部件可以如图2B所示和所述的那样弯曲。虽然图1和图2A至图2C中的衬底104示出为没有阱区，但是在可选实施例中，衬底104可以包括图2D和图2E的阱区104w。在这样的可选实施例中，阱区104w和介电衬垫层110可以分别用作电容器电极(即，衬底内电容器电极)和电容器介电层。
参考图3A，提供了包括多个导电帽结构102的沟槽电容器的一些实施例的截面图300A。导电帽结构102独立于多个沟槽段106并分别位于多个沟槽段106上面。沟槽段106延伸到衬底104的阱区104w中并填充由衬底104限定的各个沟槽104t。此外，沟槽段106限定各个间隙108，间隙108凹进衬底104中并且分别由导电帽结构102密封。例如，导电帽结构102、沟槽104t、沟槽段106和间隙108可以是如图1和图2A至图2E的任何一个或组合中所示和/或描述的它们的对应物。
沟槽段106由介电衬垫层110、多个电容器介电层112和多个沟槽内电容器电极114限定。注意，仅一些电容器介电层112和仅一些沟槽内电容器电极114被标记。介电衬垫层110、底部电容器介电层112b和底部沟槽内电容器电极114b由沟槽段106共享。此外，沟槽内电容器电极114的剩余部分和电容器介电层的剩余部分独立于沟槽段106。例如，顶部沟槽内电容器电极114t独立于沟槽段106。阱区104w由沟槽段106共享，并且用作衬底内电容器电极(例如，底部或下部电容器电极)。此外，介电衬垫层110用作电容器介电层。
多个第一层级线302f和多个接触通孔304c堆叠在沟槽段106上方。注意，仅标记了一些接触通孔304c。第一层级线302f和接触通孔304c可以是或包括例如铜、铝铜、铝、钨、一些其他合适的金属、一些其他合适的导电材料或者前述的任何组合。第一电平线302f包括第一电容器线306和第二电容器线308。第一电容器线306可以例如用作沟槽电容器的第一端子，和/或第二电容器线308可以例如用作沟槽电容器的第二端子。可选地，上面的线(未示出)可以例如用作第一和第二端子。
第一电容器线306和第二电容器线308通过至少一些接触通孔304c电耦合到沟槽内电容器电极114和阱区104w。例如，第二电容器线308通过一个或多个接触通孔304c电耦合到下面的一个顶部沟槽内电容器电极114t。除了顶部沟槽内电容器电极114t之外，接触通孔直接与沟槽内电容器电极114电耦合。关于顶部沟槽内电容器电极114t，接触通孔通过导电帽结构102电耦合到顶部沟槽内电容器电极114t。由于导电帽结构102是导电的，导电帽结构102不起电屏障的作用。因此，导电帽结构和接触通孔之间的结具有低电阻，这提高了电耦合的功率效率和电耦合的可靠性。
在一些实施例中，未示出为电耦合到第一和第二电容器线306、308的沟槽内电容器电极在截面图300A外部电耦合到电容器线(例如，第一和第二电容器线306、308)，电容器线电耦合到沟槽电容器的端子。此外，在一些实施例中，每个沟槽段106处的沟槽内电容器电极从沟槽电容器的底部到沟槽电容器的顶部通过至少一些接触通孔304c交替地电耦合到第一和第二电容器线306、308。
参考图3B，提供图3A的沟槽电容器的一些可选实施例的截面图300B，其中没有接触通孔从第二电容器线308延伸到下面的导电帽结构102。在一些实施例中，导电帽结构102中的一个或两个以及因此顶部沟槽内电容器电极114t中的一个或两个是电浮置的。
参考图3C，提供了图3A的沟槽电容器的一些可选实施例的截面图300C，其中沟槽电容器包括独立于沟槽段106的多个底部沟槽内电容器电极114b。此外，沟槽电容器包括独立于沟槽段106的多个底部电容器介电层112b。在沟槽电容器的可选实施例中，如图3B所示，省略了从第二电容器线308延伸到下面的一个导电帽结构102的接触通孔。
虽然图3A和图3B示出了在沟槽段106之间共享的单个沟槽内电容器电极(即，底部沟槽内电容器电极114b)，但是在可选实施例中，在沟槽段106之间可以共享一个或多个沟槽内电容器电极。例如，可以共享紧接在底部沟槽内电容器电极114b上面的沟槽内电容器电极。此外，虽然图3A至图3C示出了根据图2A中的实施例配置的沟槽段106，但是可以可选地根据图1和图2B至图2E中的任何一个或组合的实施例来配置沟槽段106。
参考图4A，提供了图3A至图3C中的任何一个中的沟槽电容器的一些实施例的顶部布局400A，其中沟槽段106布置在二维(2D)沟槽阵列402中。图3A至图3C的截面图300A-300C可以例如沿着线A截取。2D沟槽阵列402包括多个行和多个列。在一些实施例中，2D沟槽阵列402包括两列(例如，在X维度中)和两行(例如，在Y维度中)。在可选实施例中，2D沟槽阵列402具有更多或更少的行和/或更多或更少的列。
在一些实施例中，2D沟槽阵列402在2D沟槽阵列402的两个维度上具有镜像对称性。例如，2D沟槽阵列402可以关于第一轴对称，并且还可以关于第二轴对称，该第一轴在X维度上等分2D沟槽阵列402，第二轴在Y维度上等分2D沟槽阵列402。在一些实施例中，沟槽段106共享共同布局和/或共享共同取向。共同布局可以是例如矩形、正方形、圆形、椭圆形或一些其他合适的形状。在一些实施例中，沟槽段106的长度L为约5-10微米、约5-7.5微米、约7.5-10微米或约6.5微米。在一些实施例中，沟槽段106之间的间距S为约0.10-0.20微米、约0.10-0.15微米、约0.15-0.20微米或约0.13微米。在一些实施例中，沟槽段106的宽度W为约0.2-0.6微米、约0.2-0.4微米、约0.4-0.6微米、约0.4微米或约0.3微米。在一些实施例中，沟槽段106的宽度W是导电帽结构102的总厚度的约4-8倍、约4-6倍、约6-8倍、约6倍或约8倍。例如，导电帽结构102的总厚度可以对应于图2A中的第一和第二厚度Th1、Th2的总和。然而，其他值适用于长度L、间距S和宽度W。
虽然图4A示出为具有两行和两列，但是更多或更少的列和/或更多或更少的行是合适的。例如，参考图4B，提供了图4A的沟槽电容器的一些可选实施例的顶部布局400B，其中2D沟槽阵列402具有三行和四列。
参考图5，提供了图4A的沟槽电容器的一些更详细实施例的顶部布局500，其中进一步示出了沟槽内电容器电极114和阱区104w。沟槽段106共享底部沟槽内电容器电极114b和阱区104w。此外，沟槽内电容器电极114的剩余部分独立于沟槽段106。例如，顶部沟槽内电容器电极114t独立于沟槽段106。
参考图6，提供了图3A的沟槽电容器的一些可选实施例的截面图600，其中沟槽电容器具有在沟槽段106之间共享的单个导电帽结构102。在沟槽段106之间共享每个沟槽内电容器电极114。虽然图6示出了第二电容器线308通过相应的一个接触通孔304c电耦合到导电帽结构102，但是这种接触通孔在可选实施例中可以省略。例如，可以通过比较图3A至图3B看出这种情况的一个例子。此外，虽然图6示出了根据图2A中的实施例配置的沟槽段106，但是可以可选地根据图1和图2B至图2E中的任何一个或组合的实施例来配置沟槽段106。
参考图7，提供了图6的沟槽电容器的一些实施例的顶部布局700，其中沟槽段106布置在2D沟槽阵列402中。图6的截面图600例如可以沿着线B截取。图7的顶部布局700例如可以示出和描述为图5的顶部布局500，除了单个导电帽结构102在沟槽段106之间共享并且每个沟槽内电容器电极114在沟槽段106之间共享之外。尽管图7示出具有四行和四列的2D沟槽阵列，但是更多或更少的行和/或更多或更少的列是适合的。
参考图8A，提供了沟槽电容器的一些实施例的截面图800A，其中沟槽电容器包括多个导电帽结构102，多个导电帽结构102独立于沟槽段106的多个组802(下文中为沟槽组802)。在一些实施例中，如图所示，沟槽组802具有共同数量的沟槽段。例如，沟槽组802的每个可具有两个沟槽段或一些其他合适数量的沟槽段。在可选实施例中，沟槽组802可具有不同数量的沟槽段。
沟槽组802由介电衬垫层110、多个电容器介电层112和多个沟槽内电容器电极114限定。注意，仅一些电容器介电层112和仅一些沟槽内电容器电极114被标记。介电衬垫层110、底部电容器介电层112b和底部沟槽内电容器电极114b由沟槽组802共享。此外，沟槽内电容器电极114的剩余部分和电容器介电层的剩余部分独立于沟槽组802。例如，顶部沟槽内电容器电极114t独立于沟槽组802。阱区104w由沟槽组802共享，并用作衬底内电容器电极。此外，介电衬垫层110用作电容器介电层。
第一电容器线306和第二电容器线308通过至少一些接触通孔304c电耦合到沟槽内电容器电极114和阱区104w。注意，仅标记了一些接触通孔304c。在一些实施例中，未示出为电耦合到第一和第二电容器线306、308的沟槽内电容器电极在截面图800A外部电耦合到电容器线，该电容器线电耦合到沟槽电容器的端子。此外，在一些实施例中，每个沟槽组802处的沟槽内电容器电极从沟槽电容器的底部到沟槽电容器的顶部通过至少一些接触通孔304c交替地电耦合到第一和第二电容器线306、308。
参考图8B，提供了图8A的沟槽电容器的一些可选实施例的截面图800B，其中沟槽电容器包括独立于沟槽组802的多个底部沟槽内电容器电极114b。此外，沟槽电容器包括独立于沟槽组802的多个底部电容器介电层112b。
虽然图8A和图8B示出了第二电容器线308通过相应的一个接触通孔304c电耦合到下面的一个导电帽结构102，但是在可选实施例中可以省略该接触通孔。例如，可以通过比较图3A至图3B看出这种情况的一个例子。此外，虽然图8A和图8B示出了根据图2A中的实施例配置的沟槽段106，但是可以可选地根据图1和图2B至图2E中的任何一个或组合的实施例来配置沟槽段106。此外，虽然图8A示出了在沟槽组802之间共享的单个沟槽内电容器电极(即，底部沟槽内电容器电极114b)，但是在可选实施例中，可以在沟槽组802之间共享一个或多个沟槽内电容器电极。
参考图9A，提供了图8A和图8B中的任何一个中的沟槽电容器的一些实施例的顶部布局900A，其中沟槽段106布置在2D沟槽阵列402中并且分组成沟槽组802。图8A和图8B的截面图800A、800B可以例如沿着线C截取。沟槽组802对应于2D沟槽阵列402的象限，并且每个具有相同数量的沟槽段。底部沟槽内电容器电极114b由沟槽组802共享，而沟槽内电容器电极114的剩余部分和导电帽结构102独立于沟槽组802。
参考图9B，提供了图9A的沟槽电容器的一些可选实施例的顶部布局900B，其中2D沟槽阵列402具有旋转对称性。当一个沟槽组802围绕2D沟槽阵列402的中心902旋转时，沟槽组802的每个相对于相邻的一个沟槽组802旋转约90度。此外，沟槽组802具有相同数量的沟槽段106，并且每个边界是2D沟槽阵列402的外边缘。在一些实施例中，沟槽组802共享第一共同布局和/或共享共同尺寸。此外，在一些实施例中，沟槽段106共享第二共同布局和/或共享共同取向。第一共同布局和/或第二共同布局可以例如是矩形、正方形、圆形、椭圆形或一些其他形状。
例如，沟槽段106可以在垂直于或横向于沟槽段106的相应长度的方向上在衬底104上引起应力。当沟槽段106引起的应力不平衡时，这种应力可能例如导致衬底104的翘曲、断裂或破裂。例如，当所有沟槽段106具有相同取向时，由沟槽段106引起的应力可能是不平衡的。旋转对称平衡了由沟槽段106引起的应力，以减小衬底104的翘曲、断裂或破裂的可能性。
虽然图9A和图9B示出2D沟槽阵列402具有四行和四列，但是更多或更少的行和/或更多或更少的列是适合的。此外，虽然图9B示出具有四个沟槽组802，但是应当理解，更多或更少的沟槽组802是合适的。例如，2D沟槽阵列402可以更一般地被划分为N个沟槽组802，其中N是大于1的整数。此外，当沟槽组802围绕2D沟槽阵列402的中心902旋转时，沟槽组802的每个可以相对于相邻的一个沟槽组802旋转约R度，其中R是360除以N的商。
参考图10，提供了电耦合到晶体管1004的沟槽电容器1002的一些实施例的截面图。沟槽电容器1002和晶体管1004位于衬底104上并且由互连结构1006覆盖并且电耦合到互连结构1006。沟槽电容器1002可以例如如关于图3A所示和所述。例如，晶体管1004可以是金属氧化物半导体场效应晶体管(MOSFET)或一些其他合适的晶体管。
沟槽电容器1002包括多个导电帽结构102，导电帽结构102独立于多个沟槽段106并且分别位于多个沟槽段106上面。此外，沟槽电容器1002包括多个硬掩模1008，硬掩模1008独立于导电帽结构102并且分别位于导电帽结构102上面。注意，只有一个导电帽结构102和仅一个硬掩模1008被标记。硬掩模1008可以是或包括例如氮化硅、氧化硅、聚合物、抗反射涂层(ARC)、一些其他合适的硬掩模材料或前述的任何组合。在一些实施例中，蚀刻停止结构1010覆盖硬掩模1008上方的沟槽段106。蚀刻停止结构1010可包括例如氧化物、氮化硅、一些其他合适的电介质或前述的任何组合。在一些实施例中，蚀刻停止结构1010包括第一蚀刻停止层1010a和位于第一蚀刻停止层1010a上面的第二蚀刻停止层1010b。第一蚀刻停止层1010a可以是或包括例如未掺杂的硅酸盐玻璃(USG)氧化物和/或一些其他合适的电介质，和/或第二蚀刻停止层1010b可以是或包括例如氮化硅和/或一些其他合适的电介质。
晶体管1004包括衬底104中的一对源极/漏极区1012，并且还包括堆叠在衬底104上以及源极/漏极区1012之间的栅电极1014和栅极介电层1016。注意，仅标记了源极/漏极区1012中的一个。栅电极1014可以是或包括例如掺杂的多晶硅、金属或一些其他合适的导电材料。栅极介电层1016可以是或包括例如氧化硅和/或一些其他合适的电介质。在一些实施例中，晶体管1004由沟槽隔离结构1018围绕。沟槽隔离结构1018可以是或包括例如浅沟槽隔离(STI)结构或一些其他合适的沟槽隔离结构。
互连结构1006包括互连介电层1020和位于互连介电层1020上面的钝化层1022。互连介电层1020可以是或包括例如氧化硅、低k电介质、一些其他合适的电介质或前述的任何组合。低k介电材料可以是例如介电常数k小于约3.9、2.0或一些其他合适值的介电材料。钝化层1022可以是或包括例如氧化硅、氮化硅、一些其他合适的电介质或前述的任何组合。互连结构1006还包括多条线302和多个通孔304。
线302和通孔304堆叠在互连介电层1020和钝化层1022中以限定导电路径。例如，线302和通孔304限定沟槽电容器1002和晶体管1004之间的导电路径。作为另一个例子，线302和通孔304限定从沟槽电容器1002到最顶部线的导电路径，该最顶部线由钝化层1022中的焊盘开口1024暴露。线302和通孔304可以是或包括例如铜、铝铜、钨、一些其他合适的金属或前述的任何组合。
虽然使用图3A中的沟槽电容器的实施例示出了图10，但是在可选实施例中，可以使用图1、图2A至图2E、图3B、图3C、图4A、图4B、图5至图7、图8A、图8B、图9A和图9B中的任何一个中的沟槽电容器的实施例。
参考图11至图22，提供了用于形成包括导电帽结构的沟槽电容器的方法的一些实施例的一系列截面图1100-2200。使用图3A中的沟槽电容器的实施例来说明该方法，但是也可以用于形成图1、图2A至图2E、图3B、图3C、图4A、图4B、图5至图7、图8A、图8B、图9A和图9B中的任何一个中的沟槽电容器的实施例。
如图11的截面图1100所示，图案化衬底104以形成多个沟槽104t。在一些实施例中，当从顶部向下观察时，沟槽104t布置成阵列(在图11的截面图1100中不可见)。例如，阵列可以具有与图4A、图4B、图5、图7、图9A和图9B中的任何一个或组合中的2D沟槽阵列402相同的布局。在一些实施例中，每个沟槽104t具有高高宽比(即，高度Htr与宽度Wtr的高比率)。高高宽比可以例如大于约25：1、约30：1、约20：1至40：1或一些其他合适的值。衬底104可以例如是p型或n型和/或可以是例如体硅衬底、SOI衬底或一些其他合适的半导体衬底。
在一些实施例中，用于图案化衬底104的工艺包括在衬底104上方形成具有沟槽104t的布局的掩模1102，随后在掩模1102就位的情况下对衬底104执行蚀刻。然而，其他工艺是可以接受的。在一些实施例中，用于图案化衬底104的工艺还包括在蚀刻之后去除掩模1102。掩模1102可以是或包括例如光刻胶、氧化硅、氮化硅、一些其他掩模材料或前述的任何组合。在掩模1102是硬掩模材料的一些实施例中，掩模1102的形成包括：1)在衬底104上沉积硬掩模层；2)使用光刻在硬掩模层上方形成光刻胶掩模；3)在光刻胶掩模就位的情况下对硬掩模层执行蚀刻；以4)在蚀刻之后去除光刻胶掩模。然而，其他工艺是可以接受的。
如图12的截面图1200所示，衬底104被掺杂以形成衬里沟槽104t的阱区104w。阱区104w位于衬底104的主体区104b上面，并且具有与主体区104b不同的掺杂类型和/或浓度。阱区104w可以例如通过离子注入或一些其他合适的掺杂工艺形成。在由图11至图22描述的方法的一些可选实施例中，阱区104w在图11的图案化之前形成或未形成。
如图13的截面图1300所示，沉积介电衬垫层110，介电衬垫层110覆盖衬底104并衬里沟槽104t。在一些实施例中，介电衬垫层110是或包括氧化硅、高k电介质、一些其他合适的电介质或前述的任何组合。在一些实施例中，介电衬垫层110的厚度Thlnr在约30-90埃之间、约30-50埃之间、约50-70埃之间或约70-90埃之间。但是，其他值也是可以接受的。介电衬垫层110可以例如通过气相沉积、热氧化、一些其他合适的沉积工艺或前述的任何组合形成。
还通过图13的截面图1300示出，多个电极介电层1302和多个电极层1304交替地堆叠在沟槽104t上方并衬里沟槽104t。此外，多个电极层1304的顶部电极层1304t限定了多个间隙108，多个间隙108独立于沟槽104t并且分别在沟槽104t处。间隙108例如也可以称为空隙、空腔或一些其他合适的名称。电极介电层1302和电极层1304可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。
在一些实施例中，电极介电层1302是或包括氧化硅、高k电介质、一些其他合适的电介质或前述的任何组合。高k电介质可以是或包括例如氧化铪(例如，HfO2)、氧化锆(例如，ZrO2)、氧化铝(例如，Al2O3)、氧化钽(例如，Ta2O5)、氧化钛(例如，TiO2)、一些其它合适的高k电介质或前述的任何组合。在一些实施例中，电极介电层1302的每个为ZAZ多层膜，包括一对氧化锆层和夹在氧化锆层之间并与氧化锆层接触的氧化铝层。在一些实施例中，电极介电层1302的厚度Thed在约30-90埃之间、约30-50埃之间、约50-70埃之间或约70-90埃之间。然而，其他值也是可以接受的。
在一些实施例中，电极层1304是或包括氮化钛、氮化钽、铝铜、一些其他合适的导电材料和/或金属或者前述的任何组合。在一些实施例中，电极层1304的每个都是多层膜，包括铝铜层和位于铝铜层上面或下面的氮化钽层。在一些实施例中，电极层1304的厚度The在约250-400埃之间、约200-500埃之间、约200-350埃之间或约350-500埃之间。然而，其他值也是可以接受的。
如图14的截面图1400所示，形成导电帽层1402，覆盖顶部电极层1304t并密封间隙108而不完全填充间隙108。在一些实施例中，间隙108由导电帽层1402真空密封和/或气密密封。在一些实施例中，间隙108填充有包括空气、氧气、氮气、氩气、二氧化碳、一些其他合适气体或前述的任何组合的气体。导电帽层1402包括下部导电层1402a，并且还包括位于下部导电层上面的上部导电层1402b。上部导电层1402b可以例如用作氧气阻挡以防止氧气到达并氧化下部导电层1402a。下部导电层1402a可以是例如纯/元素钛或一些其他合适的导电材料。上部导电层1402b可以是例如或包括氮化钛、氮化钽、一些其他合适的导电材料、一些其他合适的导电氧阻挡材料或前述的任何组合。在一些实施例中，上部导电层1402b是或包括与电极层1304相同的材料。在一些实施例中，上部导电层1402b是或包括金属氮化物，而下部导电层1402a是或包括金属。
在一些实施例中，下部导电层1402a具有约400埃、约350-450埃之间、约350-400埃之间或约400-450埃之间的第一厚度Th1。然而，其他值也是可以接受的。如果第一厚度Th1太小(例如，小于约350埃或一些其它合适的值)，则下部导电层1402a可能不能气密地密封间隙108和/或可能易于塌陷到间隙108中。如果第一厚度Th1太大(例如，大于约450埃或一些其它合适的值)，则可能浪费材料。在一些实施例中，上部导电层1402b具有约100埃、约50-150埃之间、约50-100埃之间或约100-150埃之间的第二厚度Th2。但是，其他值也是可以接受的。如果第二厚度Th2太小(例如，小于约50埃或一些其他合适的值)，则上部导电层1402b可能不能保护下部导电层1402a免于氧化。例如，氧可以穿过上部导电层1402b到达下部导电层1402a。如果第二厚度Th2太大(例如，大于约150埃或一些其它合适的值)，则可能浪费材料。
在一些实施例中，选择第一和第二厚度Th1、Th2，使得沟槽104t的宽度W为导电帽层1402的总厚度(即，第一和第二厚度Th1、Th2的总和)的约4-8倍、约4-6倍、约6-8倍、约6倍或约8倍。这些实施例可以例如在以下情况下出现：1)沟槽段填充有四个电极层1304；2)电极层1304的厚度The在约250-400埃之间；3)介电层的厚度Thed在约50-70埃之间；以及4)介电衬垫层110的厚度Thlnr在约50-70埃之间。如果导电帽层1402的总厚度太薄(例如，小于宽度W的约1/8或宽度W的一些其它合适部分)，则间隙108可能太大并且导电帽层1402可能坍塌到间隙108中。如果导电帽层1402的总厚度太大(例如，大于宽度W的约1/4或宽度W的一些其它合适部分)，则可能浪费材料。尽管上面的倍数和厚度，其他厚度和倍数是适合的。
在一些实施例中，用于形成导电帽层1402的工艺包括：1)通过PVD沉积下部导电层1402a；2)随后通过MOCVD沉积上部导电层1402b。然而，用于形成导电帽层1402的其他工艺是合适的。下部导电层1402a密封间隙108，并且由于PVD不依赖于前体，因此没有前体被捕获在间隙108中。因为没有前体被捕获在间隙108中，所以减少了从间隙108的脱气。这进而降低了已经在衬底104上形成的层(例如，介电衬垫层110)以及随后在衬底104上形成的层(例如，IMD层)的破裂和/或分层的风险。
此外，在至少其中下部导电层1402a是或包括通过PVD沉积的纯/元素钛并且上部导电层1402b是或包括通过MOCVD沉积的氮化钛的实施例中，“衬底”效应得到改善。衬底效应是指对于不同的衬底以不同的速率沉积。在不同的沉积速率的情况下，形成的层比其它方式更厚，以补偿最坏情况，从而浪费材料和金钱。如果直接形成在顶部电极层1304t上，则上部导电层1402b将受到衬底效应的影响。然而，因为首先形成下部导电层1402a，所以上部导电帽层1402b不会受到衬底效应的影响。另外，下部导电层1402a用作上部导电层1402b的润湿层，因此上部导电层1402b不会受到衬底效应的影响。此外，下部导电层1402a不会受到衬底效应的影响，因为它是由PVD形成的。
如图15的截面图1500所示，图案化导电帽层1402(参见图14)以形成多个导电帽结构102。导电帽结构102分别位于间隙108上面并密封间隙108，并且包括单独的下部导电帽层102a和单独的上部导电层102b。例如，导电帽结构102可以具有如图4A和/或图5所示的顶部布局。在一些实施例中，用于图案化导电帽层1402的工艺包括：1)在导电帽层1402上方形成具有导电帽结构102的布局的掩模1502；以及2)在掩模1502就位的情况下对导电帽层1402执行蚀刻。然而，其他工艺是可以接受的。在一些实施例中，用于图案化导电帽层1402的工艺还包括在蚀刻之后去除掩模1502。掩模1502可以是或包括例如光刻胶、氧化硅、氮化硅、一些其他掩模材料或前述的任何组合。
通过在不填充间隙108的情况下密封间隙108，间隙108可以变形以吸收衬底104上的应力。这样，可以减少衬底104的翘曲和/或衬底104上的层的破裂。此外，通过密封间隙108，防止光刻胶在间隙108中积聚。光刻胶难以从间隙108中去除。此外，间隙108中的光刻胶防止间隙108变形以吸收衬底104上的应力和/或可以由于例如高热膨胀系数而在衬底104上施加应力。因此，通过防止光刻胶在间隙108中累积，可以减少衬底104上的应力。
如图16的截面图1600所示，在顶部电极层1304t和导电帽结构102上方形成硬掩模层1602。硬掩模层1602可以是或包括例如氮化硅、氧化硅、碳化硅、ARC、一些其他合适的硬掩模材料或前述的任何组合。例如，硬掩模层1602可以通过气相沉积、旋涂或一些其他合适的沉积工艺形成。在一些实施例中，硬掩模层1602是或包括底部ARC(BARC)和/或通过旋涂来沉积。
如图17的截面图1700所示，图案化硬掩模层1602(参见图16)和顶部电极层1304t(参见图16)。图案化形成多个硬掩模1008和多个顶部沟槽内电容器电极114t。硬掩模1008独立于导电帽结构102并且分别位于导电帽结构102上面，并且顶部沟槽内电容器电极114t独立于导电帽结构102并且分别位于导电帽结构102之下。
在一些实施例中，图案化硬掩模层1602和顶部电极层1304t的工艺包括：1)使用光刻在硬掩模层1602上方形成具有顶部电极图案的光刻胶掩模1702；2)在光刻胶掩模1702就位的情况下对硬掩模层1602和顶部电极层1304t执行蚀刻；以及3)去除光刻胶掩模1702。在可选实施例中，图案化硬掩模层1602和顶部电极层1304t的工艺包括：1)使用光刻在硬掩模层1602上方形成具有顶部电极图案的光刻胶掩模1702；2)在光刻胶掩模1702就位的情况下对硬掩模层1602执行第一蚀刻；3)去除光刻胶掩模1702；以及4)在去除之后对顶部电极层1304t执行第二蚀刻。然而，其他工艺是可以接受的。
如图18至图20的截面图1800-2000所示，从顶部沟槽内电容器电极114t到介电衬垫层110顺序地图案化电极介电层1302(参见图17)和电极层1304的剩余部分(参见图17)。在一些实施例中，每个剩余电极层和紧位于上面的电极介电层一起被图案化。图案化形成交替地堆叠在顶部沟槽内电容器电极114t和介电衬垫层110之间的下部沟槽内电容器电极114l和电容器介电层112。
在一些实施例中，剩余电极层和紧位于上面的电极介电层的图案化包括：1)使用光刻在电极介电层上方形成具有电极图案的光刻胶掩模；2)在光刻胶掩模就位的情况下对电极介电层和电极层执行蚀刻；以及3)去除光刻胶掩模。然而，其他工艺是可以接受的。光刻胶掩模的示例包括图18中的第一光刻胶掩模1802、图19中的第二光刻胶掩模1902和图20中的第三光刻胶掩模2002。
如图21的截面图2100所示，在完成图18至图20的图案化之后，多个电容器介电层112和多个沟槽内电容器电极114保持堆叠在衬底104上方。电容器介电层112和沟槽内电容器电极114交替堆叠并限定分别填充沟槽104t的沟槽段106。注意，仅标记了一些沟槽内电容器电极114和一些电容器介电层112。
还通过图21的截面图2100示出，在沟槽段106上方形成蚀刻停止结构1010。蚀刻停止结构1010可以包括例如氧化物、氮化硅、一些其他合适的电介质或前述的任何组合。此外，蚀刻停止结构1010可以例如通过气相沉积和/或一些其他合适的沉积工艺形成。在一些实施例中，蚀刻停止结构1010包括第一蚀刻停止层1010a和位于第一蚀刻停止层1010a上面的第二蚀刻停止层1010b。第一蚀刻停止层1010a可以是或包括例如USG氧化物和/或一些其他合适的电介质。第二蚀刻停止层1010b可以是或包括例如氮化硅和/或一些其他合适的电介质。
如图22的截面图2200所示，图案化蚀刻停止结构1010和介电衬垫层110以从衬底104的部分104p部分地清除蚀刻停止结构1010和介电衬垫层110。在一些实施例中，用于图案化蚀刻停止结构1010和介电衬垫层110的工艺包括：1)在蚀刻停止结构1010上方形成掩模(未示出)；2)在掩模就位的情况下对蚀刻停止结构1010和介电衬垫层110执行蚀刻；以及3)去除掩模。然而，其他工艺是可以接受的。掩模可以是或包括例如光刻胶、氧化硅、氮化硅、一些其他合适的掩模材料或前述的任何组合。此外，掩模可以例如使用光刻或一些其他合适的工艺形成。
还通过图22的截面图2200示出，在蚀刻停止结构1010上方形成互连结构1006。互连结构1006包括层间介电(ILD)层1020a和位于ILD层1020a上面的IMD层1020b。ILD层1020a和/或IMD层1020b可以是或包括例如氧化物、低k介电材料、一些其他合适的电介质或前述的任何组合。此外，互连结构1006包括多条第一层级线302f和多个接触通孔304c。
多条第一层级线302f和多个接触通孔304c分别交替地堆叠在IMD层1020b和ILD层1020a中。多条第一层级线302f包括第一电容器线306和第二电容器线308。接触通孔304c分别从第一和第二电容器导线306、308延伸到沟槽内电容器电极114和阱区104w。此外，接触通孔304c中的至少一个从第二电容器线308延伸到下面的一个导电帽结构102。注意，仅标记了一个导电帽结构102。因为导电帽结构102是导电的，所以导电帽结构102不用作电屏障。因此，导电帽结构和接触通孔之间的结具有低电阻，这提高了电耦合的功率效率和电耦合的可靠性。
在一些实施例中，用于形成互连结构1006的工艺包括：1)通过单镶嵌工艺形成接触通孔304c；2)随后通过单镶嵌工艺形成第一层级线302f。然而，用于形成互连结构1006的其他工艺是合适的。在一些实施例中，单镶嵌工艺包括：1)沉积介电层(例如，ILD层1020a或IMD层1020b)；2)执行平坦化以使介电层的顶面平坦化；3)图案化具有用于单级导电部件(例如，通孔层级或线层级)的开口的介电层；4)并用导电材料填充开口以形成单层级导电部件。然而，其他单镶嵌工艺是可以接受的。例如，可以通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行介电层的图案化。填充开口可以例如包括在开口中沉积导电层以及执行平坦化直到到达介电层。介电层和/或导电层的平坦化可以例如通过化学机械抛光(CMP)或一些其他合适的平坦化工艺来执行。
虽然参考方法描述了图11至图22，但是可以理解，图11至图22所示的结构不限于该方法，而是可以独立于该方法。此外，尽管图将图11至图22描述为一系列动作，应当理解，这些动作不是限制性的，因为在其他实施例中动作的顺序可以改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些动作。
参考图23，提供了图11至图22的方法的一些实施例的框图2300。
在2302处，图案化衬底以在衬底中形成沟槽。例如，参见图11。
在2304处，掺杂衬底以形成围绕沟槽的阱区。例如，参见图12。
在2306处，形成介电衬垫层、下部电极层、电极间介电层和上部电极层，它们堆叠在衬底上方并衬里沟槽，其中上部电极层限定凹进到沟槽处的衬底中的间隙。例如，参见图13。
在2308处，导电帽层形成在上部电极层上方并且电耦合到上部电极层，其中导电帽层覆盖并密封间隙，并且其中导电帽层包括金属层和位于金属层上面的阻挡层。例如，参见图14。在一些实施例中，金属层通过PVD形成，阻挡层通过MOCVD形成。然而，其他沉积工艺是可以接受的。在一些实施例中，金属层是或包括钛、氮化钛、氮化钽或一些其他合适的材料，和/或阻挡层是或包括氮化钛和/或氮化钽。然而，其他材料适用于金属层和/或阻挡层。
在2310处，图案化导电帽层以形成覆盖并密封间隙的导电帽结构。例如，参见图15。
在2312处，在导电帽结构和上部电极层上面形成硬掩模，其中硬掩模具有上部电极图案。例如，参见图16和图17。
在2314处，在硬掩模就位的情况下对上部电极层执行蚀刻以形成具有上部电极图案的上部电容器电极。例如，参见图17。
在2316处，图案化下部电极层以在上部电容器电极下面形成下部电容器电极。例如，参见图18至图20。
在2318处，形成蚀刻停止层，蚀刻停止层覆盖并衬里上部电容器电极和下部电容器电极以及导电帽结构。例如，参见图21。
在2320处，在蚀刻停止层上面形成互连结构，其中互连结构包括一对线和一对接触通孔，并且其中接触通孔分别从线分别延伸到下部电容器电极和导电帽结构。例如，参见图22。
虽然图23的框图2300在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例，并且本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在一些实施例中，本发明提供了一种半导体结构，包括：衬底；沟槽电容器，包括下部电容器电极、位于下部电容器电极上面的电容器介电层以及位于电容器介电层上面的上部电容器电极，其中电容器介电层和上部电容器电极凹入衬底中并且限定凹陷到衬底中的间隙；以及导电帽结构，位于上部电容器电极上，其中导电帽结构位于间隙上面并且密封间隙。在一些实施例中，导电帽结构包括钛层和位于钛层上面的氮化钛层。在一些实施例中，导电帽结构包括金属层和位于金属层上面的导电阻挡层，其中导电阻挡层和上部电容器电极包括相同的材料。在一些实施例中，导电帽结构部分地填充间隙。在一些实施例中，导电帽结构具有T形轮廓。在一些实施例中，导电帽结构的底面缩进到间隙中。在一些实施例中，下部电容器电极是衬底的掺杂区。在一些实施例中，半导体结构还包括：导线，位于沟槽电容器上面；以及接触通孔，从导线延伸到与导电帽结构直接接触。
在一些实施例中，本申请提供了一种集成芯片，包括：衬底；沟槽电容器，包括堆叠在衬底上方的多个沟槽内电极和多个电容器介电层，其中沟槽内电极和电容器介电层限定第一沟槽段和第二沟槽段，第一沟槽段和第二沟槽段突出到衬底中，并且还限定分别在第一沟槽段和第二沟槽段处分别凹进到衬底中的第一空腔和第二空腔；以及第一导电帽结构，位于第一沟槽段处的沟槽电容器上面，其中第一导电帽结构部分地填充第一空腔并且气密地密封第一空腔。在一些实施例中，第一导电帽结构包括金属层和位于金属层上面的导电氧阻挡层。在一些实施例中，第一导电帽结构位于第二沟槽段处的沟槽电容器上面，其中第一导电帽结构部分地填充第二空腔并且气密地密封第二空腔。在一些实施例中，集成芯片还包括：硬掩模，位于第一导电帽结构上面，其中硬掩模具有与第一导电帽结构的帽结构侧壁对准的硬掩模侧壁；线，位于硬掩模上面；以及接触通孔，从线穿过硬掩模延伸到第一导电帽结构。在一些实施例中，第一导电帽结构是电浮置的。在一些实施例中，沟槽内电极和电容器介电层限定多个沟槽段，包括第一沟槽段和第二沟槽段，其中沟槽段为多行和多列。在一些实施例中，沟槽电容器在第一沟槽段和第二沟槽段中的每个处的宽度减小。
在一些实施例中，本申请提供一种用于形成沟槽电容器的方法，该方法包括：图案化衬底以形成第一沟槽；形成介电层，位于衬底上面并且衬里第一沟槽；形成电极层，电极层位于介电层上面并且衬里介电层上方的第一沟槽，其中电极层限定第一间隙；在电极层上方形成导电帽层，其中导电帽层覆盖并且密封第一间隙而不填充第一间隙；图案化导电帽层以形成第一导电帽结构，第一导电帽结构位于第一间隙上面并且密封第一间隙；以及图案化电极层以在第一导电帽结构下面形成第一上部电容器电极。在一些实施例中，导电帽层的形成包括：通过PVD在电极层和第一间隙上面沉积金属层；以及通过MOCVD在金属层上面沉积金属氮化物层。在一些实施例中，衬底的图案化还形成与第一沟槽相邻的第二沟槽，其中介电层和电极层还衬里第二沟槽并且限定第二间隙，并且其中导电帽层的图案化还形成第二导电帽结构，第二导电帽结构位于第二间隙上面并且气密地密封第二间隙。在一些实施例中，电极层的图案化包括：在电极层和第一导电帽结构上沉积硬掩模层；用上部电容器电极的图案图案化硬掩模层；以及在硬掩模层就位的情况下对电极层执行蚀刻。在一些实施例中，该方法还包括掺杂衬底以形成掺杂阱区，其中第一沟槽形成在掺杂阱区中，并且掺杂阱区限定下部电容器电极。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
衬底；
沟槽电容器，包括下部电容器电极、位于所述下部电容器电极上面的电容器介电层以及位于所述电容器介电层上面的上部电容器电极，其中，所述电容器介电层和所述上部电容器电极凹入所述衬底中并且限定凹陷到所述衬底中的间隙；以及
导电帽结构，位于所述上部电容器电极上，其中，所述导电帽结构位于所述间隙上面并且密封所述间隙。
2.根据权利要求1所述的半导体结构，其中，所述导电帽结构包括钛层和位于所述钛层上面的氮化钛层。
3.根据权利要求1所述的半导体结构，其中，所述导电帽结构包括金属层和位于所述金属层上面的导电阻挡层，并且其中，所述导电阻挡层和所述上部电容器电极包括相同的材料。
4.根据权利要求1所述的半导体结构，其中，所述导电帽结构部分地填充所述间隙。
5.根据权利要求1所述的半导体结构，其中，所述导电帽结构具有T形轮廓。
6.根据权利要求1所述的半导体结构，其中，所述导电帽结构的底面缩进到所述间隙中。
7.根据权利要求1所述的半导体结构，其中，所述下部电容器电极是所述衬底的掺杂区。
8.根据权利要求1所述的半导体结构，还包括：
导线，位于所述沟槽电容器上面；以及
接触通孔，从所述导线延伸到与所述导电帽结构直接接触。
9.一种集成芯片，包括：
衬底；
沟槽电容器，包括堆叠在所述衬底上方的多个沟槽内电极和多个电容器介电层，其中，所述沟槽内电极和所述电容器介电层限定突出到所述衬底中的第一沟槽段和第二沟槽段，并且还限定分别在所述第一沟槽段和所述第二沟槽段处分别凹进到所述衬底中的第一空腔和第二空腔；以及
第一导电帽结构，位于所述第一沟槽段处的所述沟槽电容器上面，其中，所述第一导电帽结构部分地填充所述第一空腔并且气密地密封所述第一空腔。
10.一种用于形成沟槽电容器的方法，所述方法包括：
图案化衬底以形成第一沟槽；
形成介电层，所述介电层位于所述衬底上面并且衬里所述第一沟槽；
形成电极层，所述电极层位于所述介电层上面并且衬里所述介电层上方的所述第一沟槽，其中，所述电极层限定第一间隙；
在所述电极层上方形成导电帽层，其中，所述导电帽层覆盖并且密封所述第一间隙而不填充所述第一间隙；
图案化所述导电帽层以形成第一导电帽结构，所述第一导电帽结构位于所述第一间隙上面并且密封所述第一间隙；以及
图案化所述电极层以在所述第一导电帽结构下面形成第一上部电容器电极。
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