CN111240598A - 一种基于软硬件结合方式的大容量快速NandFlash存储实现方法 - Google Patents

Abstract

本发明公开了一种基于软硬件结合方式的大容量快速NandFlash存储实现方法，包括以下步骤：根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA芯片内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问，该方法能够有效的提高NandFlash存储器的读写速度。

Description

一种基于软硬件结合方式的大容量快速NandFlash存储实现 方法

技术领域

本发明属于嵌入式系统领域，涉及一种基于软硬件结合方式的大容量快速NandFlash存储实现方法。

背景技术

随着嵌入式系统应用越来越复杂，系统处理的数据越来越多，需要在现有设备上处理和存储更多的数据。

假如，现有一类通用处理器具有NandFlash控制器和局部总线控制器，NandFlash控制器用于管理存储数据的NandFlash芯片，局部总线控制器用于管理挂载在局部总线上的外设。用于管理NandFlash的控制器称为FCM(NAND Flash Control Machine)，该控制器具有一8KB的缓存供处理器内核和NandFlash之间交互数据。其8KB的缓存分成了两个4KB大小的缓存区块，每个缓存区块用于缓存处理器和NandFlash交换的2KB的数据和64B的OOB信息；每个缓存区块可单独对NandFlash进行命令时序控制和数据交换。

原嵌入式处理器对NandFlash存储器的访问是通过处理器的局部总线对FCM的访问实现的，由于FCM提供的缓存区块最大为4KB，所以一次能够读写的数据的最大页面大小大小为2KB。嵌入式处理器的FCM最大支持的NandFlash存储空间有限，例如，最多只能支持2片NandFlash，单片NandFlash的容量最大为2GB。因此，如果需要大于2GB的数据存储需求，则需要在此基础上进行存储器容量的扩展，NandFlash存储器的读写速度较慢。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供了一种基于软硬件结合方式的大容量快速NandFlash存储实现方法，该方法能够有效的提高NandFlash存储器的读写速度。

为达到上述目的，本发明所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法包括以下步骤：

根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；

在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA芯片内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；

修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问。

处理器通过局部总线与FPGA芯片连接，局部总线中包含用于控制NandFlash的FCM模块的控制线及片选线、局部总线控制器的数据线、地址线、读使能信号线及写使能信号线，32片NandFlash芯片按地址空间顺序排布构成存储阵列，所有的NandFlash芯片共享数据地址线和控制线，每一个NandFlash芯片的片选信号CS各不相同，且分别与FPGA芯片的CS输出连接，NandFlash芯片的数据线和控制线通过FPGA芯片与嵌入式处理器相连。

在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选的具体实现过程为：

在FPGA内部重映射空闲物理地址空间并形成片选寄存器，应用软件通过访问外围存储设备物理地址空间来访问相应的FPGA芯片内部片选寄存器，FPGA芯片解析应用软件对片选寄存器的写入数据，实现对NandFlash的复合片选，上层软件通过对同一地址写不同的值，以完成对应NandFlash芯片片选引脚切换。

在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选的具体实现过程为：

利用空闲物理地址空间，FPGA芯片仅在上层软件写该段地址时解析LA上的地址数据，根据该地址数据完成相应的片选，上层软件对32个地址空间写特定的值，完成对应NandFlash芯片片选引脚的切换。

修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行缓存区块的读写访问的具体实现过程为：

缓存区块0接收上层软件DMA传递数据的同时，缓存区块1对底层NandFlash芯片进行读写访问，缓存区块0在缓存区块1等待NandFlash完成指令执行的空隙操控指定的空闲NandFlash芯片，利用NandFlash执行指令时的硬件等待时间，双缓存区块依次交替工作，实现流水线操作，利用逻辑中硬件执行命令的等待时间，将数据和指令提前装载入FCM空闲缓存区块中，在其他缓存区块处于等待时间时，按固定时序执行指定命令和数据传递，使底层驱动能够同时对多块NandFlash操作。

本发明具有以下有益效果：

本发明所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法在具体操作时，根据NandFlash特性结合控制器的双缓存区块(bank)特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash，使得整体的读写速度可以成倍提高，在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，实现对多片NandFlash芯片的复合片选，另外，通过修改软件驱动程序，使对单片存储器的串行访问命令变成两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行缓存区块的读写访问，可以成倍地提高NandFlash存储器的读写速度。

附图说明

图1为嵌入式处理器、FPGA、NandFlash芯片的硬件连接关系图；

图2为FPGA内片选电路实现方案1示意图；

图3为FPGA内片选电路实现方案2的示意图；

图4为逻辑页面地址到物理页面地址映射关系图；

图5为大容量存储器驱动软件流程图。

具体实施方式

下面结合附图对本发明做进一步详细描述：

本发明所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法包括以下步骤：

根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；

在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；

修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问。

1、大容量扩展的硬件实现方式

参考图1，处理器通过局部总线与FPGA芯片连接，局部总线中包含用于控制NandFlash的FCM模块的控制线、片选线，局部总线控制器的数据线、地址线、读使能信号线及写使能信号线，32片NandFlash芯片按地址空间顺序排布构成存储阵列，所有的NandFlash芯片共享数据地址线和控制线，每一个NandFlash芯片的片选信号CS各不相同，分别与FPGA芯片的CS输出连接，NandFlash芯片的数据线和控制线通过FPGA芯片与嵌入式处理器相连。

2、在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选的具体实现过程有两种；

第一种方案为：利用局部存储器的外围存储器物理地址在FPGA内映射形成寄存器实现复合片选。

具体的，根据局部总线控制器时序，如图2所示，FPGA芯片在局部总线上片选引脚CS有效后，读取地址总线(LA)上传递的地址信息，用于判断当前读写的寄存器地址，例如当前地址总线上传递的地址为0x00000001，则表明当前操作的寄存器地址为0x0000000；读写译码电路根据读使能(OE)和写使能(WE)的有效与否给寄存器电路发出读使能信号(REN)或写使能信号(WEN)，若当前操作为上层应用需要读取寄存器的值，读译码器会在LA和OE有效后发出读使能信号，寄存器电路在读使能信号的驱动下将存储在内部的值输入到数据总线(LD)上，并保持一定的时间；当当前操作是上层应用需要写寄存器值，写译码器会在LA和WE有效后发出写使能信号，寄存器电路在写使能信号的驱动下读取数据总线上的数据并保存到内部存储区。

为实现1对32的复合片选，在寄存器电路中为片选控制配置的片选寄存器，寄存器位宽为16位，寄存器的地址为空闲的嵌入式处理器可读写的外围存储设备的物理地址，片选译码电路会在NandFlash芯片片选信号有效时读取对应寄存器的值进行译码，将嵌入式处理器写入片选寄存器的数值转变成对应的片选信号，片选寄存器中的数据就和需要访问的NandFlash芯片建立一一对应的联系，根据实际需要，译码电路可以产生所需要的数量的片选信号。

第二种方案为：

根据局部总线控制器时序，如图3所示，地址译码电路会在地址数据(LA)和写使能信号(WE)都有效时，根据地址数据的不同发出对应的使能信号(ENn)，Un模块会在ENn有效时锁存此时LD[0]的值。LD[0]的值会决定是否连通CS信号和CSn信号，当LD[0]值为1时，CS信号和CSn信号连通，输出正确的片选信号；当LD[0]值为0时，CS信号和CSn信号不连通，表明此时不对当前NandFlash块进行片选。为实现1对32的复合片选，地址译码电路需要对32个不同地址进行解析产生32个使能信号，Un模块包含寄存器，当使能信号ENn有效时，则会将LD[0]的值写入寄存器，寄存器输出和嵌入式处理器的CS信号进行逻辑运算，产生指定NandFlash芯片的片选CSn信号，每次只允许产生一个NandFlash芯片的片选信号有效。

3、底层驱动地址映射的实现

原处理器的FCM只能访问2GB的NandFlash存储器空间，当存储器容量扩展到64GB时，需要将处理器访问的存储器地址以2GB单片Flash为基础进行整体存储空间映射到64GB地址空间。

处理器通过FCM以及FPGA芯片对NandFlash芯片进行数据读写访问，其中，NandFlash通过FCM控制器中的缓冲器缓存区块和处理器交换数据，因此在地址空间中只需指定其8KB缓冲器的地址即可。映射逻辑如图4所示，将64GB NandFlash芯片存储器以2GB为基本单元进行映射。NandFlash最小写入单元为一个页面(2KB)，2GB存储空间总共有1048576个页面块。整个64GB的存储模块具有33554432块页，上层应用软件访问的是所有页面块。对底层驱动来说，所控制的页面范围只是0-1048575(2GB)空间。映射逻辑将所有页面块以2GB为单位，划分成32个区间并存储在逻辑表中，每次会根据传递到底层的页面号查找此表，以确认需要连接的NandFlash芯片的编号。

在软件驱动程序中，需要将物理页面编号结合地址映射表和映射逻辑转换成对应NandFlash块编号，如图4所示，软件驱动代码会在首次启动时对所有的页面块进行坏块扫描并排序，每个页面块都有其唯一的物理页面块编号，底层驱动向上层驱动提供接口，上层驱动将物理页面号传递到底层，映射逻辑查找映射表中对应物理页面的底层NandFlash号。

在FPGA内片选电路为方案1时，如图5所示，映射逻辑向片选寄存器写入该NandFlash芯片编号，FPGA芯片根据对应的映射逻辑片选择底层的NandFlash块，FPGA芯片配置完成后软件回读寄存器的值，以确认连接的正确性，确认无误后FCM控制对应的NandFlash实现数据的读写操作。

例如：当传递到底层的页面号为1148576，此时映射逻辑查表得到该页面属于第二片NandFlash，然后处理器向片选寄存器写入NandFlash片号0x0002，FPGA内部逻辑产生对应的片选信号。

在FPGA内片选电路为方案2时，映射逻辑向需要片选的NandFlash对应的外围存储器物理地址写入0x0001，FPGA根据内部逻辑片选到底层的NandFlash块，同时需要对上次片选的NandFlash对应的外围存储器物理地址写入0x0000以取消片选，片选完成后FCM控制对应的NandFlash实现数据的读写操作。

例如：当传递到底层的页面号为1148576，此时映射逻辑查表得到该页面属于第二片NandFlash，然后向第二片NandFlash对应的外围存储器物理地址写入值0x0001，还需要对上一次的片选如第一片NandFlash对应的外围存储器物理地址写入值0x0000，以取消对第一块的片选。

4、NandFlash读写访问性能提升

利用FCM的双缓存区块实现NandFlash芯片访问速度的提高，软件对底层的高速存取是通过更改原有的线性利用缓存区块的用法，实现双重流水线的读写方式，具体方式为：缓存区块0接收上层软件DMA传递数据的同时，缓存区块1对底层NandFlash芯片进行读写访问，缓存区块0在缓存区块1等待NandFlash完成指令执行的空隙操控指定的空闲NandFlash芯片，充分利用NandFlash执行指令时的硬件等待时间，双缓存区块依次交替工作实现流水线操作。利用逻辑中硬件执行命令的等待时间，将数据和指令提前装载入FCM空闲缓存区块中，在其他缓存区块处于等待时间时，按固定时序执行指定命令和数据传递，这样使得底层驱动可以同时对多块NandFlash操作，成倍提升速度。

Claims (5)

1.一种基于软硬件结合方式的大容量快速NandFlash存储实现方法，其特征在于，包括以下步骤：

根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；

在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA芯片内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；

修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问。

2.根据权利要求1所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法，其特征在于，处理器通过局部总线与FPGA芯片连接，局部总线中包含用于控制NandFlash的FCM模块的控制线及片选线、局部总线控制器的数据线、地址线、读使能信号线及写使能信号线，32片NandFlash芯片按地址空间顺序排布构成存储阵列，所有的NandFlash芯片共享数据地址线和控制线，每一个NandFlash芯片的片选信号CS各不相同，且分别与FPGA芯片的CS输出连接，NandFlash芯片的数据线和控制线通过FPGA芯片与嵌入式处理器相连。

3.根据权利要求1所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法，其特征在于，在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选的具体实现过程为：

在FPGA内部重映射空闲物理地址空间并形成片选寄存器，应用软件通过访问外围存储设备物理地址空间来访问相应的FPGA芯片内部片选寄存器，FPGA芯片解析应用软件对片选寄存器的写入数据，实现对NandFlash的复合片选，上层软件通过对同一地址写不同的值，以完成对应NandFlash芯片片选引脚切换。

4.根据权利要求1所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法，其特征在于，在FPGA内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选的具体实现过程为：

利用空闲物理地址空间，FPGA芯片仅在上层软件写该段地址时解析LA上的地址数据，根据该地址数据完成相应的片选，上层软件对32个地址空间写特定的值，完成对应NandFlash芯片片选引脚的切换。

5.根据权利要求1所述的基于软硬件结合方式的大容量快速NandFlash存储实现方法，其特征在于，修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行缓存区块的读写访问的具体实现过程为：

缓存区块0接收上层软件DMA传递数据的同时，缓存区块1对底层NandFlash芯片进行读写访问，缓存区块0在缓存区块1等待NandFlash完成指令执行的空隙操控指定的空闲NandFlash芯片，利用NandFlash执行指令时的硬件等待时间，双缓存区块依次交替工作，实现流水线操作，利用逻辑中硬件执行命令的等待时间，将数据和指令提前装载入FCM空闲缓存区块中，在其他缓存区块处于等待时间时，按固定时序执行指定命令和数据传递，使底层驱动能够同时对多块NandFlash操作。

Images