CN109783411A - 一种基于fpga的flash阵列控制方法及控制器 - Google Patents

Abstract

本发明公开了一种基于FPGA的FLASH阵列控制方法,其特征在于：包括:进行分层控制：第一层：通过时序控制，对FLASH阵列的实际物理地址按页读、写，按块擦除；第二层：建立逻辑地址到物理地址映射表，对FLASH阵列的坏块进行管理，并在使用过程中对增加的坏块进行动态管理；第三层：建立循环存储管理，对FLASH进行均衡使用；第四层：对数据加前向纠错编码。本发明基于FPGA的FLASH阵列控制方法，实现任意宽度与深度的NAND FLASH阵列的控制。

Description

一种基于FPGA的FLASH阵列控制方法及控制器

技术领域

本发明涉及FLASH控制领域，尤其是一种基于FPGA的FLASH阵列控制方法及控制器。

背景技术

当前，以FLASH存储芯片作为介质的SATA、mSATA、NVMe电子盘等应用正在取代传统硬盘得到广泛应用，性能越来越高，成本也越来越低；但是在一些电子设备中，受到体积以及结构功耗等限制，采用嵌入式计算机+电子盘的方案实现有困难，在有些高速流数据的处理系统中，数据需要实时存储，事后分析；比如信号处理领域中高速AD采集数据的存储，这些数据存储带宽超出了普通电子盘的存储带宽，采用高性能计算机+电子盘磁盘阵列的解决方案往往体积较大，并且环境适应性也不能满足一些特定要求；因此在很多定制嵌入式设备中，尤其是军用嵌入式电子设备里，直接采用FPGA控制FLASH芯片阵列的方案，这样集成度更高，结构更可靠，减少了元器件，提高了可靠性。

目前使用FPGA直接控制FLASH阵列存储数据在军用电子设备数据存储是常用的解决方案，但是现有的直接采用FPGA控制FLASH阵列，存在如下问题：

a)由于FLASH工艺本身的固有缺陷，FLASH芯片结构存在坏块(BLOCK)，并且在使用的过程中，坏块数量会增加；

b)FLASH芯片的每一块或者页有使用次数限制，SLC NAND FLASH一般在60000～100000次，MLC NAND FLASH的使用次数在5000次左右，TLC NAND FLASH的使用次数在3000次左右；

c)FLASH芯片结构按照块(BLOCK)、页(PAGE)操作，擦除以块为单位，编程以页为单位(也可以以少于一页的数量进行编程操作)；

d)FLASH在执行写入(编程)前，必须先擦除(一般来说，擦除操作将数据位由0变为1，编程操作将1变为0)；

e)FLASH在执行擦除或者编程操作时，时间不确定；芯片手册会给出最大时间(不同的器件这个值不相同)；

f)FLASH除了存在坏块外，还存在坏点；

因此，能够解决上述问题的基于FPGA的FLASH阵列控制方法的设计变得尤为重要。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种基于FPGA的FLASH阵列控制方法，分层解决flash阵列的控制问题；通过FLASH阵列控制器，实现FLASH阵列的控制。

本发明采用的技术方案如下：

本发明一种基于FPGA的FLASH阵列控制方法,包括:进行分层控制：

第一层：通过时序控制，对FLASH阵列的实际物理地址按页读、写，按块擦除；

第二层：建立逻辑地址到物理地址映射表，对FLASH阵列的坏块进行管理，并在使用过程中对增加的坏块进行动态管理；

第三层：建立循环存储管理，对FLASH进行均衡使用；

第四层：对数据加前向纠错编码。

作为优选，所述第四层中的前向纠错编码方法包括：使用RS编码进行前向纠错，数据读出后通过并行RS译码恢复数据。

本发明一种基于FPGA的FLASH阵列控制器，包括FLASH阵列IO时序控制模块、坏块管理逻辑、FLASH阵列命令控制逻辑、接口管理逻辑、数据流处理器和CPU接口模块；

所述FLASH阵列IO时序控制模块，用于FLASH阵列第一层次的控制时序；

所述坏块管理逻辑，用于坏块管理，进行FLASH阵列第二层次的控制；

所述CPU接口模块，用于控制命令、寄存器的映射，将整个FLASH阵列控制器例化为一个可通过CPU控制寄存器操作的IP，进行FLASH阵列第三层次的控制；

分别与坏块管理逻辑和数据流处理器进行交互；

所述FLASH阵列命令控制逻辑，用于FLASH阵列非初始化及命令控制逻辑；分别与FLASH阵列IO时序控制模块和接口管理逻辑进行交互，并与CPU接口模块进行交互；

所述接口管理逻辑，将FLASH阵列接口转换为按页为单位类似SDRAM的数据读写接口，按照逻辑地址访问；与坏块管理逻辑进行交互；

所述数据流处理器，完成外部数据读写访问与接口管理逻辑之间的数据交换。

作为优选，基于FPGA的FLASH阵列控制器还设有控制器对外接口；所述控制器对外接口包括：FLASH阵列接口、数据流读写接口、处理器EMIF接口和坏块管理缓存接口；所述FLASH阵列接口与FLASH阵列IO时序控制模块连接；所述数据流读写接口与数据流处理器连接；所述处理器EMIF接口与CPU接口模块连接；所述坏块管理缓存接口与坏块管理逻辑连接。

作为优选，所述FLASH阵列IO时序控制模块的控制方法：将NAND FLASH芯片阵列的执行过程转换为空闲状态(IO_IDLE)、片选输出状态(IO_CS)、命令锁存状态(IO_CLE)、地址锁存状态(IO_ALE)、读异步时序控制状态(IO_ARE)、读同步时序控制状态(IO_SRE)、写异步时序控制状态(IO_AWE)或写同步时序控制状态(IO_ST7)。

作为优选，所述接口管理逻辑的控制方法：在FPGA写FLASH时，实行流水线写操作；在FPGA读FLASH时，随机读取；在FLASH阵列擦除时，按流水线方式按照逻辑地址顺序擦除；所述接口管理逻辑的接口包括FLASH写访问接口、FLASH读访问接口和FLASH擦除接口。

作为优选，所述FLASH阵列命令控制逻辑的控制方法：将NAND FLASH芯片阵列的执行过程转换为空闲状态(FLC_NOP)、复位状态(FLC_RESET)、读FLASH芯片状态寄存器(FLC_RDST)、读FLASH芯片ID(FLC_RDID)、获取FLASH芯片模式寄存器(FLC_GFET)、设置FLASH芯片模式寄存器(FLC_SFET)、读取FLASH参数页(FLC_RDPP)、读数据状态(FLC_READ)、写数据状态(FLC_PROG)、擦除块状态(FLC_ERASE)、回读页状态(FLC_CBREAD)或回读并写状态(FLC_CBPROG)。

作为优选，所述坏块管理逻辑的控制方法：

ST0：初始化逻辑地址到物理地址映射表为一一对应，坏块计数器初始化为0；

ST1：判断是否有格式化命令，无则等待，有则进入ST2；

ST2：开始执行当前逻辑地址擦除命令，进入ST3；

ST3：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST4；

ST4：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST2；否则，逻辑地址加1，进入ST5；

ST5：判断是否格式化完毕，格式化完毕进入ST6，否则进入ST2；

ST6：判断是否有随机地址擦除命令，有则进入ST7；

ST7：开始执行当前逻辑地址擦除命令，进入ST8；

ST8：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST9；

ST9：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST7；否则，进入ST6。

作为优选，所述数据流处理模块的具体控制方法：将外部并行的写数据请求以及读数据请求进行仲裁，根据数据缓存的大小以及FLASH阵列的各流水状态进行判断仲裁优先执行读或者写。

综上所述，由于采用了上述技术方案，本发明的有益效果是：与现有技术相比，本发明实现任意宽度与深度的NAND FLASH阵列的控制，通过寄存器控制可以实现按照物理地址或者按照逻辑地址对NAND FLASH阵列执行擦除、编程、读以及读状态、读ID、获取FLASH结构信息、设置模式等操作。

附图说明

本发明将通过例子并参照附图的方式说明，其中：

图1是本发明一种基于FPGA的FLASH阵列控制方法的流程图。

图2是本发明一种基于FPGA的FLASH阵列控制器的结构示意图。

图3是控制状态转换的状态机转换示意图。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书(包括任何附加权利要求、摘要)中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。

实施例一：

如图1，本发明一种基于FPGA的FLASH阵列控制方法,包括:进行分层控制：

第一层(底层)：解决FLASH阵列的控制时序问题，对FLASH阵列的实际物理地址按页读、写，按块擦除；

第二层：建立逻辑地址到物理地址映射表，对FLASH阵列的坏块进行管理，并在使用过程中对增加的坏块进行动态管理；

第三层：建立循环存储管理，对FLASH进行均衡使用；

第四层：对数据加前向纠错编码，解决FLASH中存在的坏点问题；前向数据纠错编码可以利用通信领域成熟的各种BCH/ECC/LDPC编码译码等。

在实现实施例中，所述第四层中的前向纠错编码方法采用：使用RS编码进行前向纠错，数据读出后通过并行RS译码恢复数据。

实施例二：

本发明一种基于FPGA的FLASH阵列控制器，包括FLASH阵列IO时序控制模块、坏块管理逻辑、FLASH阵列命令控制逻辑、接口管理逻辑、数据流处理器和CPU接口模块；

所述FLASH阵列IO时序控制模块，用于FLASH阵列第一层次的控制时序；

所述坏块管理逻辑，用于坏块管理，进行FLASH阵列第二层次的控制；

所述CPU接口模块，用于控制命令、寄存器的映射，将整个FLASH阵列控制器例化为一个可通过CPU控制寄存器操作的IP，并对逻辑地址可以进行循环存储管理，均衡使用FLASH，进行FLASH阵列第三层次的控制；分别与坏块管理逻辑和数据流处理器进行交互；

所述FLASH阵列命令控制逻辑，用于FLASH阵列非初始化及命令控制逻辑；分别与FLASH阵列IO时序控制模块和接口管理逻辑进行交互，并与CPU接口模块进行交互；

所述接口管理逻辑，将FLASH阵列接口转换为按页为单位类似SDRAM的数据读写接口，按照逻辑地址访问；与坏块管理逻辑进行交互；

所述数据流处理器，完成外部数据读写访问与接口管理逻辑之间的数据交换。

在实施例中，基于FPGA的FLASH阵列控制器还设有控制器对外接口；所述控制器对外接口包括：FLASH阵列接口、数据流读写接口、处理器EMIF接口和坏块管理缓存接口；所述FLASH阵列接口与FLASH阵列IO时序控制模块连接；所述数据流读写接口与数据流处理器连接；所述处理器EMIF接口与CPU接口模块连接；所述坏块管理缓存接口与坏块管理逻辑连接。

FLASH IO时序控制模块：

如图3所示，IO时序控制模块状态机分为空闲状态(CTL_IDLE)，准备状态(CTL_READY)，执行状态(CTL_EXEC)，结束状态(CTL_END)；IO时序控制模块将NAND FLASH芯片阵列的执行过程转换为空闲状态(IO_IDLE)、片选输出状态(IO_CS)、命令锁存状态(IO_CLE)、地址锁存状态(IO_ALE)、读异步时序控制状态(IO_ARE)、读同步时序控制状态(IO_SRE)、写异步时序控制状态(IO_AWE)、写(WE)同步时序控制状态(IO_ST7)；RTL描述如下示意：

接口管理逻辑：

包括FLASH写访问接口、FLASH读访问接口和FLASH擦除接口：

FLASH写访问接口：

使用VHDL语言描述的FLASH写访问接口如下：

FLASH_WREQ信号为外部HOST发起写FLASH阵列的请求信号，当FLASH控制器响应时，FLASH_WACK变为高电平，如果FLASH_WRDY为高，则HOST向FLASH阵列中写入数据；FLASH_WRITE信号由高变低时，FLASH控制器结束向FLASH阵列中写入数据发送编程命令；命令完成后FLASH_WACK变为低电平。

FLASH_WLPTR为逻辑指针，指向单位为页，包含块地址、LUN选择、CS选择、页地址。按照流水线管理，逻辑地址的最低几位为CS选择，次低几位为LUN选择，然后是页地址，高位是逻辑块地址。

所谓逻辑地址是指逻辑上按顺序地址总是连续的，但是在硬件上，连续的几个地址可能分布在不同的芯片上，物理块地址也不一定是连续的。逻辑地址到物理地址的映射由坏块管理逻辑模块完成。

FPGA写FLASH时，一次写一页，由于写一次需要的时间比较长，因此需要实行流水线写操作，即第一次写数据时，从Block 0的第0页开始写，写满一页后，下一次的一页数据写往下一个Block的第0页当中，在硬件设计时，8片FLASH可以实现16级流水线操作，因此可以顺序写流水线N个Block，当第流水线N个Block被写满一页时，下一次回到Block0的第1页开始写，如此循环，直到流水线N个Block的每一页都被写满，再往下一个流水线N个Block开始写。

FLASH读访问接口：

使用VHDL语言描述的FLASH读访问接口如下：

FLASH_RREQ信号为外部HOST发起读FLASH阵列的请求信号，当FLASH控制器响应时，FLASH_RACK变为高电平，如果FLASH_RRDY为高，则FLASH控制器向外输出数据，数据有效时FLASH_DLE为高；完成后FLASH_RACK变为低电平；HOST在FLASH_RBUSY为低电平时发起读请求；FLASH在执行任何其它命令或者流水线操作不方便响应时，FLASH_RBUSY都为高。FLASH_RCOL设置读每页的列地址起始值，FLASH_RLEN表示读每页的长度。

FPGA读FLASH时，默认一次读一页，由于读一次需要的时间比较短，因此读数据不需要按流水线顺序处理，可以随机读取。

FLASH擦除接口：

使用VHDL语言描述的FLASH读访问接口如下：

FLASH_EREQ信号为外部HOST发起擦除FLASH阵列的请求信号，当FLASH控制器执行完擦除命令后，FLASH_EACK变为高电平，持续一个时钟周期后变低。

FLASH阵列擦除的时间比较长，在硬件设计没有缺陷的前提下(擦除和编程都需要较大电流，按照流水线操作意味着所有芯片同时工作，如果电源供应不足，将导致擦除失败)，应按流水线方式按照逻辑地址顺序擦除。

FLASH阵列命令控制逻辑：

整个控制状态转换状态机转换如图3所示：

RTL描述如下示意：

坏块管理逻辑：

坏块管理可以多种方式实现，本发明中采用逻辑地址到物理地址的映射表来管理坏块；每一个CHIP，将其中最后1/8或者1/16块作为备用块(使用多少作为备用，不受限制，可以根据实际需要调整，采用常数定义的方式实现)，当前面区域出现坏块时，将备用块与坏块交换；每一级流水对应的并行芯片可使用独立的坏块判断，也可统一判断，较简单的方法是并行使用的多个芯片出现一个坏块，就将多个并行芯片的同一个地址的块一起替换。

以16级流水的阵列为例，假设每级流水对应的PLANE/CHIP有4096块，则总共有65536块，则逻辑地址共16位，高12位对应每PLANE/CHIP的块地址，低4位对应流水线级数；

交换算法如下：

ST0：初始化逻辑地址到物理地址映射表为一一对应(此时逻辑地址高位等于物理地址)，坏块计数器初始化为0(定义坏块计数器范围为0到块总数)

ST1：判断是否有格式化命令，无则等待，有则进入ST2

ST2：开始执行当前逻辑地址擦除命令，进入ST3

ST3：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST4；

ST4：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST2；否则，逻辑地址加1，进入ST5；

ST5：判断是否格式化完毕(只格式化到使用区域的最后一个块，备用区域不用格式化)，格式化完毕进入ST6，否则进入ST2。

ST6：判断是否有随机地址擦除命令，有则进入ST7。

ST7：开始执行当前逻辑地址擦除命令，进入ST8。

ST8：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST9；

ST9：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST7；否则，进入ST6。

数据流处理模块：

数据流处理模块主要是将外部并行的写数据请求以及读数据请求进行仲裁，要根据数据缓存的大小以及FLASH阵列的各流水状态进行判断仲裁优先执行读或者写；本模块的仲裁与实际应用背景有关，比如实际工程中，输入的数据流数据量比较大，读则无要求，则需要优先考虑写；也可根据外部缓存的状态来进行优先级仲裁。

CPU接口模块：

CPU接口模块主要是将整个FLASH阵列控制器例化为一个可通过CPU控制寄存器操作的IP，其与CPU的接口可根据实际工程需要确定，常用DSP来控制，所以采用的是EMIF总线接口。

本发明基于FPGA的FLASH阵列控制器实现的主要功能描述：

1)通过修改配置参数，可实现16、32、64、128数据位宽与任意深度(1、2、4、8、16、32级流水或片选)的阵列控制；

2)通过修改配置参数，支持任意page长度(4K、8K、16K、32K)的FLASH页操作；

3)通过修改配置参数，支持任意BLOCK深度(每个BLOCK含64页/128页/256页)；

4)通过修改配置参数，支持每个PLANE任意深度(每个PLANE含有2048块/4096块/8192块/16384块/或其他)；

5)通过命令寄存器设置，支持同步访问、异步访问的切换；

6)在复位后自动按照异步访问方式设置默认模式、时序模式、读取ID、复位所有FLASH芯片、查找地址映射表LFPT并下载到SRAM中；

7)通过命令寄存器设置，可实现对整个阵列执行擦除、格式化，擦除后的状态在状态寄存器中显示；格式化后在外部存储器中建立逻辑地址与物理地址的映射表，并将映射表写入FLASH阵列中；

8)通过命令寄存器查找某区间的写指针位置与擦除指针位置，并在寄存器中显示；

9)采用RS编码的方式进行纠错编码；将每块第一页数据存储时，将该页的逻辑地址存储在冗余信息中。

本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (9)

1.一种基于FPGA的FLASH阵列控制方法, 其特征在于：包括：进行分层控制：

第一层：通过时序控制，对FLASH阵列的实际物理地址按页读、写，按块擦除；

第二层：建立逻辑地址到物理地址映射表，对FLASH阵列的坏块进行管理，并在使用过程中对增加的坏块进行动态管理；

第三层：建立循环存储管理，对FLASH进行均衡使用；

第四层：对数据加前向纠错编码。

2.如权利要求1所述的基于FPGA的FLASH阵列控制方法，其特征在于：所述第四层中的前向纠错编码方法包括：使用RS编码进行前向纠错，数据读出后通过并行RS译码恢复数据。

3.一种用于权利要求1或2所述的基于FPGA的FLASH阵列控制方法的基于FPGA的FLASH阵列控制器，其特征在于：包括FLASH阵列IO时序控制模块、坏块管理逻辑、FLASH阵列命令控制逻辑、接口管理逻辑、数据流处理器和CPU接口模块；

所述FLASH阵列IO时序控制模块，用于FLASH阵列第一层次的控制时序；

所述坏块管理逻辑，用于坏块管理，进行FLASH阵列第二层次的控制；

所述CPU接口模块，用于控制命令、寄存器的映射，将整个FLASH阵列控制器例化为一个可通过CPU控制寄存器操作的IP，进行FLASH阵列第三层次的控制；分别与坏块管理逻辑和数据流处理器进行交互；

所述FLASH阵列命令控制逻辑，用于FLASH阵列非初始化及命令控制逻辑；分别与FLASH阵列IO时序控制模块和接口管理逻辑进行交互，并与CPU接口模块进行交互；

所述接口管理逻辑，将FLASH阵列接口转换为按页为单位类似SDRAM的数据读写接口，按照逻辑地址访问；与坏块管理逻辑进行交互；

所述数据流处理器，完成外部数据读写访问与接口管理逻辑之间的数据交换。

4.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：还设有控制器对外接口；所述控制器对外接口包括：FLASH阵列接口、数据流读写接口、处理器EMIF接口和坏块管理缓存接口；所述FLASH阵列接口与FLASH阵列IO时序控制模块连接；所述数据流读写接口与数据流处理器连接；所述处理器EMIF接口与CPU接口模块连接；所述坏块管理缓存接口与坏块管理逻辑连接。

5.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：所述FLASH阵列IO时序控制模块的控制方法：将NAND FLASH芯片阵列的执行过程转换为空闲状态（IO_IDLE）、片选输出状态（IO_CS）、命令锁存状态（IO_CLE）、地址锁存状态（IO_ALE）、读异步时序控制状态（IO_ARE）、读同步时序控制状态（IO_SRE）、写异步时序控制状态（IO_AWE）或写同步时序控制状态（IO_ST7）。

6.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：所述接口管理逻辑的控制方法：在FPGA写FLASH时，实行流水线写操作；在FPGA读FLASH时，随机读取；在FLASH阵列擦除时，按流水线方式按照逻辑地址顺序擦除；所述接口管理逻辑的接口包括FLASH写访问接口、FLASH读访问接口和FLASH擦除接口。

7.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：所述FLASH阵列命令控制逻辑的控制方法：将NAND FLASH芯片阵列的执行过程转换为空闲状态（FLC_NOP）、复位状态（FLC_RESET）、读FLASH 芯片状态寄存器（FLC_RDST）、读FLASH 芯片ID（FLC_RDID）、获取FLASH芯片模式寄存器（FLC_GFET）、设置FLASH芯片模式寄存器（FLC_SFET）、读取FLASH参数页（FLC_RDPP）、读数据状态（FLC_READ）、写数据状态（FLC_PROG）、擦除块状态（FLC_ERASE）、回读页状态（FLC_CBREAD）或回读并写状态（FLC_CBPROG）。

8.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：所述坏块管理逻辑的控制方法：

ST0：初始化逻辑地址到物理地址映射表为一一对应，坏块计数器初始化为0；

ST1：判断是否有格式化命令，无则等待，有则进入ST2；

ST2：开始执行当前逻辑地址擦除命令，进入ST3；

ST3：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST4；

ST4：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST2；否则，逻辑地址加1，进入ST5；

ST5：判断是否格式化完毕，格式化完毕进入ST6，否则进入ST2；

ST6：判断是否有随机地址擦除命令，有则进入ST7；

ST7：开始执行当前逻辑地址擦除命令，进入ST8；

ST8：读FLASH阵列状态，等待擦除完成，擦除完锁存芯片状态寄存器，进入ST9；

ST9：若擦除失败，则逻辑地址不变，将坏块计数器取反对应的映射表中物理地址与当前逻辑地址对应的映射表中的地址交换，进入ST7；否则，进入ST6。

9.如权利要求3所述的基于FPGA的FLASH阵列控制器，其特征在于：所述数据流处理模块的具体控制方法：将外部并行的写数据请求以及读数据请求进行仲裁，根据数据缓存的大小以及FLASH阵列的各流水状态进行判断仲裁优先执行读或者写。