CN111223914A - 一种具有负阻特性的半导体放电管及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 62
- 230000008569 process Effects 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000002513 implantation Methods 0.000 claims description 8
- 238000002360 preparation method Methods 0.000 description 13
- 238000000137 annealing Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66098—Breakdown diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明提出了一种具有负阻特性的半导体放电管及其制造方法，包括：衬底、P2区、N1区、P1区、正面金属电极、背面金属电极；所述P2区制备为利用掺杂工艺在衬底一侧进行制备；所述N1区为利用掺杂工艺在P2区一侧进行制备；所述P1区为利用掺杂工艺在N1区一侧制备；正面金属电极为在P1区一侧进行制备；背面金属电极为在进行减薄处理后的衬底背面进行金属接触处理制备。本发明能够实现降低残压提高浪涌能力的目的。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种具有负阻特性的半导体放电管制造方法及半导体放电管。
背景技术
目前，半导体放电管(Thyristor Surge Suppresser)也称作：保护型晶闸管电涌抑制晶闸管、晶闸管浪涌抑制器、电涌抑制晶闸管、TSS、固体放电管。是一种过压保护器件，是利用晶闸管原理制成的，依靠PN结的击穿电流触发器件导通放电，可以流过很大的浪涌电流或脉冲电流。器件本身吸收浪涌能量保护后级电路不受浪涌损害。器件在通信端口，信号端口得到了广泛的应用。强的浪涌能力低的残压是器件优化的方向。
提高浪涌能力可以有效保护器件在受到更恶劣的浪涌干扰时保证防护器件不被损坏。低的残压可以更好的消除浪涌对后级电路的影响，防止后端电路受到残压影响后损坏。目前行业使用扩散片生产TSS器件时，结构通常为N1P1N2P2结构(如图1)或者P2 1N2 1P2 2N2 2结构(如图2)。其中N2(P2 2)结构利用原有衬底掺杂实现。由于减薄工艺和扩散工艺的限制N2(P2 2)区域厚度无法做到很薄，一般大于其少子扩散长度。由于基区长度较长，器件很难产生负阻效应。使器件残压较高，后级电路无法得到较好的保护。负阻效应可以有效降低残压。且根据半导体热烧毁理论，大电流注入的情况下，负阻器件有更小的等效电阻，可以通过的浪涌电流就越大。从浪涌能力和残压角度分析，负阻特性越强浪涌能力越优且残压越低。
因此，鉴于上述方案于实际制作及实施使用上的缺失之处，而加以修正、改良，同时本着求好的精神及理念，并由专业的知识、经验的辅助，以及在多方巧思、试验后，方创设出本发明，特再提供一种具有负阻特性的半导体放电管制造方法，能够实现降低残压提高浪涌能力的目的。
发明内容
本发明提出一种具有负阻特性的半导体放电管制造方法，解决了现有技术中的问题。
本发明的技术方案是这样实现的：
一种具有负阻特性的半导体放电管，其特征在于，包括：衬底、P2区、N1 区、P1区、正面金属电极、背面金属电极；所述P2区制备为利用掺杂工艺在衬底一侧进行制备；所述N1区为利用掺杂工艺在P2区一侧进行制备；所述P1区为利用掺杂工艺在N1区一侧制备；正面金属电极为在P1区一侧进行制备；背面金属电极为在进行减薄处理后的衬底背面进行金属接触处理制备。
所述衬底为N型扩散片衬底。
所述P1区、N1区及P2区位于所述N型扩散片衬底的同侧。
所述P2区厚度在0-30μm之间，且P2区的宽度小于P2区少子扩散长度。
减薄后衬底厚度为120μm-180μm之间。
上述具有负阻特性的半导体放电管的制造方法，包括：
S1：投片下料，选择衬底；
S2：P2区制备，利用掺杂工艺，在衬底一侧进行P2区制备；
S3：N1区制备，利用掺杂工艺，在P2区一侧进行N1区制备；
S4：P1区制备，利用掺杂工艺，在N1区一侧进行P1区制备；
S5：在P1区一侧进行正面金属电极制备；
S6：减薄处理，对原衬底进行减薄；
S7：对减薄处理后的衬底背面进行金属接触处理，制作背面电极。
所述掺杂工艺，包括注入工艺和/或扩散工艺。
步骤S5中在P1区一侧进行正面金属电极制备，利用NH3修复电极表面形态。
步骤S7中的对减薄处理后的衬底背面进行金属接触处理，利用NH3修复电极表面形态。
步骤S6中的减薄处理包括利用贴膜减薄的方法，减薄揭膜厚度为120μm。
采用了上述技术方案后，本发明的有益效果是：本发明方法制成的放电管器件在防护雷击浪涌时，较低的残压有利于更好的保护后级电路。高的浪涌能力可以使器件适用于更高浪涌等级要求。本发明使用N型薄片短基区负阻纵向工艺，实现降低残压提高浪涌能力的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1：传统扩散片工艺剖面结构图(N1P1N2P2结构)；
图2：传统扩散片工艺剖面结构图(P21N21P22N22结构)；
图3：一种具有负阻特性的半导体放电管剖面图示例；
图4：一种具有负阻特性的半导体放电管剖面图示例变形；
图5：一种具有负阻特性的半导体放电管剖面图示例变形；
图6：一种具有负阻特性的半导体放电管剖面图示例变形；
图7：扩散片投片下料示意图；
图8：P2区制备后剖面图；
图9：N1区工艺后示意图；
图10：P1区工艺后示意图；
图11：正面电极后剖面图；
图12：减薄后工艺后剖面图；
图13：背面金属化后剖面图；
图14：传统TSS电流电压扫面曲线；
图15：负阻特性TSS电流电压扫面曲线；
图16：传统TSS器件和负阻型TSS器件浪涌残压曲线对比图。
其中：N1-N1区；N2-N衬底；P1-P1区；P2-P2区；P2 1-P2 1区；N2 1–N2 1区；P2 2–P2 2区；N2 2–N2 2区。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图3-图6均分别为采用本具有负阻特性的半导体放电管制造方法制成的不同结构的具有负阻特性的半导体放电管剖视图，与图3不同的是，图4中P1 区的数量为并排设置的若干个，与图3不同的是，图5是由两个图3中的结构反向设置，中间通过一个P型扩散片连接，与图4不同的是，图6是由两个图4 中的结构反向设置，中间通过一个P型扩散片连接。
本具有负阻特性的半导体放电管制造方法制成包括如下步骤：
投片下料：依照电压选择合适电阻率抛光片。通常为<111>晶向，N型衬底，进行投料。剖面图如图7。P2区制备：使用掺杂工艺，进行P2区制备。包括却不限于注入工艺，扩散工艺等待。P2区制备后剖面图如图8。
N1区制备：使用掺杂工艺，进行N1区制备。包括却不限于注入工艺，扩散工艺等待。N1区制备后剖面图如图9。P1区制备：用掺杂工艺，进行P1区制备。包括却不限于注入工艺，扩散工艺等待。P1区制备后剖面图如图10。正面金属电极制备。正面电极制备后器件剖面图如图11。减薄工艺，原衬底进行减薄。一般可以采用CMP或吹沙工艺进行减薄，减薄到指定厚度。通常厚度值在150 μm左右。减薄工艺后器件剖面图如图12。
背面金属接触。背面金属化工艺后剖面如图13。划片包装与封装。使用封装好后器件进行曲线扫描测试。传统非负阻器件如图14。具有负阻特性的半导体放电管器件如图15。
对传统器件和负阻特性器件进行浪涌测试，可见再相同浪涌等级下，负阻特性的半导体放电管器件有更低的残压如图16。采用N型衬底薄片短基区负阻纵向工艺。
本方法制造的放电管功能性结构掺杂为PNPN型，防浪涌器件，不仅包括单向半导体放电管还包括双向半导体放电管，成品芯片厚度在30μm到250μm之间。衬底类型选择N型扩散片为衬底,P1N1P2N2结构中P1N1P2结构均在衬底同侧。P1N1P2区域使用掺杂工艺制备。P2区的厚度介于0-30μm之间，且P2区宽度小于P2少子扩散长度。本放电管用于浪涌防护和静电防护的半导体器件。其工作电压范围在6V到300V之间。在V-I扫描曲线中(使用370，QT等设备)，半导体放电管在没有触发前已经存在负阻现象。本方法制造的放电管器件在防护雷击浪涌时，较低的残压有利于更好的保护后级电路。高的浪涌能力可以使器件适用于更高浪涌等级要求。本方法使用N型薄片短基区负阻纵向工艺，实现降低残压提高浪涌能力的目的。
基于上述方法，以一单向负阻特性半导体放电管为例对具体实施方式进行进一步的说明。
投片下料，晶向[111]，掺砷衬底片,电阻率2.0Ω·cm。之后经过HF+一号液清洗工艺。
生长氧化层900℃60分钟湿氧+1050℃62分钟干氧处理。
光刻，后腐蚀氧化成开孔，氧化层腐蚀液腐蚀700秒，开出长基区孔，再使用去胶液湿法去胶。
使用1000℃60′O2生长出注入前氧化层。
硼注入条件为60keV 3.0E14cm-2，之后进行退火激活，退火条件为1200℃ 40分钟N2气氛围内退火，之后湿氧气生长氧化层，40分钟960摄氏度。
光刻，氧化层开孔，氧化层腐蚀液腐蚀200秒，去除注入保护氧化层。再使用去胶液湿法去胶。
磷涂布后进行涂布磷预扩烘烤。
氧化推结，条件为850℃+10′H2/或O2退火。推结温度为1100℃45分钟氮氧。
光刻，氧化层开孔，氧化层腐蚀液腐蚀300秒，去除注入保护氧化层。再使用去胶液湿法去胶。
硼注入条件为20keV 1.0E14cm-2。之后进行退火激活，退火条件为960℃30 分钟N2气氛围内退火。
NH退火对器件进行修复，条件为400℃30分钟H2/N2。
正面电极制备，后采用NH3退火修复表面态。
表面钝化使用LPCVD 425℃条件
光刻腐蚀开出接触面孔。
贴膜减薄，减薄揭膜厚度120μm。
背面电极制备，后采用NH退火修复表面态。
之后芯片进行划片和测试。芯片制样完成后使用传统SMB封装，和/或solder 工艺进行封装。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种具有负阻特性的半导体放电管，其特征在于，包括：衬底、P2区、N1区、P1区、正面金属电极、背面金属电极；所述P2区制备为利用掺杂工艺在衬底一侧进行制备；所述N1区为利用掺杂工艺在P2区一侧进行制备；所述P1区为利用掺杂工艺在N1区一侧制备；正面金属电极为在P1区一侧进行制备；背面金属电极为在进行减薄处理后的衬底背面进行金属接触处理制备。
2.根据权利要求1所述的具有负阻特性的半导体放电管制造方法，其特征在于，所述衬底为N型扩散片衬底。
3.根据权利要求1所述的具有负阻特性的半导体放电管制造方法，其特征在于，所述P1区、N1区及P2区位于所述N型扩散片衬底的同侧。
4.根据权利要求1所述的具有负阻特性的半导体放电管制造方法，其特征在于，所述P2区厚度在0-30μm之间，且P2区的宽度小于P2区少子扩散长度。
5.根据权利要求1所述的具有负阻特性的半导体放电管制造方法，其特征在于，减薄后衬底厚度为120μm-180μm之间。
6.根据权利要求1所述的具有负阻特性的半导体放电管的制造方法，其特征在于，包括：
S1：投片下料，选择衬底；
S2：P2区制备，利用掺杂工艺，在衬底一侧进行P2区制备；
S3：N1区制备，利用掺杂工艺，在P2区一侧进行N1区制备；
S4：P1区制备，利用掺杂工艺，在N1区一侧进行P1区制备；
S5：在P1区一侧进行正面金属电极制备；
S6：减薄处理，对原衬底进行减薄；
S7：对减薄处理后的衬底背面进行金属接触处理，制作背面电极。
7.根据权利要求6所述的具有负阻特性的半导体放电管的制造方法，其特征在于，所述掺杂工艺，包括注入工艺和/或扩散工艺。
8.根据权利要求6所述的具有负阻特性的半导体放电管的制造方法，其特征在于，步骤S5中在P1区一侧进行正面金属电极制备，利用NH3修复电极表面形态。
9.根据权利要求6所述的具有负阻特性的半导体放电管的制造方法，其特征在于，步骤S7中的对减薄处理后的衬底背面进行金属接触处理，利用NH3修复电极表面形态。
10.根据权利要求6所述的具有负阻特性的半导体放电管的制造方法，其特征在于，步骤S6中的减薄处理包括利用贴膜减薄的方法，减薄揭膜厚度为120μm。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910583188X | 2019-07-01 | ||
| CN201910583188 | 2019-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111223914A true CN111223914A (zh) | 2020-06-02 |
Family
ID=70830548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910965826.4A Pending CN111223914A (zh) | 2019-07-01 | 2019-10-12 | 一种具有负阻特性的半导体放电管及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111223914A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614782A (zh) * | 2020-12-15 | 2021-04-06 | 扬州杰利半导体有限公司 | 一种单向负阻浪涌防护芯片的制造方法 |
-
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- 2019-10-12 CN CN201910965826.4A patent/CN111223914A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614782A (zh) * | 2020-12-15 | 2021-04-06 | 扬州杰利半导体有限公司 | 一种单向负阻浪涌防护芯片的制造方法 |
| CN112614782B (zh) * | 2020-12-15 | 2024-06-18 | 扬州杰利半导体有限公司 | 一种单向负阻浪涌防护芯片的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |