CN109346465B - 一种低箝位保护器件结构及其制作方法 - Google Patents
一种低箝位保护器件结构及其制作方法 Download PDFInfo
- Publication number
- CN109346465B CN109346465B CN201811351628.0A CN201811351628A CN109346465B CN 109346465 B CN109346465 B CN 109346465B CN 201811351628 A CN201811351628 A CN 201811351628A CN 109346465 B CN109346465 B CN 109346465B
- Authority
- CN
- China
- Prior art keywords
- well region
- type
- conductive type
- region
- conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 40
- 238000000137 annealing Methods 0.000 claims description 25
- 150000002500 ions Chemical class 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 238000001465 metallisation Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000000087 stabilizing effect Effects 0.000 abstract description 4
- 238000002513 implantation Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- NUHSROFQTUXZQQ-UHFFFAOYSA-N isopentenyl diphosphate Chemical compound CC(=C)CCO[P@](O)(=O)OP(O)(O)=O NUHSROFQTUXZQQ-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明半导体防护器件技术领域，涉及一种低箝位保护器件结构及其制作方法，在第二导电类型外延层内设有将器件分割成三个区域的第一导电类型隔离结构；在第一区域内形成低电容二极管D1，第二区域内形成低电容二极管D2，第三区域内形成放电管TSS，在第一导电类型隔离结构内形成TVS稳压二极管Z1，TVS稳压二极管Z1与放电管TSS并联，且与二极管D2串联，且二极管D2的正极与TVS稳压二极管D1的负极连接，同时接I/O端，二极管Z1的正极与二极管D1的正极均接地；本发明通过增加放电管TSS结构，在不增加器件面积，和工艺成本的基础上，降低了箝位电压，增加了电流能力，进而提高高速数据传输通道端口的ESD能力，保证数据完整性，同时防止耗散功率过高导致烧毁。
Description
技术领域
本发明涉及一种低箝位保护器件结构及其制作方法，属于半导体防护器件技术领域。
背景技术
瞬态电压抑制器（TVS）被广泛应用于ESD保护领域，在瞬态峰值脉冲电流作用下，如图2所示，流过TVS 的电流，由原来的反向漏电流IR上升到IBR 时，其两极呈现的电压由额定反向关断电压VRWM 上升到击穿电压VBR，TVS 被击穿。随着峰值脉冲电流的出现，流过TVS 的电流达到峰值脉冲电流IPP。在其两极的电压被箝位到预定的最大箝位电压以下。而后，随着脉冲电流按指数衰减，TVS 两极的电压也不断下降，最后恢复到起始状态。
如图1所示，现有集成单向低电容TVS，通常由低电容PIN二极管（D2）与普通TVS串联，再与低电容NIP二极管(D1)并联组成，由于二极管D1，D2都通过高阻外延形成，导致本身串联电阻大，箝位电压非常高，会引起耗散功率较高，容易被烧毁，同时IPP电流能力随之下降，抗浪涌能力下降，特别是在高速数据传输通道端口上，容易造成数据丢失。
发明内容
本发明的目的在于克服现有技术存在的缺陷，提供一种低箝位保护器件结构及其制作方法，通过增加放电管TSS结构，在不增加器件面积，和工艺成本的基础上，降低了箝位电压，增加了电流能力，进而提高高速数据传输通道端口的ESD能力，保证数据完整性，同时防止耗散功率过高导致烧毁。
为实现以上技术目的，本发明的技术方案是：一种低箝位保护器件结构及其制作方法，包括第一导电类型衬底及位于第一导电类型衬底上的第二导电类型外延层，其特征在于，在所述第二导电类型外延层内设有将器件分割成三个区域的第一导电类型隔离结构，所述第一导电类型隔离结构从第二导电类型外延层表面延伸到第一导电类型衬底内；
在第一区域内设有用于形成器件结构的低电容二极管D1，第二区域内设有用于形成器件结构的低电容二极管D2，第三区域内设有用于形成器件结构的放电管TSS，在所述第一导电类型隔离结构内形成TVS稳压二极管Z1，所述TVS稳压二极管Z1与放电管TSS并联，所述放电管TSS与低电容二极管D2串联，且低电容二极管D2的正极与低电容二极管D1的负极连接，同时接I/O端，TVS稳压二极管Z1的正极与低电容二极管D1的正极均接地。
进一步地，在第一区域内，第二导电类型外延层表面设有第一第二导电类型阱区，所述第二导电类型外延层与第一导电类型衬底形成低电容二极管D1。
进一步地，在第二区域内，第二导电类型外延层表面设有第二第一导电类型阱区和第二第二导电类型阱区，所述第二导电类型外延层与第二第一导电类型阱区形成低电容二极管D2，所述第二第一导电类型阱区通过第一金属线与第一区域内的第一第二导电类型阱区连接。
进一步地，在第三区域内，第二导电类型外延层表面设有环形第二导电类型阱区，环形第二导电类型阱区内设有用于形成放电管TSS的第三第一导电类型阱区、第一导电类型深阱区及位于第一导电类型深阱区内的第三第二导电类型阱区，所述第二导电类型外延层、第一导电类型深阱区及位于第一导电类型深阱区内的第三第二导电类型阱区形成NPN管T1，所述第一导电类型深阱区、位于第一导电类型深阱区内的第三第二导电类型阱区及第三第一导电类型阱区形成的PNP管T2，所述第三第一导电类型阱区通过第二金属线与第二区域内的第二第二导电类型阱区连接。
进一步地，在第一导电类型隔离结构内设有隔离区第二导电类型阱区，所述隔离区第二导电类型阱区与第一导电类型隔离结构形成TVS稳压二极管Z1，隔离区第二导电类型阱区通过第四金属线与环形第二导电类型阱区连接，第一导电类型隔离结构通过第三金属线分别与第三区域内的第一导电类型深阱区、第三第二导电类型阱区连接。
进一步地，在所述第一导电类型衬底和第二导电类型外延层间设有不连贯的第二导电类型埋层，所述第二导电类型埋层上下分别被第二导电类型外延层和第一导电类型衬底包裹。
为了进一步实现以上技术目的，本发明还提出一种低箝位保护器件结构及其制作方法的制作方法，其特征在于，包括如下步骤：
步骤一. 选取第一导电类型衬底，在所述第一导电类型衬底上生长第二导电类型外延层；
步骤二. 在第二导电类型外延层表面注入第一导电类型离子并退火，形成第一导电类型隔离结构，第二导电类型外延层被分割成三个区域；
步骤三. 在第三区域内选择性注入第一导电类型离子后退火，形成第一导电类型深阱区；
步骤四. 在第二区域和第三区域内，通过选择型注入第一导电类型离子后退火，分别形成第二第一导电类型阱区和第三第一导电类型阱区；
步骤五. 在第二导电类型外延层表面继续选择性注入第二导电类型离子并退火，在第一区域内形成第一第二导电类型阱区、在第二区域内形成第二第二导电类型阱区、在第三区域内形成环形第二导电类型阱区、第三第二导电类型阱区及在第一导电类型隔离结构内的隔离区第二导电类型阱区；
步骤六. 在第二导电类型外延层表面淀积金属层，对金属层进行刻蚀，得到的第一金属线、第二金属线、第三金属线和第四金属线；
步骤七. 对器件背面减薄，并进行背面金属化，在第一导电类型衬底下表面形成金属电极，作为接地端。
进一步地，在步骤六中，所述第一金属线连接第一第二导电类型阱区和第二第一导电类型阱区，所述第二金属线连接第二第二导电类型阱区和第三第一导电类型阱区，所述第三金属线连接第一导电类型深阱区、第三第二导电类型阱区及第一导电类型隔离结构，第四金属线连接环形第二导电类型阱区和隔离区第二导电类型阱区。
进一步地，在步骤一后，在第一导电类型衬底上表面，通过选择性注入第二导电类型离子并退火，形成第二导电类型埋层，然后再生长第二导电类型外延层，生长过程中会牺牲部分第一导电类型衬底，使第二导电类型埋层高于第一导电类型衬底表面。
进一步地，在步骤六后，还可在器件正面形成用于保护器件的钝化结构，所述钝化结构包括氮化硅或二氧化硅/氮化硅。
进一步地，对于P型单向低电容TVS器件，所述第一导电类型为P型，所述第二导电类型为N型；对于N型单向低电容TVS器件，所述第一导电类型为N型，所述第二导电类型为P型
与现有的单向低电容TVS器件相比，本发明具有以下优点：
1）在现有TVS器件结构的基础上，增加一个放电管TSS结构，且放电管TSS与稳压二级管Z1并联，该结构能有效降低器件的箝位电压，增加电流能力，进而提高高速数据传输通道端口的ESD能力，保证数据完整性，同时能防止耗散功率过高导致器件烧毁；
2）本发明器件结构面积不增加，同时不增加器件制作工艺成本；
3）本发明器件的P型隔离结构是通过离子注入和退火得到的，使稳压二极管Z1制作在P型隔离结构中得以实现，通过稳压二极管Z1的击穿来触发放电导通，实现Snapback回扫特性，降低箝位电压，提高浪涌电流。
附图说明
图1为现有器件结构的电路原理图。
图2为现有器件的伏安特性曲线图。
图3为本发明器件结构的俯视结构示意图。
图4为本发明器件结构的剖视结构示意图。
图5为本发明器件结构的电路原理图。
图6为本发明实施例中形成P型衬底、N型埋层和N型外延层后的剖视结构示意图。
图7为本发明实施例中形成P型隔离结构后的剖视结构示意图。
图8为本发明实施例中形成P型深阱和P型阱区后的剖视结构示意图。
图9为本发明实施例中形成N型阱区后的剖视结构示意图。
图10为本发明器件的伏安特性曲线图。
附图标记说明：1-第一区域、2-第二区域、3-第三区域、101-P型衬底、201-N型埋层、301-N型外延层、302-P型隔离结构、303-P型深阱区、304-第二P型阱区、305-第一N型阱区、306-第二N型阱区、307-环形N型阱区、308-第三P型阱区、309-第三N型阱区、310-隔离区N型阱区、11-第一金属线、22-第二金属线、33-第三金属线、44-第四金属线。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明实施例以P型单向低电容TVS器件为例，所述第一导电类型为P型，所述第二导电类型为N型。
如图3和图5所示，一种低箝位保护器件结构，包括P型衬底101及位于P型衬底101上的N型外延层301，其特征在于，在所述N型外延层301内设有将器件分割成三个区域的P型隔离结构302，所述P型隔离结构302从N型外延层301表面延伸到P型衬底101内；
在第一区域1内设有用于形成器件结构的低电容二极管D1，第二区域2内设有用于形成器件结构的低电容二极管D2，第三区域3内设有用于形成器件结构的放电管TSS，在所述P型隔离结构302内形成TVS稳压二极管Z1，所述TVS稳压二极管Z1与放电管TSS并联，所述放电管TSS与低电容二极管D2串联，且低电容二极管D2的正极与低电容二极管D1的负极连接，同时接I/O端，TVS稳压二极管Z1的正极与低电容二极管D1的正极均接地。
如图4所示，在第一区域1内，N型外延层301表面设有第一N型阱区305，所述N型外延层301与P型衬底101形成低电容二极管D1；
在第二区域2内，N型外延层301表面设有第二P型阱区304和第二N型阱区306，所述N型外延层301与第二P型阱区304形成低电容二极管D2，所述第二P型阱区304通过第一金属线11与第一区域1内的第一N型阱区305连接；
在第三区域内，N型外延层301表面设有环形N型阱区307，环形N型阱区307内设有用于形成放电管TSS的第三P型阱区308、P型深阱区303及位于P型深阱区303内的第三N型阱区309，所述N型外延层301、P型深阱区303及位于P型深阱区303内的第三N型阱区309形成NPN管T1，所述P型深阱区303、位于P型深阱区303内的第三N型阱区309及第三P型阱区308形成的PNP管T2，所述第三P型阱区308通过第二金属线22与第二区域2内的第二N型阱区306连接；
在P型隔离结构302内设有隔离区N型阱区310，所述隔离区N型阱区310与P型隔离结构302形成TVS稳压二极管Z1，隔离区N型阱区310通过第四金属线44与环形N型阱区307连接，P型隔离结构302通过第三金属线33分别与第三区域3内的P型深阱区303、第三N型阱区309连接。
本发明实施例中环形N型阱区307为环形，第二N型阱区306与第二P型阱区304为互为插指结构，隔离区N型阱区310为长条形，具体实施过程中形状均可进行调整，并不拘泥于本实施例中的结构。
本发明实施例中在所述P型衬底101和N型外延层301间设有不连贯的N型埋层201，所述N型埋层201上下分别被N型外延层301和P型衬底101包裹，N型埋层201分为两部分，分别位于第二区域2和第三区域3中。
以上实施例中的一种低箝位保护器件结构的制作方法，包括如下步骤：
如图6所示，步骤一. 选取P型衬底101，在所述P型衬底101上生长N型外延层301；
本实施例中P型衬底101的电阻率为0 .001Ω.cm～0 .2 Ω.cm；
在P型衬底101上表面，通过选择性注入N型离子（如锑）并退火，形成N型埋层201，然后再生长N型外延层301，生长过程中会牺牲部分P型衬底101，使N型埋层201高于P型衬底101表面，N型外延层301电阻率为50-500Ω.cm；
本实施例中形成N型埋层201的N型离子的注入剂量为 2 .0E15-6 .0E15；退火工艺的温度为1050℃-1150℃；退火工艺的时间为1.0～3.0h；
如图7所示，步骤二. 在N型外延层301表面注入P型离子（如硼）并退火，形成P型隔离结构302，N型外延层301被分割成三个区域；
本实施例中形成P型隔离结构302的P型离子的注入剂量为1.0E14～1.0E15；退火工艺的温度为1100℃～1300℃；退火工艺的时间为1.0～4.0h；
如图8所示，步骤三. 在第三区域3内选择性注入P型离子后退火，形成P型深阱区303；
本实施例中形成P型深阱区303的P型离子的注入剂量为1 .0E13～1 .0E15；退火工艺的温度为900℃～1100℃；退火工艺的时间为50～120min;
步骤四. 在第二区域2和第三区域3内，通过选择型注入P型离子后退火，分别形成第二P型阱区304和第三P型阱区308；
本实施例中形成第二P型阱区304和第三P型阱区308的P型离子的注入剂量为1.0E13～1 .0E15；退火工艺的温度为900℃～1100℃；退火工艺的时间大小于形成P型深阱区303的退火时间；
如图9所示，步骤五. 在N型外延层301表面继续选择性注入N型离子（如磷）并退火，在第一区域1内形成第一N型阱区305、在第二区域2内形成第二N型阱区306、在第三区域3内形成环形N型阱区307、第三N型阱区309及在P型隔离结构302内的隔离区N型阱区310；
本实施例中形成第二N型阱区306、在第三区域3内形成环形N型阱区307、第三N型阱区309及在P型隔离结构302内的隔离区N型阱区310的P型离子的注入剂量为1 .0E15～1.0E16，退火工艺的温度为900℃～1000℃；退火工艺的时间为30～60min；
如图4所示，步骤六. 在N型外延层301表面淀积金属层，对金属层进行刻蚀，得到的第一金属线11、第二金属线22、第三金属线33和第四金属线44；
所述第一金属线11连接第一N型阱区305和第二P型阱区304，构成器件的I/O端，所述第二金属线22连接第二N型阱区306和第三P型阱区308，所述第三金属线33连接P型深阱区303、第三N型阱区309及P型隔离结构302，其中，P型深阱区303和第三N型阱区309的连接可以有多种实现方式（如通过刻蚀硅，在P型深阱区303和第三N型阱区309上形成U型窗口，在通过淀积金属进行连接），第四金属线44连接环形N型阱区307和隔离区N型阱区310；
本实施例中还可在器件正面形成用于保护器件的钝化结构，所述钝化结构包括氮化硅或二氧化硅/氮化硅。
步骤七. 对器件背面（P型衬底101下表面）减薄，然后进行背面金属化，在P型衬底101下表面形成金属电极，作为接地端。
如图10所示，本发明的特点是在现有TVS器件结构的基础上并联一个放电管TSS结构，当外加电压低于断态电压VRWM时，器件处于断开状态；当电压超过它的断态峰值电压VBR时，半导体放电管TSS被触发，发生snapback，使瞬态电压回扫到转折电压VHOLD；电压继续增大时，半导体放电管TSS由于负阻效应进入导通状态，这时近乎短路（RDYN很小），直到达到箝位电压Vc；当外加电压恢复正常，电流能很快下降并低于维持电流，元件自动复位并恢复到高阻抗状态，电路正常工作；本发明实施例中，断态峰值电压VBR范围为5-10V，VHOLD电压范围为1-3V；本发明器件结构通过TVS稳压二极管Z1来触发放电管TSS，实现Snapback回扫特性，降低箝位电压，提高浪涌电流，进而提高高速数据传输通道端口的ESD能力，保证数据完整性，同时能防止耗散功率过高导致器件烧毁。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。
Claims (5)
1.一种低箝位保护器件结构，包括第一导电类型衬底（101）及位于第一导电类型衬底（101）上的第二导电类型外延层（301），其特征在于，在所述第二导电类型外延层（301）内设有将器件分割成三个区域的第一导电类型隔离结构（302），所述第一导电类型隔离结构（302）从第二导电类型外延层（301）表面延伸到第一导电类型衬底（101）内；
在第一区域（1）内设有用于形成器件结构的低电容二极管D1，第二区域（2）内设有用于形成器件结构的低电容二极管D2，第三区域（3）内设有用于形成器件结构的放电管TSS，在所述第一导电类型隔离结构（302）内形成TVS稳压二极管Z1，所述TVS稳压二极管Z1与放电管TSS并联，所述放电管TSS与低电容二极管D2串联，且低电容二极管D2的正极与低电容二极管D1的负极连接，同时接I/O端，TVS稳压二极管Z1的正极与低电容二极管D1的正极均接地；
在第一区域（1）内，第二导电类型外延层（301）表面设有第一第二导电类型阱区（305），所述第二导电类型外延层（301）与第一导电类型衬底（101）形成低电容二极管D1；
在第二区域（2）内，第二导电类型外延层（301）表面设有第二第一导电类型阱区（304）和第二第二导电类型阱区（306），所述第二导电类型外延层（301）与第二第一导电类型阱区（304）形成低电容二极管D2，所述第二第一导电类型阱区（304）通过第一金属线（11）与第一区域（1）内的第一第二导电类型阱区（305）连接；
在第三区域内，第二导电类型外延层（301）表面设有环形第二导电类型阱区（307），环形第二导电类型阱区（307）内设有用于形成放电管TSS的第三第一导电类型阱区（308）、第一导电类型深阱区（303）及位于第一导电类型深阱区（303）内的第三第二导电类型阱区（309），所述第二导电类型外延层（301）、第一导电类型深阱区（303）及位于第一导电类型深阱区（303）内的第三第二导电类型阱区（309）形成NPN管T1，所述第一导电类型深阱区（303）、第二导电类型外延层（301）及第三第一导电类型阱区（308）形成的PNP管T2，所述第三第一导电类型阱区（308）通过第二金属线（22）与第二区域（2）内的第二第二导电类型阱区（306）连接；
在第一导电类型隔离结构（302）内设有隔离区第二导电类型阱区（310），所述隔离区第二导电类型阱区（310）与第一导电类型隔离结构（302）形成TVS稳压二极管Z1，隔离区第二导电类型阱区（310）通过第四金属线（44）与环形第二导电类型阱区（307）连接，第一导电类型隔离结构（302）通过第三金属线（33）分别与第三区域（3）内的第一导电类型深阱区（303）、第三第二导电类型阱区（309）连接。
2.根据权利要求1所述的一种低箝位保护器件结构，其特征在于：在所述第一导电类型衬底（101）和第二导电类型外延层（301）间设有不连贯的第二导电类型埋层（201），所述第二导电类型埋层（201）上下分别被第二导电类型外延层（301）和第一导电类型衬底（101）包裹。
3.一种低箝位保护器件结构制作方法，其特征在于，包括如下步骤：
步骤一. 选取第一导电类型衬底（101），在所述第一导电类型衬底（101）上生长第二导电类型外延层（301）；
步骤二. 在第二导电类型外延层（301）表面注入第一导电类型离子并退火，形成第一导电类型隔离结构（302），第二导电类型外延层（301）被分割成三个区域；
步骤三. 在第三区域（3）内选择性注入第一导电类型离子后退火，形成第一导电类型深阱区（303）；
步骤四. 在第二区域（2）和第三区域（3）内，通过选择型注入第一导电类型离子后退火，分别形成第二第一导电类型阱区（304）和第三第一导电类型阱区（308）；
步骤五. 在第二导电类型外延层（301）表面继续选择性注入第二导电类型离子并退火，在第一区域（1）内形成第一第二导电类型阱区（305）、在第二区域（2）内形成第二第二导电类型阱区（306）、在第三区域（3）内形成环形第二导电类型阱区（307）、第三第二导电类型阱区（309）及在第一导电类型隔离结构（302）内的隔离区第二导电类型阱区（310）；
步骤六. 在第二导电类型外延层（301）表面淀积金属层，对金属层进行刻蚀，得到的第一金属线（11）、第二金属线（22）、第三金属线（33）和第四金属线（44）；
步骤七. 对器件背面减薄，并进行背面金属化，在第一导电类型衬底（101）下表面形成金属电极，作为接地端；
在步骤六中，所述第一金属线（11）连接第一第二导电类型阱区（305）和第二第一导电类型阱区（304） ，所述第二金属线（22）连接第二第二导电类型阱区（306）和第三第一导电类型阱区（308），所述第三金属线（33）连接第一导电类型深阱区（303）、第三第二导电类型阱区（309）及第一导电类型隔离结构（302），第四金属线（44）连接环形第二导电类型阱区（307）和隔离区第二导电类型阱区（310）。
4.根据权利要求3所述的一种低箝位保护器件结构制作方法，其特征在于：在步骤一后，在第一导电类型衬底（101）上表面，通过选择性注入第二导电类型离子并退火，形成第二导电类型埋层（201），然后再生长第二导电类型外延层（301），生长过程中会牺牲部分第一导电类型衬底（101），使第二导电类型埋层（201）高于第一导电类型衬底（101）表面。
5.根据权利要求3所述的一种低箝位保护器件结构制作方法，其特征在于：对于P型单向低电容保护器件，所述第一导电类型为P型，所述第二导电类型为N型；对于N型单向低电容保护器件，所述第一导电类型为N型，所述第二导电类型为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811351628.0A CN109346465B (zh) | 2018-11-14 | 2018-11-14 | 一种低箝位保护器件结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811351628.0A CN109346465B (zh) | 2018-11-14 | 2018-11-14 | 一种低箝位保护器件结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109346465A CN109346465A (zh) | 2019-02-15 |
| CN109346465B true CN109346465B (zh) | 2023-11-14 |
Family
ID=65315049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811351628.0A Active CN109346465B (zh) | 2018-11-14 | 2018-11-14 | 一种低箝位保护器件结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109346465B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111524885B (zh) * | 2020-05-27 | 2024-05-14 | 捷捷半导体有限公司 | 一种功率集成电路芯片及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474428A (zh) * | 2013-09-16 | 2013-12-25 | 杭州士兰集成电路有限公司 | 集成式双向超低电容tvs器件及其制造方法 |
| CN107731932A (zh) * | 2017-11-13 | 2018-02-23 | 成都方舟微电子有限公司 | 一种功率缓冲二极管芯片结构及其制作方法 |
| CN108109998A (zh) * | 2017-12-29 | 2018-06-01 | 杭州士兰集成电路有限公司 | 单向低电容tvs器件及其制造方法 |
| US10062682B1 (en) * | 2017-05-25 | 2018-08-28 | Alpha And Omega Semiconductor (Cayman) Ltd. | Low capacitance bidirectional transient voltage suppressor |
| CN208861983U (zh) * | 2018-11-14 | 2019-05-14 | 合肥诺华微电子有限公司 | 一种低箝位保护器件结构 |
-
2018
- 2018-11-14 CN CN201811351628.0A patent/CN109346465B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474428A (zh) * | 2013-09-16 | 2013-12-25 | 杭州士兰集成电路有限公司 | 集成式双向超低电容tvs器件及其制造方法 |
| US10062682B1 (en) * | 2017-05-25 | 2018-08-28 | Alpha And Omega Semiconductor (Cayman) Ltd. | Low capacitance bidirectional transient voltage suppressor |
| CN107731932A (zh) * | 2017-11-13 | 2018-02-23 | 成都方舟微电子有限公司 | 一种功率缓冲二极管芯片结构及其制作方法 |
| CN108109998A (zh) * | 2017-12-29 | 2018-06-01 | 杭州士兰集成电路有限公司 | 单向低电容tvs器件及其制造方法 |
| CN208861983U (zh) * | 2018-11-14 | 2019-05-14 | 合肥诺华微电子有限公司 | 一种低箝位保护器件结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109346465A (zh) | 2019-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102856318B (zh) | 单向瞬态电压抑制器 | |
| US20170077082A1 (en) | Fast scr structure for esd protection | |
| US9997511B2 (en) | ESD protection circuit with plural avalanche diodes | |
| US8304838B1 (en) | Electrostatic discharge protection device structure | |
| CN110649016B (zh) | 无回滞效应硅控整流器型esd保护结构及其实现方法 | |
| CN108520896B (zh) | 一种耐压双极晶体管及其制作方法 | |
| US10483257B2 (en) | Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection | |
| US10930641B2 (en) | Series connected ESD protection circuit | |
| US12009361B2 (en) | Protection devices with trigger devices and methods of formation thereof | |
| CN101901830B (zh) | 绝缘体上硅的正反导通横向绝缘栅双极晶体管 | |
| US8859361B1 (en) | Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch | |
| CN109346465B (zh) | 一种低箝位保护器件结构及其制作方法 | |
| CN212750894U (zh) | 超低压触发器件 | |
| CN113140627A (zh) | 一种低触发电压的scr器件及其制备方法 | |
| CN110729344A (zh) | 一种双向半导体放电管及其制备方法 | |
| CN110600469B (zh) | 一种新型降低正向残压的单向保护器件 | |
| US6919588B1 (en) | High-voltage silicon controlled rectifier structure with improved punch through resistance | |
| CN208861983U (zh) | 一种低箝位保护器件结构 | |
| CN211125651U (zh) | 一种带有超低残压降容管且具有scr特性的tvs器件 | |
| CN212085004U (zh) | 一种新型降低正向残压的单向保护器件 | |
| CN212434623U (zh) | 一种低电容瞬态电压抑制器 | |
| CN210668386U (zh) | 一种双向半导体放电管 | |
| CN111710674A (zh) | 超低压触发器件及其制作方法 | |
| CN218568842U (zh) | 一种自保护nldmos结构 | |
| KR20200027902A (ko) | SiC 기반 보호 디바이스를 위한 구조 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Room 310, R & D building, China sound Valley, 3333 Xiyou Road, high tech Zone, Hefei City, Anhui Province, 230011 Applicant after: Hefei Novartis Microelectronics Technology Co.,Ltd. Address before: Room 607 / 608, F1 building, phase II, innovation industrial park, high tech Zone, Hefei City, Anhui Province, 230094 Applicant before: HEFEI NUOHUA MICROELECTRONIC Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20210127 Address after: 811-1829, yinxiu Road, Binhu District, Wuxi City, Jiangsu Province Applicant after: Wuxi Xinyu Microelectronics Co.,Ltd. Address before: Room 310, R & D building, China sound Valley, 3333 Xiyou Road, high tech Zone, Hefei City, Anhui Province, 230011 Applicant before: Hefei Novartis Microelectronics Technology Co.,Ltd. |
|
| TA01 | Transfer of patent application right | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |