CN111211056A - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件及其制造方法。半导体元件的制造方法包括在基板上方形成半导体鳍片。鳍片间隔物形成于半导体鳍片侧壁上。在鳍片间隔物上实施电子束处理。磊晶结构形成于半导体鳍片上方。磊晶结构接触经电子束处理的鳍片间隔物。

Description

半导体元件及其制造方法
技术领域
本揭示案是有关一种半导体元件及一种半导体元件的制造方法。
背景技术
随着半导体工业已进入纳米技术制程节点，以追求更高元件密度、更高效能，及更低成本，制造及设计问题产生的挑战已导致三维设计的发展，如鳍式场效晶体管(finfield effect transistor；FinFET)及使用具有高k(介电常数)材料的金属栅极结构。金属栅极结构常通过使用栅极替换技术制造而成，且源极及漏极通过使用磊晶生长方法而形成。
发明内容
本揭示案提供一种半导体元件的制造方法包含在基板上方形成半导体鳍片。鳍片间隔物形成于半导体鳍片侧壁上。在鳍片间隔物上实施电子束处理。磊晶结构形成于半导体鳍片上方。磊晶结构接触经电子束处理的鳍片间隔物。
本揭示案提供一种半导体元件的制造方法包含决定热点区域的位置。半导体鳍片位于基板上方。鳍片间隔物分别位于半导体鳍片的侧壁上。鳍片间隔物的部分位于热点区域中。鳍片间隔物中位于热点区域中的部分带电荷。磊晶结构分别形成于半导体鳍片上方。
本揭示案提供一种半导体元件包含第一半导体鳍片、第二半导体鳍片、第一鳍片间隔物、第二鳍片间隔物、第一磊晶结构，及第二磊晶结构。第一鳍片间隔物接触第一半导体鳍片。第一鳍片间隔物具有第一高度。第二鳍片间隔物接触第二半导体鳍片。第二鳍片间隔物具有第二高度，第二高度大体上与第一高度相同。第一磊晶结构位于第一半导体鳍片及第一鳍片间隔物上方。第一磊晶结构具有第三高度。第二磊晶结构位于第二半导体鳍片及第二鳍片间隔物上方。第二磊晶结构邻近于第一磊晶结构且具有不同于第三高度的第四高度。
附图说明
本揭示案的态样在结合附图阅读以下详细说明时得以最清晰地理解。应注意，依据产业中的标准实务，各种特征并非按比例绘制。事实上，各种特征的尺寸可任意增大或减小，以便于论述明晰。
图1A及图1B是依据本揭示案的一些实施例的形成一半导体元件的一方法；
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A及图12A绘示依据本揭示案的一些实施例的半导体元件在图1A及图1B的方法的多个阶段的立体图；
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B及图12B绘示依据本揭示案的一些实施例的半导体元件在图1A及图1B的方法的多个阶段的横截面视图；
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C及图12C绘示依据本揭示案的一些实施例的半导体元件在图1A及图1B的方法的多个阶段的另一横截面视图；
图5D是图5A的示意性上视图；
图8D是图8A的示意性上视图；
图13是依据本揭示案的一些实施例可用以实施电子束处理的群集工具的示意平面图；
图14是依据本揭示案的一些实施例的群集工具的示意平面图；
图15是图14的电子束腔室的横截面视图。
【符号说明】
102…N区域
104…P区域
110…基板
112a…半导体鳍片
112b…半导体鳍片
114a…半导体鳍片
114b…半导体鳍片
120…隔离结构
130…虚设栅极结构
132…栅极介电层
134…虚设栅电极
140…硬质遮罩图案
142…第一遮罩层
144…第二遮罩层
150…间隔物层
152…栅极间隔物
154a…鳍片间隔物
154b…鳍片间隔物
160a…N型磊晶结构
160b…N型磊晶结构
165a…P型磊晶结构
165b…P型磊晶结构
190…栅极堆叠
192…栅极介电层
194…金属栅电极
260…第一遮罩层
270…第二遮罩层
300…群集工具
310…多面体移送腔室
312…中央移送机构
320…处理腔室
330a…装载闸腔室
330b…装载闸腔室
331a…多面体移送腔室门
331b…多面体移送腔室门
332a…装载闸门
332b…装载闸门
340…电子束源
342…电子束
344…方向
346…方向
350…EFEM
352…装载闸机构
354…装载端口
360…运载器
380…电子束腔室
382…支撑板
384…平移机构
390…量测设备
S12…操作
S14…操作
S16…操作
S18…操作
S20…操作
S22…操作
S24…操作
S26…操作
S28…操作
S30…操作
S32…操作
S34…操作
S36…操作
S38…操作
S42…操作
S44…操作
具体实施方式
以下揭示案的一些实施例提供众多不同实施例或实例以用于实施本案提供标的的不同特征。下文描述组件及配置的特定实例以简化本揭示案的一些实施例。当然，此仅是实例，并非意欲限制。例如，下文描述中第一特征于第二特征上方或之上的形成可包括第一特征与第二特征直接接触而形成的实施例，及亦可包括第一特征与第二特征之间可能形成额外特征，以使得第一特征与第二特征不可直接接触的实施例。此外，本揭示案的一些实施例可在各种实例中重复元件符号及/或字母。此重复是以简单与明晰为目的，且其自身不规定本文论述的各种实施例及/或配置之间的关系。
而且，本案可能使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等等空间相对术语以便于描述，以描述一个元件或特征与另一(或更多个)元件或特征的关系，如附图中所示。除附图中绘示的定向之外，空间相对术语意欲包括元件在使用或操作中的不同定向。设备可能以其他方式定向(旋转90度或其他定向)，且本案所使用的空间相对描述词可由此进行同样理解。
如本文中所使用，“左右”、“约”、“近似”或“大体上”一般应意指与给定值或范围相差在20％内、10％内，或5％内。本文给定的数值量是近似的，即意指在无明确表述的情况下可推论术语“左右”、“约”、“近似”或“大体上”。
所揭示实施例是关于形成单独源极/漏极结构的方法及结构，此等单独源极/漏极结构具有经电子束处理的鳍侧壁以用于鳍式场效晶体管(fin field effect transistor；FinFET)。诸如本文揭示的彼等实施例的实施例一般不仅可适用于FinFET，亦可适用于双栅、环绕栅、Ω栅或环绕式栅晶体管、二维FET及/或纳米线晶体管，或具有源极/漏极区域的任何适合元件。
图1A及图1B中所绘示的是依据本揭示案的一些实施例的形成一半导体元件的一方法。图2A-图12C绘示依据本揭示案的一些实施例的图1A及图1B中的方法在多个阶段的多个制程。在多个视图及说明性实施例中，相似元件符号用以指示相似元件。在图2A-图12C中，“A”附图(例如，图2A、图3A等)绘示立体图，“B”附图(例如，图2B、图3B等)绘示沿对应于“A”附图中绘示的线B-B的Y方向的横截面视图，且“C”绘示(例如，图2C、图3C等)沿对应于“A”附图中绘示的线C-C的X方向的横截面视图。应理解，可在图2A至图12C所示的制程之前、期间，及之后提供额外操作，且下文所述的操作中的一些操作可在方法的额外实施例中被替换或消除。此等操作/制程的次序可互换。
在图1A的操作S12中，至少一个虚设栅极结构130横越半导体鳍片112a、112b、114a，及114b而形成，如图2A-图2C所示。例如，绘示具有基板110的半导体晶圆W1。基板110包括至少一个N区域102及至少一个P区域104。一或更多个半导体鳍片112a及112b形成于N区域102中，且一或更多个半导体鳍片114a及114b形成于P区域104中。半导体鳍片112a及112b与半导体鳍片114a及114b具有不同导电类型。例如，半导体鳍片112a及112b为N型，且半导体鳍片114a及114b为P型。应理解，两种半导体鳍片112a、112b、114a，及114b绘示用于说明目的，但其他实施例可包含任何数目的半导体鳍片。在一些实施例中，一或更多个虚设半导体鳍片形成于半导体鳍片112a、112b、114a，及/或114b邻近处以用于主动FinFET。半导体鳍片112a、112b、114a，及114b在X方向延伸且在Z方向从基板110突出，而虚设栅极结构130在Y方向延伸。在一些实施例中，半导体鳍片112a及112b具有大体上相同的宽度，且半导体鳍片114a及114b具有大体上相同的宽度。
可掺杂基板110的N区域102及P区域104。在一些实施例中，N区域102可掺杂p型掺杂剂，而P区域104可掺杂n型掺杂剂。例如，p型掺杂剂可为硼或BF2，且n型掺杂剂可为磷或砷。N区域102可经配置以用于n型FinFET，且P区域104可经配置以用于p型FinFET。
在一些实施例中，基板110可由以下各者制成：适合的元素半导体，如硅、金刚石或锗；适合的合金或化合物半导体，如第IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、第III-V族化合物半导体(例如，砷化镓、砷化铟镓InGaAs、砷化铟、磷化铟、锑化铟、磷砷化镓，或磷化铟镓)等。而且，基板110可包含磊晶层(epi-layer)，磊晶层可经应变以实现效能增强，及/或可包含绝缘体上硅(silicon-on-insulator；SOI)结构。
半导体鳍片112a、112b、114a，及114b可通过使用例如图案化制程而形成，此制程形成沟槽，以使得沟槽形成于相邻的半导体鳍片112a、112b、114a，及114b之间。如下文更详细地论述，半导体鳍片112a、112b、114a，及114b将用以形成FinFET。
诸如浅沟槽隔离(shallow trench isolations；STI)的隔离结构120安置于基板110上方的沟槽中。在一些实施例中，隔离结构120可同等地被称作隔离绝缘层。隔离结构120可由适合的介电材料制成，如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(fluorine-doped silicate glass；FSG)、诸如掺杂碳的氧化物的低介电常数电介质、诸如掺杂多孔碳的二氧化硅的极低介电常数电介质、诸如聚酰亚胺的聚合物、上述各者的组合等。在一些实施例中，隔离结构120经由一制程而形成，如CVD、可流动CVD(flowable CVD；FCVD)，或旋涂玻璃制程，但可利用任何可接受制程。随后，在半导体鳍片112a、112b、114a，及114b顶表面上方延伸的隔离结构120部分通过使用例如回蚀制程、化学机械研磨(chemical mechanical polishing；CMP)等方式移除。
在一些实施例中，隔离结构120形成凹槽以曝露半导体鳍片112a、112b、114a，及114b的上部分，如图2A-图2B所示。在一些实施例中，隔离结构120通过使用单次蚀刻制程或多次蚀刻制程而形成凹槽。在一些隔离结构120由氧化硅制成的实施例中，蚀刻制程可为例如干式蚀刻、化学蚀刻，或湿式清洁制程。例如，化学蚀刻可采用含氟化学剂，如稀氟氢酸(dHF)。
形成半导体鳍片112a、112b、114a，及114b之后，包括栅极介电层132及虚设栅电极134的虚设栅极结构130形成于曝露的半导体鳍片112a、112b、114a，及114b上方。在一些实施例中，栅极介电层132及虚设栅电极134通过以下方式而形成：沉积及图案化形成于曝露的半导体鳍片112a、112b、114a，及114b上方的栅极介电层及此栅极介电层上方的虚设栅电极层。栅极介电层132可通过热氧化、CVD、溅射或其他适合的技术而形成。在一些实施例中，栅极介电层132可由一或更多个适合的介电材料而制成，如氧化硅、氮化硅、SiCN、SiON，及SiN等，或上述各者的组合。
在一些实施例中，虚设栅电极134是导电材料，且可自包括以下各者的群组选出：非晶硅、多晶硅、非晶锗、多晶锗、非晶硅锗、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、金属。虚设栅电极134可通过PVD、CVD、溅射沉积等沉积而成。可使用其他导电及非导电材料。在某些实施例中，使用多晶硅。
遮罩图案可形成于虚设栅电极层上方以协助图案化。在一些实施例中，包括第一遮罩层142及第二遮罩层144的硬质遮罩图案140形成于多晶硅的毯覆层上方。硬质遮罩图案由一或更多层SiO2、SiCN、SiON、Al2O3、SiN或其他适合的材料制成。在某些实施例中，第一遮罩层142包含氮化硅(SiN)，且第二遮罩层144包含氧化硅。通过使用遮罩图案140作为蚀刻遮罩，虚设电极层被图案化至虚设栅电极134内。在一些实施例中，虚设介电层亦经图案化以定义栅极介电层132。在一些实施例中，虚设栅极结构130及硬质遮罩图案140共同被称作虚设栅极堆叠DG。
在图1A的操作S14中，间隔物层150形成为毯覆层以覆盖图2A-图2C中所示结构。所得结构在图3A至图3C中绘示。在一些实施例中，间隔物层150由氮化硅形成，且可具有单层结构。在替代性实施例中，间隔物层150是包括多个层的复合层。例如，间隔物层150可包含氧化硅层，及位于氧化硅层上方的氮化硅层。间隔物层150可形成为大体上等形的层，且由此，间隔物层150位于半导体鳍片112a、112b、114a，及114b的侧壁及虚设栅极堆叠DG上的垂直部分的厚度T1近似于间隔物层150的水平部分的厚度T2。例如，厚度T1与T2可具有小于约厚度T2的20％的差异。
其次，在图1A的操作S16中，间隔物层150经图案化，由此形成栅极间隔物152及鳍片间隔物154a及154b，如图4A-图4C中所示。在间隔物层150(图3A-图3C)包含氮化硅的一些实施例中，氮化硅层的图案化包含干式蚀刻，此蚀刻使用CH2F2作为蚀刻剂。在间隔物层150(图3A-图3C)包含氧化硅层及氮化硅层的其他实施例中，间隔物层150的图案化包含干式蚀刻，此蚀刻使用CH2F2作为蚀刻剂以图案化氮化硅，随后通过使用CF4作为蚀刻剂来进行干式蚀刻以图案化氧化硅层。图案化包含各向异性效应，以便移除间隔物层150的水平部分，而虚设栅极结构130侧壁上的垂直部分则残留以形成栅极间隔物152。间隔物层150中位于半导体鳍片112a及114a侧壁上的垂直部分残留，以形成鳍片间隔物154a，且间隔物层150中位于半导体鳍片112b及114b侧壁上的垂直部分残留，以形成鳍片间隔物154b。
在图1A的操作S18中，在邻近于半导体鳍片112a的鳍片间隔物154a上实施电子束处理，如图5A-图5D中所示，其中图5D是图5A的示意性上视图。特定而言，第一遮罩层260形成于基板110的P区域104上方，而暴露基板110的N区域102。亦即，半导体鳍片112a及112b未被第一遮罩层260覆盖，而半导体鳍片114a及114b被第一遮罩层260覆盖。
随后，在邻近于半导体鳍片112a的鳍片间隔物154a上实施电子束处理。在一些实施例中，围绕半导体鳍片112a的区域HSn是热点。在此上下文中，热点是指阻止元件执行所需功能的元件特性。热点实例包含夹紧、桥接、凹陷、腐蚀、RC延迟、金属线路厚度变异、Cu残余物，及影响所欲元件效能的其他特性。此等热点可归因于电路设计及/或制程控制。在此情况下，热点是相邻磊晶结构的合并(例如，上拉(pull up；PU)晶体管合并(PU-PU合并))。亦即，形成于半导体鳍片112a上方的磊晶结构可能不当地的合并，而形成于半导体鳍片112b上方的磊晶结构则彼此隔开。在一些实施例中，可先决定热点区域HSn，如下文在操作S42中更详细的论述。
在图5D中，电子束342被提供至鳍片间隔物154a以使热点区域HSn中的鳍片间隔物154a带电荷。同时，不对鳍片间隔物154b实施电子束处理，且由此鳍片间隔物154b无电荷。在一些实施例中，电子束342可经调谐以使鳍片间隔物154a的特定材料带电荷。例如，可根据鳍片间隔物154a的材料而调谐电子束342的波长、能量，及/或其他适合的特性。在一些实施例中，电子束342的波长的范围可自约0.01nm至约10nm，电子束342的能量的范围可自约50eV至约0.5keV，且电子束342可为激光，且本揭示案的实施例不限于此。若参数值超出上述选定范围之外，则电子束342可能无法成功使鳍片间隔物154a带电荷。
具体而言，在一些实施例中，电子束342的能可根据莫色勒定律而决定。莫色勒定律是关于原子发射的特征x射线的定律。根据莫色勒定律，特征x射线谱不展现光谱内固有的周期规律。此表示所有元素的原子的内电子壳(经证实处于特征x射线谱中)具有类似结构。此定律是：属于特定系列的x射线谱线频率的平方根及原子序数与视此系列而定的常数之间的差成正比。在此实施例中，电子束342的能量大体上与(Z-1)2成正比，其中Z是鳍片间隔物154a材料的原子序数。例如，当鳍片间隔物154a由氮化硅制成时，Z是硅的原子序数。若鳍片间隔物154a由氮化硅制成，则电子束342的能量在自约50eV至约0.5keV的范围中。若电子束342的能量超过自约50eV至约0.5keV的范围，则鳍片间隔物154a将不吸收此能。由此，鳍片间隔物154a无法带电荷。
在图5D中，鳍片间隔物154a具有宽度Wsn，且电子束342具有范围在约0.5Wsn至约1.5Wsn中的射束尺寸(直径)Dn。若射束尺寸Dn小于0.5Wsn，则电子束342无法成功使鳍片间隔物154a带电荷；若射束尺寸Dn大于1.5Wsn，则电子束342可不利地使其他元件带电荷。此外，电子束342沿大体上平行于鳍片间隔物154a延伸方向(亦即，半导体鳍片112a延伸方向)的方向344移动，以使鳍片间隔物154a从一端向另一端带电荷。在一些实施例中，电子束342逐一使鳍片间隔物154a带电荷。在电子束处理之后，鳍片间隔物154a带负电荷，且鳍片间隔物154b大体上为中性。
图13是依据本揭示案的一些实施例可用以实施电子束处理的群集工具300的示意平面图。群集工具300包含多面体移送腔室310、至少一个处理腔室320、至少一个装载闸腔室，及至少一个电子束(e-beam)源340。例如，在图13中，群集工具300包含多面体移送腔室310、处理腔室320中的三者、装载闸腔室330a及330b中的两者，及电子束源340。多面体移送腔室310包含中央移送机构312，此机构实施晶圆W1的实体移送。多面体移送腔室310连接至处理腔室320、装载闸腔室330a及330b。此配置允许中央移送机构310在处理腔室320与装载闸腔室330a及330b之间运送至少一个晶圆W1。在一些实施例中，多个晶圆W1可在群集工具300中运送。
处理腔室320可经配置以对晶圆W1实施制造程序。晶圆制造程序包含沉积制程，如物理气相沉积(physical vapor deposition；PVD)、化学气相沉积(chemical vapordeposition；CVD)、电浆增强化学气相沉积(plasma-enhanced chemical vapordeposition；PECVD)、电化学沉积(electrochemical deposition；ECD)、分子束磊晶(molecular beam epitaxy；MBE)、原子层沉积(atomic layer deposition；ALD)及/或其他沉积制程；包含湿式及干式蚀刻及离子束研磨的蚀刻制程；微影曝露；离子布植；热制程，如退火及/或热氧化；清洁制程，如漂洗及/或电浆灰化；化学机械研磨或化学机械平坦化(chemical mechanical planarizing；CMP)制程；测试；晶圆W1的处理中涉及的其他程序；及/或任何程序组合。在一些实施例中，图13中的处理腔室320可经配置以根据实际情况而对晶圆W1实施同一或不同制造程序。
密封由多面体移送腔室310及处理腔室320界定的群集工具300的区域。包含过滤的大气控制提供具有极低位准的微粒及空气分子污染(airborne molecularcontamination；AMC)的环境，此微粒及污染皆可损坏晶圆W1。通过在群集工具300内产生微环境，处理腔室320可在比周围设施更清洁的环境中操作。此允许在晶圆处理期间以降低的成本实现更严格的污染控制。
群集工具300进一步包含设备前端模组(equipment front end module；EFEM)350。装载闸腔室330a及330b通过使大气隔离于EFEM 350，来将大气保留在多面体移送腔室310及处理腔室320内。亦即，多面体移送腔室310经由装载闸腔室330a及330b连接至EFEM350。装载闸腔室330a包含两个门，即多面体移送腔室门331a及装载闸门332a，且装载闸腔室330b包含两个门，即多面体移送腔室门331b及装载闸门332b。晶圆W1插入装载闸腔室330a内，且密封两个门皆。装载闸腔室330a能够产生与EFEM 350或多面体移送腔室310相容的大气，此取决于已装载晶圆W1经排程随后将位于何处。此举可通过某些机制更改装载闸腔室330a的气体内容物，此等机制如添加净化气体或产生真空，及用于调整装载闸腔室大气的其他适合手段。当得到所欲大气时，对应门可打开，且可接取晶圆W1。
EFEM 350提供封闭环境，以在此环境中将晶圆W1移送进出群集工具300。EFEM 350包含装载闸机构352，此机构实施晶圆W1的实体移送。晶圆W1经由装载端口354而装载。在图13中，晶圆W1到达运载器360中所含的装载端口354，此运载器360例如前开式晶圆统集盒(front-opening unified pod；“FOUP”)、前开式晶圆装运盒(front-opening shippingbox；“FOSB”)、标准机械接口(standard mechanical interface；“SMIF”)盒，及/或其他适合的容器。运载器360是一箱盒，用于盛放一或更多个晶圆W1，并用于在制造工具之间运送晶圆W1。在一些实施例中，运载器360具有诸如耦接位置及电子标签的特征，以便于使用自动化材料搬运系统。运载器360经密封以便为内含的晶圆W1提供微环境，及保护晶圆W1及群集工具300免受污染。为防止丧失受控大气，运载器360可具有一门，此门经设计以使得运载器360保持密封，直至与装载端口354对接。
电子束源340经配置以在对晶圆W1实施间隔物层154a的图案化制程之后，对晶圆W1实施电子束处理。更详细而言，电子束源340经配置以使间隔物层154a带电荷，如上文所提及。由此，可调谐/调整在间隔物层154a上形成的磊晶结构的剖面。
在图13中，电子束源340可为电子束枪，且安置在处理腔室320的一者中。例如，处理腔室320中的一者是用于图案化间隔物层150的蚀刻腔室，且电子束源340安置在蚀刻腔室中。然而，在一些其他实施例中，处理腔室320可为其他某种适合的腔室，如用于沉积间隔物层150的腔室。亦即，电子束源340可安置在上文提及的腔室中。
在图13中，电子束源340安置在处理腔室320中，且处理腔室320经配置以用于图案化间隔物层150或用于使半导体鳍片112a及112b形成凹槽，此步骤将在操作110中详细描述。亦即，原位(in-situ)执行间隔物层150的电子束处理及图案化制程(或半导体鳍片112a及112b的凹槽形成制程)。在本文中，术语“原位”意味着电子束处理在处理腔室320中实施，在此腔室中，图案化间隔物层150，或半导体鳍片112a及112b形成凹槽，而无需破真空。
尽管可原位实施操作S16-S18，但在其他一些实施例中，操作S16-S18亦可不在原位实施。在本文中，术语“不在原位”意指在与图案化间隔物层150时所在的处理腔室320不同的腔室中实施电子束处理。图14是依据本揭示案的一些实施例的群集工具300的示意平面图，及15图是图14的电子束腔室380的横截面视图。在图14中，群集工具300进一步包含安置在EFEM 350中的电子束腔室380。电子束源340安置在电子束腔室380中，而非处理腔室320中。亦即，电子束源340与处理腔室320隔开。由此，晶圆W1在不同腔室中经历制造程序及电子束处理。晶圆W1可安置在电子束腔室380中以处理电子束处理。例如，晶圆W1可安置在电子束腔室380的支撑板382上，且电子束源340安置在支撑板382上方。电子束源340可垂直或倾斜地向晶圆W1提供电子束342。在一些实施例中，电子束腔室380进一步包含经配置以移动支撑板382的平移机构384，如XYZ台。
在一些实施例中，群集工具300进一步包含安置在电子束腔室380中的量测设备390。在一些实施例中，量测设备390可为光学显微镜，此设备经配置以量测晶圆W1轮廓或对晶圆W1实施缺陷扫描流程。亦即，电子束腔室380可为多功能腔室。
在图1A的操作S20中，半导体鳍片112a及112b形成凹槽，如图6A-图6C中所示。部分移除(或部分形成凹槽)半导体鳍片112a及112b中被虚设栅极堆叠DG及栅极间隔物152曝露的部分，以在半导体鳍片112a及112b中形成凹槽R1。在图6A-图6C中，形成凹槽R1，鳍片间隔物154a及154b作为凹槽的上部部分，其中电子束处理在鳍片间隔物154a上，而非鳍片间隔物154b上实施。在一些实施例中，半导体鳍片112a及112b中的凹槽R1具有同一深度。
形成凹槽的制程可包含干式蚀刻制程、湿式蚀刻制程，及/或上述各者的组合。形成凹槽的制程亦可包含选择性湿式蚀刻或选择性干式蚀刻。湿式蚀刻溶液包含氢氧化四甲铵(TMAH)、HF/HNO3/CH3COOH溶液，或其他适合溶液。干式及湿式蚀刻制程具有可调谐的蚀刻参数，如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压电压、RF偏压功率、蚀刻剂流速，及其他适合的参数。例如，湿式蚀刻溶液可包含NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(氢氧化四甲铵)、其他适合的湿式蚀刻溶液，或上述各者的组合。干式蚀刻制程包含偏压电浆蚀刻制程，此制程使用氯基化学品。其他干式蚀刻气体包含CF4、NF3、SF6及He。亦可通过使用诸如深度反应性离子蚀刻(deep reactive-ion etching；DRIE)机制来各向异性地实施干式蚀刻。
在操作S22中，N型磊晶结构160a及160b分别形成于凹槽R1中且分别形成于半导体鳍片112a及112b中未被虚设栅极堆叠DG及栅极间隔物152覆盖的部分上方，如图7A-图7C中所示。N型磊晶结构160a及160b通过实施例如选择性生长制程而形成。N型磊晶结构160a及160b具有适合的晶图定向(例如，(100)、(110)，或(111)晶图定向)。在一些实施例中，N型磊晶结构160a及160b皆具有小面，且N型磊晶结构160a及160b的小面的晶图定向是相同的。在一些实施例中，N型磊晶结构160a及160b可包含磊晶生长的硅磷(SiP)或碳化硅(SiC)。磊晶制程包含CVD沉积技术(例如，气相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶，及/或其他适合的制程。
在图7B中，N型磊晶结构160a及160b具有不同尺寸。特定而言，由于鳍片间隔物154a带负电荷，因此用于生长N型磊晶结构160a的材料(大部分带正电荷)由于鳍片间隔物154a而偏压，由此难以在半导体鳍片112a上方(及在鳍片间隔物154a上方)形成。换言之，N型磊晶结构160a的生长被鳍片间隔物154a抑制。相对而言，由于鳍片间隔物154b不带电荷，因此N型磊晶结构160b的生长不受抑制。亦即，N型磊晶结构160b的生长速率大于N型磊晶结构160a的生长速率。
在一些实施例中，由于鳍片间隔物154a中的负电荷随着时间推移而放电，操作S18至S22之间的队列时间(Q时间)可短于约1天，或短于约12小时。若Q时间长于约1天，则鳍片间隔物154a可能无法抑制N型磊晶结构160a的生长。
在图7B中，由于一起形成鳍片间隔物154a及154b，因此鳍片间隔物154a的高度ha1大体上等于鳍片间隔物154b的高度hb1。然而，由于N型磊晶结构160b生长速度快于N型磊晶结构160a，因此N型磊晶结构160a的高度Ha1小于N型磊晶结构160b的高度Hb1，且N型磊晶结构160a的横向宽度La1小于N型磊晶结构160b的横向宽度Lb1。换言之，N型磊晶结构160a及160b具有类似形状，但尺寸不同。因此，电子束处理防止N型磊晶结构160a合并。
在操作S24中，实施清洁制程以移除残留物，如图8A-图8C中所示。特定而言，可通过湿式蚀刻制程(如卡洛清洁制程)实施清洁制程。在操作S24中，晶圆W1浸渍至卡洛溶液中，此溶液由浓度为约95％至约98％的硫酸(H2SO4)及浓度为约30％至约40％的过氧化氢(H2O2)组成。H2SO4与H2O2比率为约4比1。卡洛浸渍移除残留物，产生清洁的水表面。
在图1A的操作S26中，在邻近于半导体鳍片114a的鳍片间隔物154a上实施电子束处理，如图8A-图8D中所示，其中图8D是图8A的示意性上视图。特定而言，移除图7A-图7C中的第一遮罩层260，且第二遮罩层270形成于基板110的N区域102上方，而曝露基板110的P区域104。亦即，半导体鳍片112a及112b及N型磊晶结构160a及160b被第二遮罩层270覆盖，而半导体鳍片114a及114b未被第二遮罩层270覆盖。
随后，在邻近于半导体鳍片114a的鳍片间隔物154a上实施电子束处理。在一些实施例中，半导体鳍片114a周围的区域HSp是热点。在此情况下，热点是相邻磊晶结构的合并。亦即，形成于半导体鳍片114a上方的磊晶结构可能不当地合并，而形成于半导体鳍片114b上方的磊晶结构则彼此隔开。在一些实施例中，可先决定热点区域HSp，如下文在操作S44中更详细的论述。
在图8D中，将电子束342提供至鳍片间隔物154a以使位于热点区域HSp中的鳍片间隔物154a带电荷。同时，不对鳍片间隔物154b实施电子束处理，且由此，鳍片间隔物154b不带电荷。在一些实施例中，电子束342可经调谐以使鳍片间隔物154a的特定材料带电荷。例如，电子束342的波长、能量，及/或其他适合特性可根据鳍片间隔物154a的材料而经调谐。在一些实施例中，电子束342的波长的范围可自约0.01nm至约10nm，电子束342的能量的范围可自约50eV至约0.5keV，且电子束342可为激光，且本揭示案的实施例不限于此。若参数值超出上述选定范围之外，则电子束342可能无法成功使鳍片间隔物154a带电荷。
具体而言，在一些实施例中，电子束342的能量可根据莫色勒定律而决定。在此实施例中，电子束342的能量大体上与(Z-1)2成正比，其中Z是鳍片间隔物154a材料的原子序数。例如，当鳍片间隔物154a由氮化硅制成时，Z是硅的原子序数。若鳍片间隔物154a由氮化硅制成，则电子束342的能量在自约50eV至约0.5keV的范围中。若电子束342的能量超过自约50eV至约0.5keV的范围，则鳍片间隔物154a将不吸收此能量。由此，鳍片间隔物154a无法带电荷。
在图8D中，鳍片间隔物154a具有宽度Wsp，且电子束342具有范围在约0.5Wsp至约1.5Wsp中的射束尺寸(直径)Dp。若射束尺寸Dp小于0.5Wsp，则电子束342无法成功使鳍片间隔物154a带电荷；若射束尺寸Dp大于1.5Wsp，则电子束342可不利地使其他元件带电荷。此外，电子束342沿大体上平行于鳍片间隔物154a延伸方向(亦即，半导体鳍片114a延伸方向)的方向346移动，以使鳍片间隔物154a从一端向另一端带电荷。在一些实施例中，电子束342逐一使鳍片间隔物154a带电荷。在电子束处理之后，鳍片间隔物154a带负电荷，且鳍片间隔物154b大体上为中性。
在一些实施例中，原位实施操作S24-S26；在一些其他实施例中，不在原位实施操作S24-S26。若操作S24-S26是在原位实施的，则电子束处理可通过使用图13中的群集工具300而实施，且若操作S24-S26不是在原位实施的，则可通过使用图14中的群集工具300而实施电子束处理。
在图1B的操作S28中，半导体鳍片114a及114b形成凹槽，如图9A-图9C中所示。半导体鳍片114a及114b中被虚设栅极堆叠DG及栅极间隔物152曝露的部分被部分移除(或部分形成凹槽)，以在半导体鳍片114a及114b中形成凹槽R2。在图9A-图9C中，形成凹槽R2，鳍片间隔物154a及154b作为凹槽的上部部分，其中电子束处理在鳍片间隔物154a上，而非鳍片间隔物154b上实施。在一些实施例中，半导体鳍片114a及114b中的凹槽R2具有同一深度。
形成凹槽的制程可包含干式蚀刻制程、湿式蚀刻制程，及/或上述各者的组合。形成凹槽的制程亦可包含选择性湿式蚀刻或选择性干式蚀刻。湿式蚀刻溶液包含氢氧化四甲铵(TMAH)、HF/HNO3/CH3COOH溶液，或其他适合溶液。干式及湿式蚀刻制程具有可调谐的蚀刻参数，如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压电压、RP偏压功率、蚀刻剂流速，及其他适合的参数。例如，湿式蚀刻溶液可包含NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(氢氧化四甲铵)、其他适合的湿式蚀刻溶液，或上述各者的组合。干式蚀刻制程包含偏压电浆蚀刻制程，此制程使用氯基化学品。其他干式蚀刻气体包含CF4、NF3、SF6及He。亦可通过使用诸如深度反应性离子蚀刻(deep reactive-ion etching；DRIE)机制来各向异性地实施干式蚀刻。
在操作S30中，P型磊晶结构165a及165b分别形成于凹槽R2中且分别位于半导体鳍片114a及114b中未被虚设栅极堆叠DG栅极间隔物152覆盖的部分的上方，如图10A-图10C中所示。P型磊晶结构165a及165b通过实施例如选择性生长制程而形成。P型磊晶结构165a及165b具有适合的晶图定向(例如，(100)、(110)，或(111)晶图定向)。在一些实施例中，P型磊晶结构165a及165b皆具有小面，且P型磊晶结构165a及165b的小面的晶图定向是相同的。在一些实施例中，P型磊晶结构165a及165b可含有磊晶生长的硅锗(SiGe)。磊晶制程包含CVD沉积技术(例如，气相磊晶(vapor-phase epitaxy；VPE)及/或超高真空CVD(ultra-highvacuum CVD；UHV-CVD))、分子束磊晶，及/或其他适合的制程。
在图10B中，P型磊晶结构165a及165b具有不同尺寸。特定而言，由于鳍片间隔物154a带负电荷，因此用于生长P型磊晶结构165a的材料(大部分带正电荷)由于鳍片间隔物154a而偏压，由此难以在半导体鳍片114a上方(及在鳍片间隔物154a上方)形成。换言之，P型磊晶结构165a的生长被鳍片间隔物154a抑制。相对而言，由于鳍片间隔物154b不带电荷，因此P型磊晶结构165b的生长不受抑制。亦即，P型磊晶结构165b的生长速率大于P型磊晶结构165a的生长速率。
在一些实施例中，由于鳍片间隔物154a中的负电荷随着时间推移而放电，操作S26至S30之间的Q时间可短于约1天，或短于约12小时。若Q时间长于约1天，则鳍片间隔物154a可能无法抑制P型磊晶结构165a的生长。
在图10B中，由于一起形成鳍片间隔物154a及154b，因此鳍片间隔物154a的高度ha2大体上等于鳍片间隔物154b的高度hb2。然而，由于P型磊晶结构165b生长速度快于P型磊晶结构165a，因此P型磊晶结构165a的高度Ha2小于P型磊晶结构165b的高度Hb2，且P型磊晶结构165a的横向宽度La2小于P型磊晶结构165b的横向宽度Lb2。换言之，P型磊晶结构165a及165b具有类似形状，但尺寸不同。因此，电子束处理防止P型磊晶结构165a合并。
在图1B的操作S32中，实施清洁制程以移除残留物，如图11A-图11C中所示。特定而言，可通过湿式蚀刻制程(如卡洛清洁制程)实施清洁制程。在操作S32中，晶圆W1浸渍至卡洛溶液中。卡洛浸渍可移除残留物，产生清洁的水表面。
在图1B的操作S34中，对N型及P型磊晶结构160a、160b、165a，及165b实施检测。特定而言，移除图11A-图11C中的第二遮罩层270，且对晶圆W1实施检测，且由此评估晶圆W1的表面。检测可评估相邻的磊晶结构是否发生不良合并。若是，则不良合并的磊晶结构的位置被标志为热点，且在下一晶圆的对应热点位置上实施电子束处理。在一些实施例中，可在图14的电子束腔室380中实施检测。亦即，电子束腔室380是用于检测晶圆W1的检测工具，且图14的量测设备390可经配置以用于检测晶圆W1。
在图1A的操作S42中，决定N区域102中的热点区域HSn。例如，未经电子束处理的晶圆安置在检测工具(例如，图14的检测工具380)中以对N型磊晶结构实施检测。此检测评估相邻的N型磊晶结构是否发生不良合并。若是，则不良合并的磊晶结构的位置被标志为热点。在操作S42之后实施操作S18。
在图1B的操作S44中，决定P区域104中的热点区域HSp。例如，未经电子束处理的晶圆安置在检测工具(例如，图14的检测工具380)中以对N型磊晶结构实施检测。此检测评估相邻的P型磊晶结构是否发生不良合并。若是，则不良合并的磊晶结构的位置被标志为热点。在操作S44之后实施操作S26。在一些实施例中，操作S42及S44在同一检测流程中实施。亦即，在同一检测流程中决定N区域102及P区域104中的热点。
在一些实施例中，电子束处理(操作S18及S26)可包含机器学习流程。具体而言，热点在N区域102中及/或在P区域104中的位置可利用图1A的操作S42及图1B的操作S44中分别所示的检测工具来决定，且热点位置作为资料库而储存。电子束处理可根据此资料库来实施，以节省制造时间。在一些其他实施例中，机器学习流程可包含在同一实验室或在同一工厂收集晶圆的热点位置，以建立巨大资料库，且本揭示案的一些实施例并非仅限于此。
在图1B的操作S36中，介电层180形成于虚设栅极堆叠DG上方、N型及P型磊晶结构160a、160b、165a，及165b上方、栅极间隔物152上方，及鳍片间隔物154a及154b上方，如图11A-图11C中所示。在一些实施例中，介电层180形成于图11A-图11C中的结构上方(在移除第二遮罩层270之后)，随后通过使用例如CMP制程来移除介电层180的多余材料，以曝露虚设栅极结构106。CMP制程可利用虚设栅极结构130及栅极间隔物152的顶表面来平坦化介电层180的顶表面。在一些实施例中，介电层180包含氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电常数材料，及/或其他适合的介电材料。低介电常数材料的实例包括但不限于氟化硅玻璃(fluorinated silica glass；FSG)、碳掺杂氧化硅、非晶氟化碳、聚对二甲苯基、双-苯并环丁烷(BCB)，或聚酰亚胺。介电层180可通过使用例如CVD、ALD、旋涂玻璃(spin-on-glass；SOG)或其他适合的技术而形成。在一些实施例中，介电层180是多层结构，此结构包含接触蚀刻停止层(contact etch stoplayer；CESL)及位于CESL上方的层间电介质(interlayer dielectric；ILD)，其中ILD具有不同于CESL的蚀刻选择性。
在图1B的操作S38中，虚设栅极结构130替换为替换栅极堆叠190，如图12A-图12C中所示。具体而言，采用替换栅(replacement gate；RPG)制程机制。在RPG制程机制中，虚设多晶硅栅(在此情况下为虚设栅极结构130(见图11A))提前形成，且随后替换为一金属栅。在一些实施例中，移除虚设栅极结构130以形成开口，以栅极间隔物152作为其侧壁。在一些其他实施例中，亦移除虚设介电层132(参见图11A)。或者，在一些实施例中，移除虚设栅极结构130，而虚设介电层132保留。可通过干式蚀刻、湿式蚀刻或干式及湿式蚀刻的组合而移除虚设栅极结构130(及虚设介电层132)。例如，湿式蚀刻制程可包含曝露于含氢氧化物的溶液(例如，氢氧化铝)、去离子水，及/或其他适合的蚀刻剂溶液。
栅极介电层192共形地形成于开口中。栅极介电层192位于半导体鳍片112a、112b、114a，及114b上方。栅极介电层192可为高介电常数介电层，此层所具有的介电常数(κ)高于SiO2的介电常数，亦即κ>3.9。栅极介电层192可包含LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)，或其他适合的材料。栅极介电层192通过适合的技术而沉积，如ALD、CVD、PVD、热氧化、上述各者的组合，或其他适合的技术。
至少一个金属层形成于开口中及栅极介电层192上。随后，实施化学机械平坦化(chemical mechanical planarization；CMP)制程以平坦化金属层及栅极介电层192以在开口中形成金属栅极堆叠190。金属栅极堆叠190交叉过半导体鳍片112a、112b、1124a，及114b，此等鳍片被隔离结构120隔开。金属栅极堆叠190包含栅极介电层192及位于栅极介电层192上方的金属栅电极194。金属栅电极194可包含功函数金属层、封盖层、填充层，及/或金属栅极堆叠中需要的其他适合的层。功函数金属层可包含n型及/或p型功函数金属。示例性n型功函数金属包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函数材料，或上述各者的组合。示例性p型功函数金属包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适合的p型功函数材料，或上述各者的组合。功函数金属层可具有多个层。功函数金属层可通过CVD、PVD、电镀及/或其他适合的制程而沉积。在一些实施例中，金属栅电极194为包含p型功函数金属层的p型金属栅。在一些实施例中，金属栅电极194中的封盖层可包含耐火金属及其氮化物(例如，TiN、TaN、W2N、TiSiN、TaSiN)。封盖层可通过PVD、CVD、金属有机化学蒸汽沉积(metal-organic chemical vapor deposition；MOCVD)、ALD等沉积而成。在一些实施例中，金属栅电极194中的填充层可包含钨(W)。填充层可通过ALD、PVD、CVD，或其他适合的制程而沉积。
应注意，尽管在图1A及图1B的情况下，位于N区域102及P区域104上方的鳍片间隔物154a通过电子束而经处理，然而在一些其他实施例中，电子束处理仅可在位于N区域102(亦即，省略操作S18)上方的鳍片间隔物154a上或位于P区域104(亦即，省略操作S26)上方的鳍片间隔物154a上实施。电子束处理基于热点位置而实施。
基于以上论述，可见本揭示案的一些实施例提供多项优势。然而，应理解，其他实施例亦可提供额外优势，且本案并非必须揭示所有优势，且并无特定优势是所有实施例均必需的。一个优势是可防止由于在鳍片间隔物上实施的电子束处理而发生非所欲的合并源极/电极区域。另一优势是产量增大，且由此提供降低的制造成本，因为电子束处理可与机器学习流程而一同实施。
根据一些实施例，半导体元件的制造方法包含在基板上方形成半导体鳍片。鳍片间隔物形成于半导体鳍片侧壁上。在鳍片间隔物上实施电子束处理。磊晶结构形成于半导体鳍片上方。磊晶结构接触经电子束处理的鳍片间隔物。在一些实施例中，方法进一步包括根据莫色勒定律决定电子束处理的电子束的能。在一些实施例中，电子束的射束尺寸为约0.5Ws至约1.5Ws，其中Ws是鳍片间隔物的宽度。在一些实施例中，鳍片间隔物包括硅，且电子束的能量为约50eV至约0.5keV。在一些实施例中，实施电子束处理的步骤包括：在鳍片间隔物上提供电子束；及沿一方向移动电子束，该方向大体上平行于鳍片间隔物的延伸方向。在一些实施例中，方法进一步包括使该半导体鳍片形成凹槽。在一些实施例中，在半导体鳍片形成凹槽之前实施电子束处理。在一些实施例中，实施电子束处理与形成磊晶结构之间的队列时间短于约1天。在一些实施例中，原位(in-situ)实施形成鳍片间隔物及实施电子束处理。
根据一些实施例，半导体元件的制造方法包含决定热点区域的位置。半导体鳍片位于基板上方。鳍片间隔物分别位于半导体鳍片的侧壁上。鳍片间隔物的部分位于热点区域中。鳍片间隔物中位于热点区域中的部分带电荷。磊晶结构分别形成于半导体鳍片上方。在一些实施例中，使鳍片间隔物中位于热点区域中的部分带电荷包括使等鳍片间隔物中位于热点区域外的一部分保持不带电荷。在一些实施例中，半导体鳍片具有相同导电类型。在一些实施例中，在检测工具中决定热点区域的位置，且在检测工具中实施使鳍片间隔物的部分带电荷的步骤。
根据一些实施例，一种半导体元件包含第一半导体鳍片、第二半导体鳍片、第一鳍片间隔物、第二鳍片间隔物、第一磊晶结构，及第二磊晶结构。第一鳍片间隔物接触第一半导体鳍片。第一鳍片间隔物具有第一高度。第二鳍片间隔物接触第二半导体鳍片。第二鳍片间隔物具有第二高度，第二高度大体上与第一高度相同。第一磊晶结构位于第一半导体鳍片及第一鳍片间隔物上方。第一磊晶结构具有第三高度。第二磊晶结构位于第二半导体鳍片及第二鳍片间隔物上方。第二磊晶结构邻近于第一磊晶结构且具有不同于第三高度的第四高度。在一些实施例中，第一磊晶结构具有第一横向宽度，且第二磊晶结构具有第二横向宽度，第二横向宽度不同于第一横向宽度。在一些实施例中，第四高度大于第三高度，且第二横向宽度大于第一横向宽度。在一些实施例中，第一磊晶结构及第二磊晶结构由同一材料制成。在一些实施例中，半导体元件进一步包括第三半导体鳍片，其中第一半导体鳍片在第二半导体鳍片与第三半导体鳍片之间；及第三磊晶结构，位于第三半导体鳍片上方，其中第三磊晶结构邻近于第一磊晶结构，且与第一磊晶结构隔开。在一些实施例中，第一磊晶结构及第三磊晶结构由同一材料制成。在一些实施例中，半导体元件进一步包括第三鳍片间隔物，第三鳍片间隔物接触第三半导体鳍片，其中第三鳍片间隔物具有第三高度，第三高度大体上等于第一高度。
前述内容概述数个实施例的特征，以使得熟悉此技术者可理解本揭示案的态样。彼等熟悉此技术者应理解，其可将本揭示案的一些实施例用作设计或修饰其他制程与结构的基础，以实现与本案介绍的实施例相同的目的及/或获得相同的优势。彼等熟悉此技术者亦应认识到，此种同等构成不脱离本揭示案的一些实施例的精神与范畴，且此等构成可在本案中进行各种变更、替换，及改动，而不脱离本揭示案的一些实施例的精神及范畴。

Claims (10)

1.一种半导体元件的制造方法，其特征在于，该方法包括：
在一基板上形成一半导体鳍片；
在该半导体鳍片的一侧壁上形成一鳍片间隔物；
在该鳍片间隔物上实施一电子束处理；及
在该半导体鳍片上方形成一磊晶结构，其中该磊晶结构接触该经电子束处理的鳍片间隔物。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，其中实施该电子束处理的步骤包括：
在该鳍片间隔物上提供一电子束；及
沿一方向移动该电子束，该方向大体上平行于该鳍片间隔物的一延伸方向。
3.一种半导体元件的制造方法，其特征在于，该方法包括：
决定一热点区域的一位置；
在一基板上方形成多个半导体鳍片；
分别在所述多个半导体鳍片的侧壁上形成多个鳍片间隔物，其中所述多个鳍片间隔物的一部分位于该热点区域中；
使所述多个鳍片间隔物中位于该热点区域中的该部分带电荷；及
分别在所述多个半导体鳍片上方形成多个磊晶结构。
4.根据权利要求3所述的半导体元件的制造方法，其特征在于，其中使所述多个鳍片间隔物中位于该热点区域中的该部分带电荷包括使所述多个鳍片间隔物中位于该热点区域外的一部分保持不带电荷。
5.一种半导体元件，其特征在于，包括：
一第一半导体鳍片及一第二半导体鳍片；
一第一鳍片间隔物，接触该第一半导体鳍片，其中该第一鳍片间隔物具有一第一高度；
一第二鳍片间隔物，接触该第二半导体鳍片，其中该第二鳍片间隔物具有一第二高度，该第二高度大体上等于该第一高度；
一第一磊晶结构，位于该第一半导体鳍片及该第一鳍片间隔物上方，其中该第一磊晶结构具有一第三高度；及
一第二磊晶结构，位于该第二半导体鳍片及该第二鳍片间隔物上方，其中该第二磊晶结构邻近于该第一磊晶结构，且具有一第四高度，该第四高度不同于该第三高度。
6.根据权利要求5所述的半导体元件，其特征在于，其中该第一磊晶结构具有一第一横向宽度，且该第二磊晶结构具有一第二横向宽度，该第二横向宽度不同于该第一横向宽度。
7.根据权利要求6所述的半导体元件，其特征在于，其中该第四高度大于该第三高度，且该第二横向宽度大于该第一横向宽度。
8.根据权利要求5所述的半导体元件，其特征在于，进一步包括：
一第三半导体鳍片，其中该第一半导体鳍片在该第二半导体鳍片与该第三半导体鳍片之间；及
一第三磊晶结构，位于该第三半导体鳍片上方，其中该第三磊晶结构邻近于该第一磊晶结构，且与该第一磊晶结构隔开。
9.根据权利要求8所述的半导体元件，其特征在于，其中该第一磊晶结构及该第三磊晶结构由同一材料制成。
10.根据权利要求9所述的半导体元件，其特征在于，进一步包括一第三鳍片间隔物，接触该第三半导体鳍片，其中该第三鳍片间隔物具有一第三高度，该第三高度大体上等于该第一高度。
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