CN115332174A - 半导体装置及其制造方法 - Google Patents

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CN115332174A CN202210684155.6A CN202210684155A CN115332174A CN 115332174 A CN115332174 A CN 115332174A CN 202210684155 A CN202210684155 A CN 202210684155A CN 115332174 A CN115332174 A CN 115332174A
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Abstract

本公开涉及半导体装置及其制造方法。外延区可形成于半导体晶圆上的特定位置中并具有特定的不对称特性，诸如斜率或倾斜的方向、斜率或倾斜的角度、及/或其他的不对称特性。不对称外延区可使用本公开描述的各种以等离子体为主的鳍片结构蚀刻技术来形成。特定的不对称特性可增加位于半导体晶圆上的特定位置中(例如，半导体基板上优选的特定位置)的金属着陆覆盖面积，以减少外延区与形成至外延区的相关导电结构之间的接触电阻。这能增加半导体装置的性能、减少缺陷形成的速率及/或可能性、及/或增加半导体装置的良率等其他示例。

Description

半导体装置及其制造方法
技术领域
本公开实施例是关于半导体装置，特别是关于半导体装置的外延区。
背景技术
以鳍片为主的晶体管为三维(three-dimensional)结构，诸如鳍式场效晶体管(field effect transistor；finFET)以及纳米结构晶体管(例如，纳米线(nanowire)晶体管、纳米片(nanosheet)晶体管、全绕式栅极(gate-all-around；GAA)晶体管、多桥接通道(multi-bridge channel)晶体管、纳米带(nanoribbon)晶体管)，其包含延伸至作为三维结构的半导体基板上方的鳍片(或鳍片的一部分)中的通道区。被配置来控制通道区之内的电荷载子的流动的栅极结构包绕(wraps around)半导体材料的鳍片。作为示例，在鳍式场效晶体管中，栅极结构包绕鳍片(也就是通道区)的三个侧面，从而能够增加对通道区的控制(也就是鳍式场效晶体管的开关)。作为另一示例，在纳米结构晶体管中，栅极结构包绕鳍片结构中的多个通道区，使得栅极结构围绕每个通道区。
发明内容
本公开实施例提供一种半导体装置的制造方法，包含在半导体晶圆的装置区中，形成多个鳍片结构于半导体晶圆的基板中；以及形成合并外延区于所述鳍片结构上，其中合并外延区包含第一外延区以及第二外延区，第一外延区以及第二外延区在第一外延区的至少一部分中以及第二外延区的至少一部分中相连，其中第一外延区相对于第二外延区更靠近半导体晶圆的外侧边缘，以及其中第一外延区的顶表面的高度大于第二外延区的顶表面的高度。
本公开实施例提供一种半导体装置的制造方法，包含在半导体晶圆的装置区中，形成多个鳍片结构于半导体晶圆的基板中，其中所述鳍片结构包含第一鳍片结构；以及第二鳍片结构，其相邻于第一鳍片结构且相对于第一鳍片结构更靠近半导体晶圆的中央；形成间隔物层于所述鳍片结构的多个顶部及多个侧壁上；蚀刻所述鳍片结构，其中蚀刻所述鳍片结构形成第一鳍片侧壁间隔物以及第二鳍片侧壁间隔物，第二鳍片侧壁间隔物位于第一鳍片结构的相反侧上；以及在蚀刻所述鳍片结构之后，形成合并源极/漏极区于第一鳍片结构以及第二鳍片结构上，其中由于第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，合并源极/漏极区朝向半导体晶圆的中央倾斜。
本公开实施例提供一种半导体装置，包含合并外延区；以及非合并外延区，其中合并外延区朝向非合并外延区倾斜，以及其中非合并外延区朝向合并外延区倾斜。
附图说明
由以下的详细叙述配合所附图式，可最好地理解本公开实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例的特征。
图1A以及图1B为可实施本公开所描述的系统及/或方法中的例示性环境的示意图。
图2为本公开所描述的例示性半导体晶圆以及半导体晶圆的例示性装置区的示意图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J以及图4K为本公开所描述的例示性实施例的示意图。
图5为本公开所描述的半导体晶圆的另一例示性装置区的示意图。
图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B以及图8C为本公开所描述的例示性实施例的示意图。
图9为本公开所描述的图1A-图1B的一或多个装置的例示性元件的示意图。
图10、图11以及图12为本公开所描述的关于形成半导体装置的例示性制程的流程示意图。
其中，附图标记说明如下：
100：环境
102：沉积机台
104：曝光机台
106：显影机台
108：蚀刻机台
110：平坦化机台
112：电镀机台
114：晶圆/晶粒转移机台
116：制程腔室
118：等离子体供应系统
120：卡盘
122：聚焦环
124：鞘
126：进气口
128：排气口
130：真空泵
132：流动路径
134：内等离子体源
136：外等离子体源
138a：射频源
138b：射频源
200：半导体晶圆
200a：象限
200b：象限
200c：象限
200d：象限
202：装置区
204：基板
206：鳍片结构
206a：鳍片结构
206b：鳍片结构
206c：鳍片结构
208：混成鳍片结构
208a：混成鳍片结构
208b：混成鳍片结构
208c：混成鳍片结构
210：浅沟槽隔离区
212：虚置栅极结构
214：栅极介电层
216：栅极电极层
218：硬遮罩层
220：源极/漏极区
300：实施例
302：硬遮罩层
304：介电层
306：低介电常数介电材料层
308：高介电常数介电材料层
400：实施例
402：密封间隔物层
404：块体间隔物层
406：间隔物层
406a/406b/406c：鳍片侧壁间隔物
406d/406e/406f：鳍片侧壁间隔物
408a：光阻层的第一部分
408b：光阻层的第二部分
410：离子
412：凹槽
414：方向
416：尺寸
418：尺寸
420：外延区
420a：外延区
420b：外延区
420c：外延区
422：合并外延区
424：合并区域
426a：末端
426b：末端
428a：侧面
428b：侧面
430：尺寸
432：尺寸
434：尺寸
436：尺寸
438：尺寸
440：尺寸
442：尺寸
444：尺寸
446：尺寸
500：装置区
502：方向
600：实施例
602：接触蚀刻停止层
604：层间介电层
606：开口
608：栅极结构
610：高介电常数介电层
612：功函数调整层
614：金属电极结构
700：实施例
702：开口
704：导电结构
706：悬置区
802：功率
804：偏压
806：距离
808：角度
810：距离
812：角度
900：装置
910：总线
920：处理器
930：存储器
940：输入元件
950：输出元件
960：通信元件
1000：制程
1010：方框
1020：方框
1100：制程
1110：方框
1120：方框
1130：方框
1140：方框
1200：制程
1210：方框
1220：方框
A-A：剖面
B-B：剖面
P1：第一功率设定
P2：第二功率设定
V1：第一非零偏压设定
V2：第二非零偏压设定
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以限定本公开实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本公开实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如「在……之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
随着半导体制造节点的进步(例如，减少光学微影图案化的线宽以及变得更小的外延区)，因为借由导电结构(例如源极/漏极接触件或MD)与外延区的电性接触的可用面积被减少，实现与半导体装置中的外延区的电性接触变得越来越困难。减少电性接触的面积可能导致接触电阻的增加以及装置性能的降低。此外，由于减少了电性接触的面积，可能会形成导电结构与外延区之间的孔洞(voids)及/或其他类型的不连续缺陷，这将会增加缺陷以及减少半导体装置的良率(yield)。
本公开描述的一些实施例提供了用来在半导体晶圆上的特定位置中形成多个不对称外延区的技术以及设备(apparatuses)。如同本公开所描述，外延区可形成于半导体晶圆上的特定位置中并具有特定的不对称特性，诸如斜率或倾斜的方向、斜率或倾斜的角度、及/或其他的不对称特性。不对称外延区可使用本公开描述的各种以等离子体为主的鳍片结构蚀刻技术来形成。特定的不对称特性可增加位于半导体晶圆上的特定位置中(例如，半导体基板上优选(optimized)的特定位置)的金属着陆(landing)覆盖面积，以减少外延区与形成至外延区的相关导电结构之间的接触电阻。这能增加半导体装置的性能、减少缺陷形成的速率及/或可能性、及/或增加半导体装置的良率等其他示例。
图1A以及图1B为可实施本公开所描述的系统及/或方法中的例示性环境的示意图。如图1A所绘示，环境100可包含多个半导体制程机台(tools)102、104、106、108、110、112、以及晶圆/晶粒转移机台114。多个半导体制程机台102、104、106、108、110、及112可包含沉积机台102、曝光机台104、显影机台106、蚀刻机台108、平坦化机台110、电镀机台112、及/或其他类型的半导体制程机台。被包含于例示性环境100中的机台可以包含在半导体洁净室(clean room)、半导体代工厂(foundry)、半导体加工设施、及/或半导体制造设施等其他示例中。
沉积机台102为半导体沉积机台，其包含半导体制程腔室(chamber)以及一或多个能够沉积各种类型的材料至基板之上的装置。在一些实施例中，沉积机台102包含旋转涂布(spin coating)机台，其能够沉积光阻层于诸如晶圆的基板上。在一些实施例中，沉积机台102包含化学气相沉积(chemical vapor deposition；CVD)机台，诸如等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)机台、高密度等离子体-化学气相沉积(high-density plasma chemical vapor deposition；HDP-CVD)机台、次大气压化学气相沉积(sub-atmospheric chemical vapor deposition；SACVD)机台、低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)机台、原子层沉积(atomiclayer deposition；ALD)机台、等离子体增强原子层沉积(plasma-enhanced atomic layerdeposition；PEALD)机台、或其他类型的化学气相沉积机台。在一些实施例中，沉积机台102包含物理气相沉积(physical vapor deposition；PVD)机台，诸如溅镀(sputtering)机台或其他类型的物理气相沉积(PVD)机台。在一些实施例中，沉积机台102包含被配置来借由外延成长形成装置的多个膜层及/或多个区域的外延机台。在一些实施例中，例示性环境100包含多个沉积机台102的类型。
曝光机台104为半导体制程机台，其能够将光阻层暴露于辐射源(radiationsource)，诸如紫外光源(ultraviolet light；UV)(例如，深紫外光源(deep ultravioletlight)、极紫外光源(extreme ultraviolet light)、及/或类似的紫外光源)、X光源(x-ray)、电子束源(electron beam；e-beam)、及/或类似的辐射源。曝光机台104可将光阻层暴露于辐射源，以从光罩转移图案至光阻层。图案可包含形成一或多个半导体装置的一或多个半导体装置层的图案、可包含形成一或多个半导体装置的结构的图案、可包含蚀刻半导体装置的各种部分的图案、及/或类似的图案。在一些实施例中，曝光机台104包含扫描式曝光机台(scanner)、步进式曝光机台(stepper)、或相似类型的曝光机台。
显影机台106为半导体制程机台，其能够显影已经被暴露于辐射源的光阻层，以显影从曝光机台104转移至光阻层的图案。在一些实施例中，显影机台106借由移除光阻层的未曝光部分来显影图案。在一些实施例中，显影机台106借由移除光阻层的曝光部分来显影图案。在一些实施例中，显影机台106通过使用化学显影剂溶解光阻层的曝光或未曝光部分来显影图案。
蚀刻机台108为半导体制程机台，其能够蚀刻基板、晶圆、或半导体装置的各种类型的材料。举例来说，蚀刻机台108可包含湿式蚀刻机台、干式蚀刻机台、及/或类似的蚀刻机台。在一些实施例中，蚀刻机台108包含填充了蚀刻剂(etchant)的腔室，而基板在腔室中被放置了特定的时间段以移除基板的一或多个部分的特定数量。在一些实施例中，蚀刻机台108可使用等离子体蚀刻或者等离子体辅助(plasma-assisted)蚀刻来蚀刻基板的一或多个部分，其可涉及使用离子化气体来等向性地(isotropically)或定向地(directionally)蚀刻一或多个部分。
平坦化机台110为半导体制程机台，其能够抛光或者平坦化晶圆或半导体装置的各种膜层。举例来说，平坦化机台110可包含化学机械抛光机台(chemical mechanicalplanarization；CMP)及/或其他类型的能抛光或平坦化沉积材料或电镀材料的表面的膜层的平坦化机台。平坦化机台110可以使用化学与机械力的组合(例如，化学蚀刻以及自由磨料(abrasive)抛光)对半导体装置的表面进行抛光或平坦化。平坦化机台110可使用磨料以及腐蚀性化学研磨浆料(slurry)并结合抛光垫以及固定环(retaining ring)(例如，通常大于半导体装置的直径)。抛光垫以及半导体装置可借由动态抛光头压在一起并借由固定环维持在一定的位置。动态抛光头可以以不同的旋转轴来旋转，以移除材料并平整半导体装置的任何不规则形貌(topography)，使半导体装置平坦或者成为平面。
电镀机台112为半导体制程机台，其能够将基板(例如，晶圆、半导体装置、及/或类似基板)或者前述基板的一部分电镀一或多种金属。举例来说，电镀机台112可包含铜电镀装置、铝电镀装置、镍电镀装置、锡电镀装置、化合物材料或者合金(例如，锡-银、锡-铅、及/或类似材料)电镀装置、及/或一或多个其他类型的导电材料、金属、及/或相似类型的材料的电镀装置。
晶圆/晶粒转移机台114包含移动机械、机械臂、电车(tram)或有轨车(rail car)、高架吊车转移(overhead hoist transfer；OHT)系统、自动材料处理系统(automatedmaterial handling system；AMHS)、及/或其他类型的机台，其被配置来在半导体制程机台102、104、、106、108、110与112之间转移基板及/或半导体装置；被配置来在相同的半导体制程机台的多个制程腔室之间转移基板及/或半导体装置；及/或被配置来转移基板及/或半导体装置往返于其他地点，诸如晶圆架、存储室、或其他地点。在一些实施例中，晶圆/晶粒转移机台114可为程序化装置，其被配置来行走特定的路径及/或可半自动地或自动地操作。在一些实施例中，半导体制程环境100包含多个晶圆/晶粒转移机台114。
晶圆/晶粒转移机台114可包含于群集(cluster)机台或其他类型的包含多个制程腔室的机台中，且可被配置来在多个制程腔室之间转移基板及/或半导体装置；配置来在制程腔室与缓冲区之间转移基板及/或半导体装置；配置来在制程腔室与诸如设备前端模块(equipment front end module；EFEM)的中介机台之间转移基板及/或半导体装置；及/或配置来在制程腔室与转移载体(例如，前开式标准晶圆盒(front opening unified pod；FOUP))之间转移基板及/或半导体装置等其他示例。在一些实施例中，晶圆/晶粒转移机台114可以包含于沉积机台102的多重腔室(或群集)中，其可以包含预清洁制程腔室(例如，用来清洁或移除氧化物、氧化反应、及/或其他类型的基板及/或半导体装置的污染物或副产物)以及多个类型的沉积制程腔室(例如，沉积不同类型的材料的制程腔室、执行不同类型的沉积操作的制程腔室)。在这些实施例中，如同本公开所描述，晶圆/晶粒转移机台114被配置来在沉积机台102的多个制程腔室之间转移基板及/或半导体装置，而不破坏或移除在多个制程腔室之间及/或在沉积机台102中的多个制程操作之间的真空(vacuum)(或至少部分真空)。
图1B为以等离子体为主的蚀刻机台108的剖面示意图。以等离子体为主的蚀刻机台108包含使用离子来蚀刻或移除形成于半导体晶圆或多个膜层/多个结构上的多个部分的干式蚀刻机台类型。在一些实施例中，以等离子体为主的蚀刻机台108为蚀刻半导体晶圆上的多个金属的等离子体蚀刻机台。在一些实施例中，以等离子体为主的蚀刻机台108为去耦合等离子体源(decoupled plasma source；DPS)机台、感应式耦合等离子体(inductively coupled plasma；ICP)机台、变压式耦合等离子体(transformer coupledplasma；TCP)机台、或其他类型的等离子体蚀刻机台。
如图1B所绘示，以等离子体为主的蚀刻机台108包含制程腔室116。制程腔室116包含了能够被气密密封(hermetically sealed)的腔室，使得制程腔室116可被加压(例如，加压至真空或者部分真空)。在一些实施例中，制程腔室116的尺寸选择是为了容纳特定尺寸的晶圆，诸如200毫米的晶圆。在一些实施例中，制程腔室116的尺寸选择是为了容纳各种尺寸的半导体晶圆，诸如150毫米的半导体晶圆、200毫米的半导体晶圆、300毫米的半导体晶圆、及/或其他尺寸的半导体晶圆。以等离子体为主的蚀刻机台108包含等离子体供应系统118，其被配置来生成等离子体并提供或供应等离子体至制程腔室116。
卡盘(chuck)120包含于制程腔室116中。卡盘120被配置来支撑以及将半导体晶圆固定于制程腔室116中。卡盘120包含静电式卡盘(electrostatic chuck；e-chuck或ESC)或者其他类型的卡盘(例如，真空式卡盘)，其被配置来在半导体晶圆的制程期间(例如，等离子体蚀刻期间)抓握及/或将半导体晶圆固定于制程腔室116中。在卡盘120包含静电式卡盘的实施例中，基于施加至卡盘120的电压，卡盘120被配置来生成静电吸引力于卡盘120与半导体晶圆之间。此外，可自电源供应器提供电压至卡盘120。电压可生成静电吸引力，其能够将半导体晶圆固定至卡盘120。
卡盘120的尺寸以及形状可以取决于将在以等离子体为主的蚀刻机台108中处理的半导体晶圆的尺寸以及形状。举例来说，卡盘120可为圆形且可支撑全部或者一部分的圆形半导体晶圆。在一些实施例中，卡盘120是由可以抵抗用来生成等离子体的材料所造成的磨损及/或腐蚀的一种或多种材料所构成，且所述材料可以在卡盘120与半导体晶圆之间生成吸引力。举例来说，卡盘120可以由金属所构成，诸如铝、不锈钢(stainless steel)、或其他合适的材料。
聚焦环(focus ring)122可包含于制程腔室116中。聚焦环122(也被称作边缘环或者单环)包含环状结构，其位于卡盘120的一部分周围。聚焦环122被配置来借由将等离子体的至少一部分定向(或者重新定向)至半导体晶圆以在制程腔室116中将等离子体聚焦至卡盘120上的半导体晶圆。如此一来，聚焦环122可增加制程腔室116中的电与等离子体流体均匀性。在一些实施例中，施加电压至聚焦环122(例如，自电源供应器)，使得聚焦环122能提供电与等离子体均匀性。聚焦环122的尺寸以及形状可以取决于将在以等离子体为主的蚀刻机台108中处理的半导体晶圆的尺寸以及形状。举例来说，聚焦环122可为圆形且可包含能够使聚焦环122环绕卡盘120上的半导体晶圆的开口。在一些实施例中，聚焦环122是由可以抵抗用来生成等离子体的材料所造成的磨损及/或腐蚀的一种或多种材料所构成，且所述材料可以提供半导体晶圆的电与等离子体均匀性。举例来说，聚焦环122可以由金属所构成，诸如铝、不锈钢、及/或其他合适的材料。
在半导体晶圆在以等离子体为主的蚀刻机台108中的等离子体操作期间，可施加偏压至卡盘120，使得能生成电场于制程腔室116中的半导体晶圆与等离子体之间。偏压可包含负偏压，其将导致半导体晶圆上方的等离子体层中出现过量的正电荷离子。此种密集的正电荷离子层被称作鞘(sheath)124，密集的正电荷离子层也可被称作等离子体鞘、静电鞘、或者德拜鞘(Debye sheath)。偏压可以用来控制制程腔室116中等离子体的离子的流速以及方向，以调整等离子体的蚀刻特性。
等离子体供应系统118可包含制程气体源以提供气体流(例如，氩气或其他类型的气体流)至制程腔室116。等离子体供应系统118可通过制程腔室116的第一侧(例如，顶侧)中的进气口(inlet port)126提供等离子体以及气体流至制程腔室116。等离子体以及气体流通过制程腔室116的相反侧(例如，底侧)的排气口(exhaust port)(或者出气口(outletport))128自制程腔室116移除。以等离子体为主的蚀刻机台108包含真空泵(vacuum pump)130，以促进在进气口126与排气口128之间的等离子体以及气体流的流动路径132的生成。举例来说，以及如图1B中的示例所绘示，流动路径132开始于进气口126，流动路径132在制程腔室116中向外扩展并围绕卡盘120以及聚焦环122流动，且在卡盘120下方朝着排气口128向下流动。真空泵130可进一步被配置来控制制程腔室116中的压力以及被配置来在制程腔室116中生成真空(或者部分真空)。
如同图1B所进一步绘示，等离子体供应系统118包含内等离子体源134以及外等离子体源136。内等离子体源134以及外等离子体源136包含独立地可控的等离子体源，其组合被配置来控制以及塑形制程腔室116中的等离子体。举例来说，功率、电压、及/或其他参数可独立地配置给内等离子体源134以及外等离子体源136以提供等离子体至制程腔室116，使得等离子体包含特定的电场分布、特定的离子成分及/或离子分布、及/或特定的离子轰击(bombardment)方向或角度等其他示例，使得制程腔室116中特定区域的等离子体的强度大于制程腔室116的其他区域的等离子体的强度。
内等离子体源134以及外等离子体源136分别连接至射频(radio frequency；RF)源138a及138b。射频源138a以及射频源138b可被称作偏压射频源，因为射频源138a以及射频源138b被配置来分别提供或供应射频或交流电至内等离子体源134以及外等离子体源136，以偏压内等离子体源134以及外等离子体源136。内等离子体源134及/或外等离子体源136可被偏压来增加或减少等离子体中离子的吸引力的强度，其可用来增加或减少半导体晶圆的蚀刻速率(或蚀刻速率分布)。射频源138a以及射频源138b可各自电性接地且可各自包含射频电源供应器或其他能够在合适的频率范围中(诸如大约10MHz(106赫兹)至大约30MHz或者大约300MHz至大约300GHz(109赫兹))生成以及提供/供应射频电流的类型的装置等其他示例。
为了生成等离子体，射频源138a以及射频源138b可各自提供射频或交流电至内等离子体源134以及外等离子体源136。射频或交流电可以穿过及/或沿着内等离子体源134以及外等离子体源136的线圈导体(coiled conductors)，其通过电磁感应生成了时变(time-varying)电磁场。时变电磁场可产生电动势(electromotive force)，其使进入制程腔室116之中具有电子的气体流获得能量，从而形成等离子体。
图1A以及图1B中所绘示的装置数目以及配置是提供作为一或多个示例。在实作中，可能会有额外的装置、更少的装置、不同的装置、或者不同于图1A及/或图1B中所绘示的装置配置。此外，图1A及/或图1B中所绘示的两个以上的装置可在单个装置之内实施，或者图1A及/或图1B中所绘示的单个装置可在多个分布的装置实施。额外地或者替代地，环境100的装置组合(例如，一或多个装置)可执行由环境100的另一个装置组合所执行的一或多个本公开描述的功能。
图2为本公开所描述的例示性半导体晶圆200以及半导体晶圆200的例示性装置区202的示意图。半导体晶圆200可包含具有大约200毫米的直径、大约300毫米的直径、或其他诸如450毫米的直径等其他示例的圆形状/圆形半导体晶圆。半导体晶圆200也可以替代为任意的多边形(polygonal)、方形、矩形、弧形、或其他的非圆形工件(workpiece)，诸如多边形基板。
半导体晶圆200可被逻辑地划分或分隔成多个象限(quadrants)，包含象限200a、象限200b、象限200c、象限200d。每个象限包含半导体晶圆200的顶表面的表面面积的一部分。此外，每个象限在半导体晶圆200的大约中央与半导体晶圆200的边缘(例如，外侧边缘)之间延伸。在其他实施例中，半导体晶圆200被划分或分隔成其他配置的子集合。
半导体晶圆200的一或多个象限可包含一或多个装置区202。图2中所绘示的例示性装置区202位于象限200a中。装置区202可包含或者可包含于一或多个半导体装置、集成电路(integrated circuits)、系统单芯片(system on chips；SoCs)、及/或其他以半导体为主的电性装置中。半导体装置可包含例如存储器装置、处理器(processor)、逻辑装置、二极管、半导体激光、及/或环形震荡器(ring oscillators；ROs)等其他示例。环形震荡器包含多个逻辑装置(例如，非门(NOT gate))，且可包含于半导体晶圆200上，例如，用于在半导体晶圆200上的其他半导体装置的制造的各种阶段进行测试。
装置区202中的半导体装置可包含一或多个晶体管或其他装置。晶体管可包含以鳍片为主的晶体管，诸如鳍式场效晶体管(fin field effect transistors；finFETs)、纳米结构晶体管、及/或其他类型的晶体管。在一些实施例中，装置区202包含p型金属氧化物半导体(p-type metal oxide semiconductor；PMOS)区、n型金属氧化物半导体(n-typemetal oxide semiconductor；NMOS)区、互补式金属氧化物半导体(complementary metaloxide semiconductor；CMOS)区、及/或其他类型的装置区。
装置区202包含基板204。基板204包含硅(Si)基板、由包含硅的材料形成的基板、III-V族化合物半导体材料基板诸如砷化镓(GaAs)、绝缘体上覆硅(silicon oninsulator；SOI)基板、锗(Ge)基板、硅锗(SiGe)基板、或其他类型的半导体基板。
鳍片结构206被包含在装置区202的基板204上方(及/或在上方延伸)。鳍片结构206可提供用来形成一或多个装置(例如，以鳍片为主的晶体管)的主动区，且可因此被称作主动鳍片结构。在一些实施例中，鳍片结构206包含硅(Si)材料或其他的元素半导体材料诸如锗(Ge)。在一些实施例中，鳍片结构206包含合金半导体材料诸如硅锗(SiGe)、砷磷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、砷磷化镓铟(GaInAsP)、或上述的组合。在一些实施例中，鳍片结构206是使用n型及/或p型掺质来掺杂。
鳍片结构206是借由合适的半导体制程技术来生产，诸如遮盖、光学微影、及/或蚀刻制程等其他示例。作为示例，鳍片结构206可借由蚀刻基板204的一部分以在基板204中形成多个凹槽来形成。可接着使用内凹或者回蚀刻的隔离材料来填充凹槽。
在一些实施例中，混成(hybrid)鳍片结构208以交替配置的方式被包含于鳍片结构206之间。混成鳍片结构208也可被称作h-鳍片(h-fins)、虚置(dummy)鳍片、及/或非主动鳍片等其他示例。混成鳍片结构208包含在第一方向中延伸且大约与鳍片结构206平行的鳍片结构。在一些实施例中，混成鳍片结构208包含于两个鳍片结构206之间且与两个鳍片结构206延伸出大约相同的长度。
混成鳍片结构208被配置来提供电性绝缘于包含在装置区202中的一或多个结构及/或元件之间。在一些实施例中，混成鳍片结构208被配置来提供电性绝缘于两个以上的鳍片结构206(例如，两个以上的主动鳍片结构)之间。在一些实施例中，混成鳍片结构208被配置来提供电性绝缘于装置区202中的两个以上的源极/漏极区之间。在一些实施例中，混成鳍片结构208被配置来提供电性绝缘于两个以上的栅极结构之间或者栅极结构的两个以上的部分之间。在一些实施例中，混成鳍片结构208被配置来提供电性绝缘于源极/漏极区与栅极结构之间。
本公开描述的混成鳍片结构208包含多个类型的介电材料。混成鳍片结构208可包含一或多个低介电常数(low-k)介电材料(例如，氧化硅(SiOx)及/或氮化硅(SixNy)等其他示例)以及一或多个高介电常数(high-k)介电材料(例如，氧化铪(HfOx)及/或其他的高介电常数介电材料)的组合。
浅沟槽隔离(shallow trench isolation；STI)区210被包含于基板204以及鳍片结构206与混成鳍片结构208之间。浅沟槽隔离区210可借由回蚀刻形成于鳍片结构206上以及形成于基板204上的绝缘层来形成。然而，也可使用其他浅沟槽隔离区210的生产技术。浅沟槽隔离区210可电性地隔离鳍片结构206中相邻的主动区及/或鳍片结构206与混成鳍片结构208的相邻部分。浅沟槽隔离区210可包含介电材料，诸如氧化硅(SiOx)、氮化硅(SixNy)、氮氧化硅(SiON)、氟掺杂硅酸盐玻璃(fluoride-doped silicate glass；FSG)、低介电常数介电材料、及/或其他合适的绝缘材料。浅沟槽隔离区210可包含多膜层结构，例如具有一或多层的衬(liner)层。
虚置栅极结构212(或者多个虚置栅极结构212)被包含于装置区202中的鳍片结构206上方(例如，大约垂直于鳍片结构206)。虚置栅极结构212在鳍片结构206的三个以上的侧面啮合(engages)鳍片结构206。此外，虚置栅极结构212可被包含于混成鳍片结构208上方且可在混成鳍片结构208的三个以上的侧面啮合混成鳍片结构208。在图2所描述的示例中，虚置栅极结构212包含了栅极介电层214、栅极电极层216、以及硬遮罩层218。在一些实施例中，虚置栅极结构212更包含了盖层、一或多层间隔物层、及/或其他合适的膜层。虚置栅极结构212的各种膜层可借由合适的沉积技术来形成以及借由合适的光学微影与蚀刻技术来图案化。
本公开所描述的用词「虚置」指的是将在稍后阶段中被移除的牺牲结构，且将被另一种结构取代，诸如在替换栅极制程中的高介电常数介电质以及金属栅极结构。替换栅极制程指的是在整体的栅极制造制程的稍后阶段制造栅极结构。因此，图2中所绘示的装置区202的配置可包含中介(intermediate)配置，且可执行装置区202的额外的半导体制程操作以进一步处理装置区202。
栅极介电层214可包含介电氧化层。介电氧化层可借由化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他合适的方法来形成。栅极电极层216可包含多晶硅(poly-silicon)材料或其他合适的材料。栅极电极层216可借由合适的沉积制程来形成，诸如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)等其他示例。硬遮罩层218可包含任意适合在基板204上以特定部件/尺寸对栅极电极层216进行图案化的材料。
在一些实施例中，虚置栅极结构212的各种膜层先沉积作毯覆层(blanketlayers)。接着，通过包含光学微影与蚀刻制程的制程来图案化毯覆层，移除毯覆层的多个部分，并在浅沟槽隔离区210上方、鳍片结构206上方、及/或混成鳍片结构208上方保留毯覆层的剩余部分以形成虚置栅极结构212。
设置源极/漏极区220于鳍片结构206相对于虚置栅极结构212的相反区域中(例如，在主动鳍片结构的相反区域中)。源极/漏极区220包含装置区202中将在一或多道外延成长操作中形成源极/漏极区的多个区域，且因此源极/漏极区可被称作外延区。装置区202中的源极/漏极区包含具有一或多个掺质的硅(Si)，诸如具有p型材料(例如，硼(B)或锗(Ge)等其他示例)、n型材料(例如，磷(P)或砷(As)等其他示例)、及/或其他类型的掺质。因此，装置区202可包括包含了p型源极/漏极区的p型金属氧化物半导体(PMOS)晶体管、包含了n型源极/漏极区的n型金属氧化物半导体(NMOS)晶体管、及/或其他类型的晶体管。
一些源极/漏极区可在装置区202中的各种晶体管之间共享。在一些实施例中，各种的源极/漏极区可连接或耦合在一起，使得装置区202中以鳍片为主的晶体管被实施作两个功能性晶体管。举例来说，若邻近的源极/漏极区(例如，相对于相反的源极/漏极区)被电性地连接，诸如借由外延成长接合(coalescing)的源极/漏极区(例如，相对于虚置栅极结构212的相反侧上的邻近的源极/漏极区被接合)，便可实施两个功能性晶体管。接合的邻近的源极/漏极区在本公开被称作合并外延区以及合并源极/漏极区。其他示例中的其他配置可实施其他数目的功能性晶体管。
图2进一步绘示出在后续的图式中所使用的剖面，包含图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图5、图6A、图6B、图6C、图6D、图7A、图7B、图7C以及图7D。图3A到图7D为图2中所绘示的半导体晶圆200的装置区202及/或其他装置区的各种部分的示意性剖面示意图，且对应至半导体晶圆200的装置区202及/或其他装置区中形成以鳍片为主的晶体管的各种制程阶段。剖面A-A在沿着相对的源极/漏极区220之间的鳍片结构206中的通道的平面中。剖面B-B在垂直于剖面A-A的平面中，且在多个源极/漏极区220中横跨多个鳍片结构206以及横跨多个混成鳍片结构208。为了清楚起见，后续的图式标记了这些参考剖面的标号。在一些图式中，为了绘图的方便，一些绘示的元件或部件的参考标号可能被省略以避免遮挡其他元件或部件。
如上所述，图2是提供作为示例。其他示例可能与图2所描述的不同。
图3A、图3B、图3C、图3D、图3E、图3F、图3G以及图3H是本公开所描述的例示性实施例300的示意图。例示性实施例300包含在半导体晶圆200的装置区202(及/或其他装置区)中形成晶体管的鳍片结构206以及混成鳍片结构208的示例。图3A、图3B、图3C、图3D、图3E、图3F、图3G以及图3H是从图2中的装置区202的剖面B-B透视来绘示的。
转至图3A，例示性实施例300包含与在装置区202中的基板204中及/或基板204上形成晶体管的半导体制程操作。沉积机台102使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、旋转涂布(spin-coating)技术、及/或与上方描述过的图1A-图1B相关的其他沉积技术形成硬遮罩层302于基板204上。硬遮罩层302包含对特定类型的蚀刻剂具有蚀刻选择性的材料，此材料不同于基板204的材料，以促进基板204的蚀刻。举例来说，硬遮罩层302可包含氮化硅(SixNy)或其他合适的材料，而基板204可包含氧化硅(SiOx)或其他合适的材料。
如图3B所绘示，鳍片结构206形成于装置区202中的基板204中。在一些实施例中，光阻层中的图案被用来形成鳍片结构206。在这些实施例中，沉积机台102形成光阻层于硬遮罩层302上。曝光机台104将光阻层暴露于辐射源以图案化光阻层。显影机台106显影并移除光阻层的多个部分以露出图案。蚀刻机台108蚀刻至硬遮罩层302之中以形成图案于硬遮罩层302。接着基于硬遮罩层302中的图案蚀刻基板204以形成鳍片结构206于基板204的一部分中。在一些实施例中，蚀刻操作包含等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术。在一些实施例中，光阻移除机台移除了光阻层的剩余部分(例如，使用化学剥离(stripper)、等离子体灰化(ashing)、及/或其他技术)。
如图3C所绘示，介电层304形成于基板204上方及/或基板204上以及于鳍片结构206上方及/或鳍片结构206上。沉积机台102使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、原子层沉积(ALD)技术、或与上方描述过的图1A-图1B相关的其他类型的沉积技术来沉积介电层304。在一些实施例中，介电层304顺应地沉积于鳍片结构206，使得介电层304形成于鳍片结构206的顶部以及侧壁上。
如图3D所绘示，形成低介电常数介电材料层306于鳍片结构206之间的介电层304中的多个凹槽中。沉积机台102使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、原子层沉积(ALD)技术、或与上方描述过的图1A-图1B相关的其他类型的沉积技术来沉积低介电常数介电材料层306。在一些实施例中，低介电常数介电材料层306是在介电质合并操作中形成的，低介电常数介电材料层306的多个分隔部分合并在一起。
如图3E所绘示，回蚀刻低介电常数介电材料层306，使得低介电常数介电材料层306的顶表面的高度低于介电层304的顶表面的高度。蚀刻机台108使用等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术来蚀刻低介电常数介电材料层306。在一些实施例中，回蚀刻低介电常数介电材料层306，使得低介电常数介电材料层306的顶表面的高度大于硬遮罩层302的顶表面的高度，且大于鳍片结构206的顶表面的高度。在一些实施例中，回蚀刻低介电常数介电材料层306，使得低介电常数介电材料层306的顶表面的高度小于硬遮罩层302的顶表面的高度，且大于鳍片结构206的顶表面的高度。在一些实施例中，回蚀刻低介电常数介电材料层306，使得低介电常数介电材料层306的顶表面的高度小于硬遮罩层302的顶表面的高度，且小于鳍片结构206的顶表面的高度。
如图3F所绘示，形成高介电常数介电材料层308于鳍片结构206之间的介电层304中的多个凹槽中。此外，高介电常数介电材料层308形成于低介电常数介电材料层306上。沉积机台102使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、原子层沉积(ALD)技术、或与上方描述过的图1A-图1B相关的其他类型的沉积技术来沉积高介电常数介电材料层308。在一些实施例中，高介电常数介电材料层308是在介电质合并操作中形成的，高介电常数介电材料层308的多个分隔部分合并在一起。
如图3G所绘示，蚀刻高介电常数介电材料层308以形成混成鳍片结构208。混成鳍片结构208各自包含低介电常数介电材料层306的一部分以及高介电常数介电材料层308的一部分。蚀刻高介电常数介电材料层308，使得高介电常数介电材料层308的顶表面的高度小于介电层304的顶表面的高度。蚀刻机台108使用等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术来蚀刻高介电常数介电材料层308。
在一些实施例中，回蚀刻高介电常数介电材料层308，使得高介电常数介电材料层308的顶表面的高度大于硬遮罩层302的顶表面的高度，且大于鳍片结构206的顶表面的高度。在一些实施例中，回蚀刻高介电常数介电材料层308，使得高介电常数介电材料层308的顶表面的高度小于硬遮罩层302的顶表面的高度，且大于鳍片结构206的顶表面的高度。在一些实施例中，回蚀刻高介电常数介电材料层308，使得高介电常数介电材料层308的顶表面的高度小于硬遮罩层302的顶表面的高度，且小于鳍片结构206的顶表面的高度。
如图3H所绘示，蚀刻介电层304以形成浅沟槽隔离区210于相邻的鳍片结构206之间及/或于相邻的鳍片结构206与混成鳍片结构208对之间。如此一来，露出了鳍片结构206的多个部分，使得外延区(或源极/漏极区)可形成于浅沟槽隔离区210上方的鳍片结构206的露出部分上。
在一些实施例中，光阻层中的图案被用来蚀刻介电层304以形成浅沟槽隔离区210。在这些实施例中，沉积机台102形成光阻层于介电层304上以及于高介电常数介电材料层308上。曝光机台104将光阻层暴露于辐射源以图案化光阻层。显影机台106显影并移除光阻层的多个部分以露出图案。蚀刻机台108基于图案蚀刻介电层304以形成浅沟槽隔离区210。在一些实施例中，蚀刻操作包含等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术。在一些实施例中，光阻移除机台移除了光阻层的剩余部分(例如，使用化学剥离、等离子体灰化、及/或其他技术)。在一些实施例中，硬遮罩层是基于图案用作形成浅沟槽隔离区210的替代技术。在一些实施例中，基于介电层304的材料与高介电常数介电材料层308的材料之间的蚀刻选择性(例如，在高介电常数介电材料层308上没有硬遮罩或光阻层)来蚀刻介电层304。
如上所述，图3A至图3H是提供作为示例。其他示例可能与图3A至图3H所描述的不同。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J以及图4K是本公开所描述的例示性实施例400的示意图。例示性实施例400包含在半导体晶圆200的装置区202(及/或其他装置区)的源极/漏极区220中形成不对称外延区(或者不对称源极/漏极区)的示例。图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J以及图4K是从图2中的一或多个剖面透视来绘示，包含从图2中装置区202的剖面A-A透视以及从图2中装置区202的剖面B-B透视。在一些实施例中，在与图3A至图3D所描述的相关鳍片形成制程之后，执行与例示性实施例400相关的操作。
如图4A所绘示，形成虚置栅极结构212于装置区202中。虚置栅极结构212形成并包含于鳍片结构206上方，且围绕鳍片结构206的侧面，使得虚置栅极结构212在鳍片结构206的至少三个侧面上环绕鳍片结构206。同样地，虚置栅极结构212形成并包含于混成鳍片结构208上方，且围绕混成鳍片结构208的侧面，使得虚置栅极结构212在混成鳍片结构208的至少三个侧面上环绕混成鳍片结构208。
虚置栅极结构212是形成作为实际栅极结构(例如，替换的高介电常数栅极结构或金属栅极结构)的占位(placeholders)，此实际栅极结构将形成为包含在装置区202中的晶体管。虚置栅极结构212可形成作替换栅极制程的一部分，使得其他膜层及/或其他结构能够在替换的栅极结构的形成之前形成。
虚置栅极结构212包含多个栅极介电层214、多个栅极电极层216、以及多个硬遮罩层218。栅极介电层214可包含介电氧化层。作为示例，栅极介电层214可各自借由化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)、及/或其他合适的方法来形成(例如，借由沉积机台102)。栅极电极层216可各自包含多晶硅材料或一或多种其他合适的膜层。举例来说，栅极电极层216可借由合适的沉积制程来形成(例如，借由沉积机台102)，诸如低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)等其他示例。硬遮罩层218可各自包含任意适合以特定尺寸/特质对栅极电极层216进行图案化的材料。示例包含氮化硅、氮氧化硅、碳氮化硅、或上述的组合等其他示例。硬遮罩层218可借由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其他沉积技术来沉积(例如，借由沉积机台102)。
如图4A中所进一步绘示，密封间隔物层402被包含于虚置栅极结构212的多个侧壁上。密封间隔物层402可顺应地沉积(例如，借由沉积机台102)，且可包含碳氧化硅(SiOC)、不含氮的碳氧化硅(SiOC)、或其他合适的材料。密封间隔物层402可使用原子层沉积(ALD)操作等其他例示性沉积技术来形成，其中包含硅(Si)以及碳(C)的各种类型的前驱物(precursor)气体在多个循环(cycles)中依序供应，以形成密封间隔物层402。
如图4A中所进一步绘示，块体(bulk)间隔物层404可形成于密封间隔物层402上。块体间隔物层404可以由与密封间隔物层402相似的材料形成。然而，块体间隔物层404的形成可以不需要进行密封间隔物层402所使用的等离子体表面处理。此外，块体间隔物层404可以形成比密封间隔物层402的厚度更大的厚度。
在一些实施例中，密封间隔物层402以及块体间隔物层404为顺应地沉积(例如，借由沉积机台102)于虚置栅极结构212上、以及于鳍片结构206上。密封间隔物层402以及块体间隔物层404接着进行图案化(例如，借由沉积机台102、曝光机台104、以及显影机台106)以及进行蚀刻(例如，借由蚀刻机台108)，以从虚置栅极结构212的多个顶部、自鳍片结构206、以及自混成鳍片结构208移除密封间隔物层402以及块体间隔物层404。
如图4B以及图4C所绘示，形成间隔物层406于鳍片结构206上、于混成鳍片结构208上、以及于浅沟槽隔离区210上。间隔物层406包含碳氧化硅(SiOC)、不含氮的碳氧化硅(SiOC)、氮化硅(SixNy)、及/或其他合适的材料。在一些实施例中，间隔物层406包含多个间隔物层。在一些实施例中，间隔物层406以及一或多层的密封间隔物层402及/或块体间隔物层404为相同的(多个)间隔物层。沉积机台102使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、原子层沉积(ALD)技术、或与上方描述过的图1A-图1B相关的其他类型的沉积技术来沉积间隔物层406。如图4B以及图4C所绘示，间隔物层406顺应地沉积于鳍片结构206的多个顶表面及多个侧壁上、于混成鳍片结构208的多个顶表面及多个侧壁上、以及于浅沟槽隔离区210的多个顶表面上。
如图4D所绘示，自鳍片结构206的顶表面以及自混成鳍片结构208的顶表面移除间隔物层406的多个部分。蚀刻机台108可移除间隔物层406的多个部分。移除间隔物层406的多个部分的蚀刻操作可被称作鳍片顶部开孔操作，且可被执行来促进鳍片结构206的蚀刻。
随后，形成光阻层于装置区202的多个部分上方及/或装置区202的多个部分上，以在进行鳍片结构206的蚀刻期间遮盖或保护装置区202的多个部分。沉积机台102可使用旋转涂布技术或其他合适的沉积技术来形成光阻层。可形成光阻层使得多个鳍片结构206会位于光阻层的第一部分408a与光阻层的第二部分408b之间。因此，位于光阻层的第一部分408a与光阻层的第二部分408b之间的鳍片结构206被露出，以促进鳍片结构206的蚀刻。
如图4E所绘示，半导体晶圆200可被放置于以等离子体为主的蚀刻机台108的制程腔室116中以蚀刻位于光阻层的第一部分408a与光阻层的第二部分408b之间的鳍片结构206。半导体晶圆200被放置于卡盘120上方及/或卡盘120上，使得聚焦环122能围绕半导体晶圆200。以等离子体为主的蚀刻机台108执行以等离子体为主的蚀刻操作，以在半导体晶圆200位于制程腔室116中时蚀刻鳍片结构206。以等离子体为主的蚀刻操作也被称作应变源极/漏极(strained source/drain；SSD)蚀刻操作。
为了执行以等离子体为主的蚀刻操作，等离子体供应系统118生成并通过进气口126提供等离子体至制程腔室116。制程腔室116中的等离子体在流动路径132中被提供至半导体晶圆200，通过卡盘120上的偏压的使用而得到促进。卡盘120上的偏压导致等离子体的鞘124中的离子轰击鳍片结构206，从而造成离子蚀刻鳍片结构206。
如图4F以及图4G所绘示，等离子体中的离子410蚀刻了鳍片结构206。在一些实施例中，蚀刻鳍片结构206，使得鳍片结构206的顶表面大约与浅沟槽隔离区210的顶部位在相同的高度。在一些实施例中，蚀刻鳍片结构206，使得鳍片结构206的顶表面内凹，其中鳍片结构206中的凹槽412延伸至浅沟槽隔离区210的顶部的高度下方。
离子410也蚀刻了间隔物层406。间隔物层406在鳍片结构206的侧壁上的剩余部分形成了鳍片侧壁间隔物。举例来说，鳍片侧壁间隔物406a形成于鳍片结构206a的第一侧面上，而鳍片侧壁间隔物406b形成于鳍片结构206a的第二(相反)侧面上。做为另一示例，鳍片侧壁间隔物406c形成于鳍片结构206b的第一侧面上，而鳍片侧壁间隔物406d形成于鳍片结构206b的第二(相反)侧面上。做为另一示例，鳍片侧壁间隔物406e形成于鳍片结构206c的第一侧面上，而鳍片侧壁间隔物406f形成于鳍片结构206c的第二(相反)侧面上。
鳍片结构206a以及鳍片结构206b包含相邻的鳍片结构。鳍片结构206a以及鳍片结构206b相邻于混成鳍片结构208的一侧，此侧面与鳍片结构206c所相邻的混成鳍片结构208的一侧相反。鳍片结构206a以及鳍片结构206b相对于鳍片结构206c更靠近半导体晶圆200的边缘。鳍片结构206a相对于鳍片结构206b更靠近半导体晶圆200的边缘。因此，鳍片结构206c相对于鳍片结构206a以及鳍片结构206b更靠近半导体晶圆200的中央，而鳍片结构206b相对于鳍片结构206a更靠近半导体晶圆200的中央。半导体晶圆200的中央相对于绘示在图4F中装置区202中的结构的位置或方向由标号414表示。
如图4G所进一步绘示，等离子体的离子410在光阻层的第一部分408a的侧壁上聚合(polymerize)，其钝化(passivates)了光阻层的第一部分408a。此钝化减少了等离子体的离子410在位于及/或靠近光阻层的第一部分408a的侧壁(例如，相对于远离光阻层的第一部分408a的侧壁)的蚀刻速率。等离子体的离子在位于及/或靠近光阻层的第一部分408a的侧壁的蚀刻速率降低导致了鳍片结构206a的不均匀蚀刻，这反过来造成了鳍片结构206a的不均匀高度(或顶表面中的不均匀凹槽412)。特别地说，由于蚀刻速率降低，鳍片结构206a在鳍片结构206a面向或朝向光阻层的第一部分408a的侧壁的一侧上具有较大的高度。
因此，鳍片侧壁间隔物406a的高度大于鳍片侧壁间隔物406b的高度。例示性尺寸416包含鳍片侧壁间隔物406a的高度与鳍片侧壁间隔物406b的高度之间的差异。在一些实施例中，鳍片侧壁间隔物406a的高度与鳍片侧壁间隔物406b的高度之间的差异范围为大约2纳米至大约5纳米，以促进及/或使本公开所讨论的不对称外延区的形成。然而，鳍片侧壁间隔物406a的高度与鳍片侧壁间隔物406b的高度之间的差异的其他数值也在本公开的考虑范围之内。此外，鳍片侧壁间隔物406a的高度可大于鳍片侧壁间隔物406c的高度以及鳍片侧壁间隔物406d的高度，因为在位于或靠近鳍片结构206b的蚀刻速率会大于位于或靠近光阻层的第一部分408a的侧壁的蚀刻速率。
如图4G所进一步绘示，等离子体的离子410在光阻层的第二部分408b的侧壁上聚合，其钝化了光阻层的第二部分408b。此钝化减少了等离子体的离子410在位于及/或靠近光阻层的第二部分408b的侧壁的蚀刻速率(例如，相对于远离光阻层的第二部分408b的侧壁的蚀刻速率)。等离子体的离子在位于及/或靠近光阻层的第二部分408b的侧壁的蚀刻速率降低导致了鳍片结构206c的不均匀蚀刻，这反过来造成了鳍片结构206c的不均匀高度(或顶表面中的不均匀凹槽412)。特别地说，由于蚀刻速率降低，鳍片结构206c在鳍片结构206c面向或朝向光阻层的第二部分408b的侧壁的一侧上具有较大的高度。
因此，鳍片侧壁间隔物406f的高度大于鳍片侧壁间隔物406e的高度。例示性尺寸418包含鳍片侧壁间隔物406f的高度与鳍片侧壁间隔物406e的高度之间的差异。在一些实施例中，鳍片侧壁间隔物406f的高度与鳍片侧壁间隔物406e的高度之间的差异范围为大约2纳米至大约5纳米，以促进及/或使本公开所讨论的不对称外延区的形成。然而，鳍片侧壁间隔物406f的高度与鳍片侧壁间隔物406e的高度之间的差异的其他数值也在本公开的考虑范围之内。
在一些实施例中，在蚀刻操作中可轻微地蚀刻混成鳍片结构208a(位于合并外延区422(以及鳍片结构206a与206b)与外延区420c(以及鳍片结构206c)之间的混成鳍片结构208)，以蚀刻鳍片结构206a、鳍片结构206b、鳍片结构206c。这可造成混成鳍片结构208a的高度的降低。光阻层的第一部分408a形成于混成鳍片结构208b上方及/或混成鳍片结构208b上，混成鳍片结构208b与作为混成鳍片结构208a的合并外延区422的相反侧(以及鳍片结构206a及鳍片结构206b的相反侧)相邻。同样地，光阻层的第二部分408b形成于混成鳍片结构208c上方及/或混成鳍片结构208c上，混成鳍片结构208c与作为混成鳍片结构208a的合并外延区420c的相反侧(以及鳍片结构206c的相反侧)相邻。在蚀刻操作之后，混成鳍片结构208b及混成鳍片结构208c的高度可大于混成鳍片结构208a的高度，这是由于光阻层在蚀刻鳍片结构206a、鳍片结构206b、及鳍片结构206c的蚀刻操作期间保护了混成鳍片结构208b以及混成鳍片结构208c。
如图4H以及图4I所绘示，形成外延区420于鳍片结构206上方及/或鳍片结构206上(例如，鳍片结构206a、206b、及206c上方及/或鳍片结构206a、206b、及206c上)的半导体晶圆200的装置区202中的凹槽中。沉积机台102在外延操作中形成外延区420，其中沉积外延材料的膜层于鳍片结构206a、206b、及206c上，使得外延区420的膜层借由外延成长特定的结晶排列来形成。外延区420包含与一或多个虚置栅极结构212相邻且至少部分地位于下方及/或低于虚置栅极结构212的顶表面。此外，外延区420至少部分地延伸至鳍片结构206的顶表面上方。外延区420对应至包含于装置区202中的晶体管的源极/漏极区。
如图4I所绘示，形成外延区420a于鳍片结构206a上，形成外延区420b于鳍片结构206b上，以及形成外延区420c于鳍片结构206c上。外延区420a延伸至鳍片结构206a的顶表面中的凹槽412之中，外延区420a延伸至鳍片侧壁间隔物406a及406b上方，且外延区420a横向地向外延伸超过鳍片结构206a的侧壁。外延区420b延伸至鳍片结构206b的顶表面中的凹槽412之中，外延区420b延伸至鳍片侧壁间隔物406c及406d上方，且外延区420b横向地向外延伸超过鳍片结构206b的侧壁。外延区420c延伸至鳍片结构206c的顶表面中的凹槽412之中，外延区420c延伸至鳍片侧壁间隔物406e及406f上方，且外延区420c横向地向外延伸超过鳍片结构206c的侧壁。
如图4I中所绘示，外延区420a以及外延区420b在外延区420a的一部分中以及外延区420b的一部分中的合并区域424中接合及/或连接。这导致了合并外延区422在鳍片结构206a及鳍片结构206b上方及/或鳍片结构206a及鳍片结构206b上的形成。合并外延区422也可被称作双鳍(two-fin；2F)外延区。外延区420c并未与其他外延区合并，且其被称作非合并(non-merged)外延区、单外延区、单鳍(one fin；1F)外延区、或者独立(standalone)外延区。
如图4I所进一步绘示，合并外延区422朝向外延区420c(例如，非合并外延区)偏斜(slanted)或者倾斜(tilted)。此外，合并外延区422朝向半导体晶圆200的中央偏斜或者倾斜并远离半导体晶圆200的边缘。偏斜或倾斜是由于接合形成合并外延区422的外延区420a与外延区420b的高度之间的差异所引起。特别地说，由于外延区420a的高度大于外延区420b的高度，合并外延区422会朝向外延区420c偏斜或倾斜(并朝向半导体晶圆200的中央)。由于鳍片结构206a的不均匀蚀刻，以及鳍片侧壁间隔物406a的高度大于鳍片侧壁间隔物406b、406c、及406d的高度，外延区420a的高度会大于外延区420b的高度。
如图4I所进一步绘示，外延区420c(例如，非合并外延区)会朝向合并外延区422偏斜或倾斜。此外，外延区420c会朝向半导体晶圆200的边缘偏斜或倾斜，并远离半导体晶圆200的中央。偏斜或倾斜是由于鳍片结构206c的不均匀蚀刻以及鳍片侧壁间隔物406f的高度大于鳍片侧壁间隔物406e的高度所引起。在一些实施方式中，外延区420c朝向合并外延区422(以及朝向半导体晶圆200的边缘)偏斜或倾斜，因为外延区420c朝向合并外延区422的末端(或边缘)426a相对于外延区420c朝向半导体晶圆200的中央的相反末端(或边缘)426b具有更低的定位。在一些实施例中，外延区420c朝向合并外延区422(以及朝向半导体晶圆200的边缘)偏斜或倾斜，因为外延区420c朝向合并外延区422并相邻于鳍片侧壁间隔物406e的一侧428a相对于外延区420c朝向半导体晶圆200的中央并相邻于鳍片侧壁间隔物406f的相反侧428b具有更低的定位。
用于形成外延区420的材料(例如，硅(Si)、镓(Ga)、或其他类型的半导体材料)可被掺杂p型掺质(例如，包含在材料中产生电洞的电子受体原子掺质的类型)、n型掺质(例如，包含在材料中产生自由电子的电子施体原子掺质的类型)、及/或其他类型的掺质。此材料可借由加入杂质(例如，p型掺质、n型掺质)至在外延操作期间所使用的来源气体来进行掺杂。可用于外延操作中的p型掺质的示例包含硼(B)或锗(Ge)等其他示例。所形成的p型源极/漏极区的材料包含硅锗(SixGe1-x，其中x的范围可为大约0至大约100)或其他类型的p型掺杂半导体材料。可用于外延操作中的n型掺质的示例包含磷(P)或砷(As)等其他示例。所形成的n型源极/漏极区的材料包含磷化硅(SixPy)或其他类型的n型掺杂半导体材料。
在一些实施例中，在蚀刻操作中可轻微地蚀刻混成鳍片结构208a(位于合并外延区422(以及鳍片结构206a与206b)与外延区420c(以及鳍片结构206c)之间的混成鳍片结构208)，以蚀刻鳍片结构206a、鳍片结构206b、鳍片结构206c。这可造成混成鳍片结构208a的高度的降低。光阻层的第一部分408a形成于混成鳍片结构208b上方及/或混成鳍片结构208b上，混成鳍片结构208b与作为混成鳍片结构208a的合并外延区422的相反侧(以及鳍片结构206a及鳍片结构206b的相反侧)相邻。同样地，光阻层的第二部分408b形成于混成鳍片结构208c上方及/或混成鳍片结构208c上，混成鳍片结构208c与作为混成鳍片结构208a的合并外延区420c的相反侧(以及鳍片结构206c的相反侧)相邻。在蚀刻操作之后，混成鳍片结构208b及混成鳍片结构208c的高度可大于混成鳍片结构208a的高度，这是由于光阻层在蚀刻鳍片结构206a、鳍片结构206b、及鳍片结构206c的蚀刻操作期间保护了混成鳍片结构208b以及混成鳍片结构208c。
在一些实施例中，可执行在关于图4E、图4F、图4G、图4H以及图4I中所描述的操作及/或技术，以在多个外延操作中形成p型外延区以及n型外延区于装置区202中。在这些实施例中，p型外延区以及n型外延区可使用相同的沉积机台102的不同沉积腔室(例如，群集机台)或者使用不同的沉积机台102来形成。装置区202中将形成p型外延区的次区(sub-region)可借由光阻来遮盖，可执行在关于图4E、图4F、图4G、图4H以及图4I中所描述的操作及/或技术，以形成n型外延区于装置区202的另一次区中，可移除光阻层，已经形成n型外延区的次区可借由光阻来遮盖，并可执行在关于图4E、图4F、图4G、图4H以及图4I中所描述的操作及/或技术，以形成p型外延区于装置区202的次区中。替代地，可以在n型外延区的形成之前先形成p型外延区。
p型外延区以及n型外延区可使用不同的前驱物以及不同的掺质来形成。对p型外延区来说，可使用诸如锗(Ge)前驱物(例如，GeH4或其他锗前驱物)以及硅前驱物(例如，硅烷(SiH4)、二氯硅烷(dichlorosilane；DCS)、或其他硅前驱物)的前驱物搭配蚀刻剂(例如，氯化氢(HCL)或其他蚀刻剂)、载子气体(例如，氢气(H2)或其他载子气体)、以及p型掺质源(例如，硼掺质源(例如，BxHy或其他硼掺质源))。对n型外延区来说，可使用诸如硅前驱物(例如，硅烷(SiH4)、二氯硅烷(DCS)、或其他硅前驱物)的前驱物搭配蚀刻剂(例如，氯化氢(HCL)或其他蚀刻剂)、载子气体(例如，氢气(H2)或其他载子气体)、以及n型掺质源(例如，磷掺质源(例如，PHx或其他磷掺质源)、砷掺质源(例如，AsHx或其他砷掺质源))。
图4J绘示出外延区420的各种尺寸以及鳍片侧壁间隔物406a、406b、406c、406d、406e、及406f的各种尺寸。如图4J所绘示，例示性尺寸430包含合并外延区422的外延区420a的顶表面的高度与合并外延区422的外延区420b的顶表面的高度之间的差异。在一些实施例中，此差异的范围为大约2纳米至大约10纳米，以促进合并外延区422的倾斜。然而，此差异的其他数值也在本公开的考虑范围之内。如图4J所绘示，例示性尺寸432包含合并外延区422的偏斜或倾斜的角度。在一些实施例中，此角度的范围为大约1度(degree)至大约30度，以促进合并外延区422的倾斜。然而，此角度的其他数值也在本公开的考虑范围之内。
如图4J所绘示，例示性尺寸434包含合并外延区422的宽度。在一些实施例中，合并外延区422的宽度的范围为大约40纳米至大约70纳米，以便为将形成至合并外延区422的导电结构提供足够的着陆面积。然而，此宽度的其他数值也在本公开的考虑范围之内。如图4J所绘示，例示性尺寸436包含外延区420a的顶表面的高度与相邻的混成鳍片结构208的顶表面的高度之间的差异。在一些实施例中，外延区420a的顶表面的高度大于相邻的混成鳍片结构208的顶表面的高度。在一些实施例中，此差异的范围为大约0.5纳米至大约5纳米。然而，此差异的其他数值也在本公开的考虑范围之内。
如图4J所绘示，例示性尺寸438包含外延区420b的顶表面的高度与相邻的混成鳍片结构208的顶表面的高度之间的差异。在一些实施例中，外延区420b的顶表面的高度小于相邻的混成鳍片结构208的顶表面的高度。在一些实施例中，此差异的范围为大约2.5纳米至大约15纳米。然而，此差异的其他数值也在本公开的考虑范围之内。
如图4J所绘示，例示性尺寸440包含外延区420c的偏斜或倾斜的角度。在一些实施例中，此角度的范围为大约1度至大约18度，以促进外延区420c的倾斜。然而，此角度的其他数值也在本公开的考虑范围之内。如图4J所绘示，例示性尺寸442包含外延区420c的宽度。在一些实施例中，外延区420c的宽度的范围为大约20纳米至大约45纳米，以便为将形成至外延区420c的导电结构提供足够的着陆面积。然而，此宽度的其他数值也在本公开的考虑范围之内。在一些实施例中，合并外延区422的宽度对外延区420c的宽度的比例的范围为大约9：8至大约3.5：1。然而，此比例的其他数值也在本公开的考虑范围之内。
如图4J所绘示，外延区420c的顶表面的高度可以大于相邻的混成鳍片结构208的顶表面的高度。例示性尺寸444包含外延区420c的顶表面的高度与相邻的混成鳍片结构208的顶表面的高度之间的差异。在一些实施例中，此高度差异的范围为大约1纳米至大约10纳米。然而，此差异的其他数值也在本公开的考虑范围之内。此外，外延区420c的顶表面的高度可以大于外延区420a的顶表面的高度，以及可以大于外延区420b的顶表面的高度。
如图4J所绘示，例示性尺寸446包含混成鳍片结构208a在合并外延区422(以及鳍片结构206a及206b)与外延区420c(以及鳍片结构206c)之间的高度与混成鳍片结构208b及208c的高度之间的高度差异。混成鳍片结构208b及208c的高度可以大于混成鳍片结构208a的高度。此高度差异可能是由于在蚀刻鳍片结构206a、206b、及206c的蚀刻操作中可能发生的混成鳍片结构208a的少量蚀刻所造成。
图4K绘示出在外延区420的形成之后半导体晶圆200的装置区202的三维透视示意图。如图4K所绘示，合并外延区422被包含在多个鳍片结构206上。外延区420c(例如，非合并外延区)被包含于单个鳍片结构206c上。外延区420形成于虚置栅极结构212的一或多个侧面上。
如上所述，图4A至图4K是提供作为示例。其他示例可能与图4A至图4K所描述的不同。
图5为本公开所描述的半导体晶圆200的另一例示性装置区500的示意图。装置区500可以近似于装置区202且可包含近似的结构及/或膜层。然而装置区202以及装置区500是包含于半导体晶圆200的不同象限中。举例来说，装置区202是包含于象限200a中，而装置区500是包含于象限200d中。装置区500可包含或者可被包含于一或多个半导体装置、集成电路、绝缘体上覆硅、及/或其他以半导体为主的电性装置中。半导体装置可包含例如存储器装置、处理器、逻辑装置、二极管、半导体激光、及/或环形震荡器等其他示例。
象限200d是与象限200a斜对地(diagonally)相反的象限。因此，一或多个包含于装置区500中的第一半导体装置(例如，第一环形震荡器)中的外延区的偏斜或倾斜可能与一或多个包含于装置区202中的第二半导体装置(例如，第二环形震荡器)中的外延区的偏斜或倾斜相反。
作为示例，装置区500中第一外延区420a的高度可以大于装置区中第一外延区420b的高度，使得装置区500中的第一合并外延区422朝向半导体晶圆200的中央偏斜或倾斜，并远离象限200d中半导体晶圆200的边缘。半导体晶圆200的中央相对于绘示在图5中装置区500中的结构的位置或方向由标号502表示。相反地，装置区202中第二外延区420a的高度可以大于装置区202中第二外延区420b的高度，使得装置区202中的第二合并外延区422朝向半导体晶圆200的中央偏斜或倾斜，并远离象限200a中半导体晶圆200的边缘。因此，第一合并外延区422朝向第二合并外延区422倾斜，而第二合并外延区422朝向第一合并外延区422倾斜。
作为另一示例，装置区500中第一外延区420c的不对称结构导致了第一外延区420c远离半导体晶圆200的中央并朝向象限200d中半导体晶圆200的边缘偏斜或倾斜。相反地，装置区202中第二外延区420c的不对称结构导致了第二外延区420c远离半导体晶圆200的中央并朝向象限200a中半导体晶圆200的边缘偏斜或倾斜。因此，第一外延区420c远离第二外延区420c并朝向第一合并外延区422倾斜，而第二外延区420c远离第一外延区420c并朝向第二合并外延区422倾斜。
形状、偏斜度、倾斜度、高度、及/或其他参数导致了在半导体晶圆200的每个象限中具有特定配置的不对称外延区，使得将形成至不对称外延区的接触件结构的着陆面积(例如，接触件表面面积)能够增加。这减少了半导体晶圆200的多个象限中的接触电阻，同时使得半导体晶圆200上的半导体装置密度能够增加。
如上所述，图5是提供作为示例。其他示例可能与图5所描述的不同。
图6A、图6B、图6C以及图6D为本公开所描述的例示性实施例600的示意图。例示性实施例600包含例示性虚置栅极替换制程，其中虚置栅极结构212被替换为高介电常数栅极结构及/或金属栅极结构。图6A、图6B、图6C以及图6D是从半导体晶圆200的装置区202(或者其他的装置区，诸如装置区500)在图2中剖面A-A平面透视来绘示。在一些实施例中，在关于图4A至图4K所描述的外延区形成之后，执行在关于图6A至图6D所描述的虚置栅极替换制程。
如图6A所绘示，顺应地沉积(例如，借由沉积机台102)接触蚀刻停止层(contactetch stop layer；CESL)602于外延区420上方、于虚置栅极结构212上方、以及于块体间隔物层404的侧壁上。当在形成装置区202的接触件或导孔(vias)时，接触蚀刻停止层602可提供用来停止蚀刻制程的机制。接触蚀刻停止层可以由具有与相邻的膜层或元件不同的蚀刻选择性的介电材料所形成。接触蚀刻停止层602可包含或者可为含氮材料、含硅材料、及/或含碳材料。此外，接触蚀刻停止层602可包含或者可为氮化硅(SixNy)、碳氮化硅(SiCN)、氮化碳(CN)、氮氧化硅(SiON)、碳氧化硅(SiCO)、或上述的组合等其他示例。接触蚀刻停止层602可使用沉积制程来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、或其他沉积技术。
如图6B中所绘示，形成(例如，借由沉积机台102)层间介电层(interlayerdielectric；ILD)604于接触蚀刻停止层602上方及/或接触蚀刻停止层602上。层间介电层604填充外延区420上方的虚置栅极结构212之间的面积。形成层间介电层604以允许在装置区202中执行替换栅极结构制程，其中形成金属栅极结构以替换虚置栅极结构212。层间介电层604可被称作第零层间介电层(ILD zero；ILD0)。
在一些实施例中，形成层间介电层604至一高度(或厚度)，使得层间介电层604覆盖虚置栅极结构212。在这些实施例中，执行后续的化学机械抛光操作(例如，借由平坦化机台110来执行)以平坦化层间介电层604，使得层间介电层604的顶表面大约位于与虚置栅极结构212的顶表面相同的高度。这增加了层间介电层604的均匀性。
如图6C所绘示，执行替换栅极操作(例如，借由一或多个的半导体制程机台102、104、106、108、110、及112)以从装置区202移除虚置栅极结构212。虚置栅极结构212的移除留下了开口(或凹槽)606于块体间隔物层404之间以及于外延区420之间。虚置栅极结构212可以在一或多个包含等离子体蚀刻技术的蚀刻操作中移除，蚀刻操作可包含湿式蚀刻技术、及/或其他类型的蚀刻技术。
如图6D所绘示，继续进行替换栅极操作，其中沉积机台102及/或电镀机台112形成了栅极结构(例如，替换栅极结构)608于块体间隔物层404之间以及于外延区420之间的开口606中。栅极结构608可包含金属栅极结构、高介电常数栅极结构、或其他类型的栅极结构。栅极结构608可包含形成于开口606中的界面层(未绘出)、高介电常数介电层610、功函数调整层612、以及金属电极结构614以形成栅极结构608。在一些实施例中，栅极结构608可包含其他成分的材料及/或膜层。
如上所述，图6A至图6D是提供作为示例。其他示例可能与图6A至图6D所描述的不同。
图7A、图7B、图7C以及图7D为本公开所描述的例示性实施例700的示意图。例示性实施例700包含形成导电结构于半导体晶圆200的装置区202(或其他装置区，诸如装置区500)中的示例。一或多个的图7A、图7B、图7C以及图7D是从在图2中剖面A-A平面透视及/或从在图2中剖面B-B平面透视来绘示。
如图7A以及图7B所绘示，形成穿过一或多个介电层并到达外延区420的开口(或者凹槽)702。特别地说，蚀刻位于装置区202中的栅极结构608之间的接触蚀刻停止层602以及层间介电层604以形成第一开口702至合并外延区422(例如，合并源极/漏极区)以及第二开口至外延区420c(例如，非合并外延区或非合并源极/漏极区)。在一些实施例中，形成开口702于源极/漏极区420的一部分中，使得凹槽延伸至源极/漏极区420的一部分之中。
在一些实施例中，光阻层中的图案被用来形成开口702。在这些实施例中，沉积机台102形成光阻层于层间介电层604上以及于栅极结构608上。曝光机台104将光阻层暴露于辐射源以图案化光阻层。显影机台106显影并移除光阻层的多个部分以露出图案。蚀刻机台108基于图案蚀刻层间介电层604以及接触蚀刻停止层602以形成开口702。在一些实施例中，蚀刻操作包含等离子体蚀刻技术、湿式化学蚀刻技术、及/或其他类型的蚀刻技术。在一些实施例中，光阻移除机台移除了光阻层的剩余部分(例如，使用化学剥离、等离子体灰化、及/或其他技术)。在一些实施例中，硬遮罩层是基于图案用作形成开口702的替代技术。
如图7C以及图7D所绘示，形成导电结构704(例如，金属源极/漏极接触件(metalsource/drain contacts；MDs))于装置区202中的开口702中。特别地说，形成导电结构704于合并外延区422上方及/或合并外延区422上，且形成另一导电结构704于外延区420c上方及/或外延区420c上。沉积机台102及/或电镀机台112使用化学气相沉积(CVD)技术、物理气相沉积(PVD)技术、原子层沉积(ALD)技术、电镀技术、其他在上方关于图1A-图1B所描述的沉积技术、及/或其他不同于在上方关于图1A-图1B所描述的沉积技术来沉积导电结构704。沉积机台102及/或电镀机台112使用导电材料填充开口702以形成导电结构704。导电结构704包含钌(Ru)金属源极漏极接触件、钨(W)金属源极漏极接触件、钴(Co)金属源极漏极接触件、或由其他金属所形成的金属源极漏极接触件。
如图7D所进一步绘示，形成导电结构704于合并外延区422，使得导电结构704横向地延伸于鳍片结构206a及206b上方，以及于外延区420a及420b上方。此外，合并外延区422朝向外延区420c的偏斜或倾斜为导电结构704在合并外延区422上提供了增加的着陆面积，因为合并外延区422的偏斜或倾斜能使导电结构704的悬置区(overhang region)706沿着合并外延区422朝向外延区420c的一侧形成。悬置区706增加了导电结构704与合并外延区422之间的表面面积或接触面积，这降低了导电结构704与合并外延区422之间的接触电阻。
如图7D所进一步绘示，外延区420c朝向合并外延区422的偏斜或倾斜在外延区420c上为外延区420c上的导电结构704提供了增加的着陆面积，因为外延区420c的偏斜或倾斜能使导电结构704的悬置区706沿着外延区420c朝向合并外延区422的一侧形成。悬置区706增加了导电结构704与外延区420c之间的表面面积或接触面积，这降低了导电结构704与外延区420c之间的接触电阻。
如上所述，图7A至图7D是提供作为示例。其他示例可能与图7A至图7D所描述的不同。
图8A、图8B以及图8C为本公开所描述的例示性实施例800的示意图。例示性实施例800包含可用来形成本公开所描述的不对称外延区的蚀刻鳍片结构206的以等离子体为主的蚀刻技术。在关于图8A至图8C所描述的以等离子体为主的蚀刻技术可用于蚀刻机台108中，诸如以等离子体为主的蚀刻机台108，搭配一或多种其他蚀刻技术以蚀刻用于形成不对称外延区的鳍片结构206。此外，在关于图8A至图8C所描述的以等离子体为主的蚀刻技术可以与在关于图4E至图4G及/或在本公开的其他地方所描述的操作一起使用。
图8A绘示出供应至以等离子体为主的蚀刻机台108的卡盘120的等离子体的功率802的例示性功率设定，以及偏压804的例示性偏压设定。如图8A所绘示，在蚀刻鳍片结构206的以等离子体为主的蚀刻操作期间，功率802的振幅以及偏压804的振幅可以在一或多段时间内进行改变或调整。
如图8A所绘示，用于蚀刻鳍片结构206的等离子体的功率802可在第一功率设定P1与第二功率设定P2之间进行调整。功率802可在第一功率设定P1与第二功率设定P2之间以周期性(periodic)的方式及/或非周期性(aperiodic)的方式进行调整。在一些实施例中，在第一功率设定P1与第二功率设定P2之间的调整或转换的频率是基于射频脉冲占空比(RFpulse duty cycle)，其可包含大约10％至大约30％、大约40％至大约60％、或大约70％至大约90％等其他示例的占空比范围。
如图8A所进一步绘示，第二功率设定P2的振幅大于第一功率设定P1的振幅。作为示例，与第一功率设定P1相关的功率的范围可为大约300瓦特(watts)至大约500瓦特，而与第二功率设定P2相关的功率的范围可为大约1100瓦特至大约1300瓦特。然而，与第一功率设定P1相关的功率的其他数值，以及与第二功率设定P2相关的功率的其他数值，也都在本公开的考虑范围之内。
功率802可以被调整至第二功率设定P2以增加等离子体的强度。这增加了提供至半导体晶圆200的离子410的数量及/或速率。功率802可以被调整至第一功率设定P1以减少等离子体的强度。这减少了提供至半导体晶圆200的离子410的数量及/或速率。
如图8A所进一步绘示，在蚀刻鳍片结构206中被施加至卡盘120的偏压804可在第一非零偏压(non-zero bias voltage)设定V1与第二非零偏压设定V2之间进行调整(例如，相对于在作为非零偏压的“开启”偏压与作为零偏压的“关闭”偏压之间进行调整)。偏压804可在第一非零偏压设定V1与第二非零偏压设定V2之间以周期性的方式及/或非周期性的方式进行调整。在一些实施例中，在第一非零偏压设定V1与第二非零偏压设定V2之间的调整或转换的频率是基于射频脉冲占空比，其可包含大约10％至大约30％、大约40％至大约60％、或大约70％至大约90％等其他示例的占空比范围。
如图8A所进一步绘示，第一非零偏压设定V1的振幅大于第二非零偏压设定V2的振幅。作为示例，与第一非零偏压设定V1相关的电压的范围可为大约200伏特(volts)至大约400伏特，而与第二非零偏压设定V2相关的电压的范围可为大约100伏特至大约150伏特。然而，与第一非零偏压设定V1相关的电压的其他数值，以及与第二非零偏压设定V2相关的电压的其他数值，也都在本公开的考虑范围之内。
偏压804可以被调整至第一非零偏压V1以增加制程腔室116中离子410移动的方向性。特别地说，偏压804可以被调整至第一非零偏压V1以增加制程腔室116中离子410移动的垂直性，其导致了离子410具有更多的非等向性(anisotropic)移动。这增加了半导体晶圆200上鳍片结构206的蚀刻速率，并减少了离子410在光阻层的第一部分408a以及第二部分408b的侧壁上的聚合(也就是钝化)。偏压804可以被调整至第二非零偏压V2以减少制程腔室116中离子410移动的方向性。特别地说，偏压804可以被调整至第二非零偏压V2以增加制程腔室116中离子410的等向性(isotropic)移动。这减少了半导体晶圆200上鳍片结构206的蚀刻速率，并增加了离子410在光阻层的第一部分408a以及第二部分408b的侧壁上的聚合(也就是钝化)。
在提供电将至半导体晶圆200的同时，以等离子体为主的蚀刻机台108可以在两种以上蚀刻鳍片结构206的以等离子体为主的蚀刻操作中的设定的组合之间进行交替或转换。两种以上的组合可包括例如包含了第一功率设定P1及第一非零偏压V1的第一组合，以及包含了第二功率设定P2及第二非零偏压V2的第二组合。在一些实施例中，第一组合所使用的持续时间(或脉冲)可以大于第二组合所使用的持续时间(或脉冲)，这可提供增加的蚀刻速率以及降低钝化。在一些实施例中，第二组合所使用的持续时间(或脉冲)可以大于第一组合所使用的持续时间(或脉冲)，这可提供减少的蚀刻速率以及增加钝化。在一些实施例中，第二组合所使用的持续时间(或脉冲)以及第一组合所使用的持续时间(或脉冲)可以大约为相同的持续时间。
在第一组合(包含第一功率设定P1及第一非零偏压V1)与第二组合(包含第二功率设定P2及第二非零偏压V2)之间进行交替导致了鳍片结构206的不均匀蚀刻，这反过来造成了鳍片结构206的一或多个的鳍片侧壁间隔物具有不同的高度。举例来说，在第一组合与第二组合之间进行交替可能导致鳍片侧壁间隔物406a的高度与鳍片侧壁间隔物406b的高度之间的差异(例如，例示性尺寸416)(例如，可造成鳍片侧壁间隔物406a的高度大于鳍片侧壁间隔物406b的高度)。作为另一示例，在第一组合与第二组合之间进行交替可能导致鳍片侧壁间隔物406e的高度与鳍片侧壁间隔物406f的高度之间的差异(例如，例示性尺寸418)(例如，可造成鳍片侧壁间隔物406f的高度大于鳍片侧壁间隔物406e的高度)。
特别地说，第二组合可增加光阻层的第一部分408a的侧壁上的钝化。相对于鳍片侧壁间隔物406b的离子410的蚀刻速率，钝化可能会减少鳍片侧壁间隔物406a靠近光阻层的第一部分408a的侧壁的离子410的蚀刻速率。第一组合可增加离子410的方向性，其减少了蚀刻的均匀性以及离子覆盖度。由于钝化所降低的蚀刻速率以及所增加的离子410的方向性的组合，造成了鳍片侧壁间隔物406b会以快于鳍片侧壁间隔物406a的速率来进行蚀刻。
同样地，第二组合可增加光阻层的第二部分408b的侧壁上的钝化。相对于鳍片侧壁间隔物406e的离子410的蚀刻速率，钝化可能会减少鳍片侧壁间隔物406f靠近光阻层的第二部分408b的侧壁的离子410的蚀刻速率。第一组合可增加离子410的方向性，其减少了蚀刻的均匀性以及离子覆盖度。由于钝化所降低的蚀刻速率以及所增加的离子410的方向性的组合，造成了鳍片侧壁间隔物406e会以快于鳍片侧壁间隔物406f的速率来进行蚀刻。这导致了鳍片侧壁间隔物406f的高度会大于鳍片侧壁间隔物406e的高度。
图8B以及图8C绘示出以等离子体为主的蚀刻机台108的聚焦环122的例示性高度设定。如图8B以及图8C所绘示，用于蚀刻鳍片结构206的等离子体的方向性或角度可借由调整聚焦环122相对于半导体晶圆200的顶表面的高度来进行调整。单独的或者与在上方的图8A中所描述的等离子体的设定及/或其他技术的组合相结合，这可以用来控制鳍片结构206的蚀刻方向以形成具有不同高度的侧壁间隔物于鳍片结构206上(例如，不均匀侧壁间隔物)。
如图8B所绘示，聚焦环122的顶表面的高度可能大于半导体晶圆200的顶表面的高度。聚焦环122的顶表面的高度可以以距离806大于半导体晶圆200的顶表面的高度。这可能造成等离子体会以角度808(例如，外角)提供至半导体晶圆200。可提高距离806以增加等离子体的向外的方向，而可降低距离806以减少等离子体的向外的方向。此外，等离子体的角度在半导体晶圆200的边缘或附近处可能较大，且等离子体的角度在半导体晶圆200的中央或附近处可能较小，这是因为等离子体的流动路径132是从半导体晶圆200的中央上方的进气口126流动至半导体晶圆200的边缘周围(例如，由内向外的流动路径)。
如图8C所绘示，聚焦环122的顶表面的高度可能小于半导体晶圆200的顶表面的高度。聚焦环122的顶表面的高度可以以距离810小于半导体晶圆200的顶表面的高度。这可能造成等离子体会以角度812(例如，内角)提供至半导体晶圆200。可提高距离810以增加等离子体的向内的方向，而可降低距离810以减少等离子体的向内的方向。
如上所述，图8A至图8C是提供作为示例。其他示例可能与图8A至图8C所描述的不同。
图9为装置900的例示性元件的示意图。在一些实施例中，一或多个的半导体制程机台102、104、106、108、110、112、及/或晶圆/晶粒转移机台114。可包含一或多个装置900及/或装置900的一或多个元件。如图9所绘示，装置900可包含总线(bus)910、处理器920、存储器930、输入元件940、输出元件950、以及通信元件960。
总线910包含能够使装置900之间的元件进行有线(wired)及/或无线(wireless)通信的一或多个元件。总线910可以将图9的两个以上的元件耦合在一起，诸如通过操作性耦合、通信性耦合、电子(electronic)耦合、及/或电性(electric)耦合。处理器920包含中央处理器(central processing unit；CPU)、图形处理器(graphics processing unit；GPU)、微处理器(microprocessor)、控制器(controller)、微控制器(microcontroller)、数字信号处理器(digital signal processor；DSP)、场可程序化栅极阵列(field-programmable gate array；FPGA)、特定应用集成电路(application-specificintegrated circuit；ASIC)、及/或其他类型的处理元件。处理器920是以硬件(hardware)、固件(firmware)、或硬件与固件的组合来实施。在一些实施例中，处理器920包含了能够被程序化以执行在本公开的其他地方所描述的一或多个操作或功能的一或多个处理器。
存储器930包含易失性及/或非易失性存储器。举例来说，存储器930可以包含随机存取存储器(random access memory；RAM)、只读存储器(read only memory；ROM)、硬盘驱动器(hard disk drive；HDD)、及/或其他类型的存储器(例如，快闪存储器(flashmemory)、磁存储器(magnetic memory)、及/或光存储器(optical memory))。存储器930可包含内部存储器(例如，随机存取存储器、只读存储器、或硬盘驱动器)及/或可移动存储器(例如，通过通用序列总线连接(universal serial bus connection))。存储器930可为非暂态电脑可读取媒体(non-transitory computer readable medium)。存储器930存储与装置300的操作相关的信息、指令(instructions)、及/或软件(例如，一或多个软件应用)。在一些实施例中，存储器930包含诸如通过总线910耦合至一或多个处理器(例如，处理器920)的一或多个存储器。
输入元件940使装置900能够接收输入，诸如使用者输入及/或感测输入。举例来说，输入元件940可包含触控屏幕、键盘、触控板(keypad)、鼠标、按钮、麦克风、切换器(switch)、感测器、全球定位系统(global positioning system；GPS)感测器、加速计(accelerometer)、陀螺仪(gyroscope)、及/或执行器(actuator)。输出元件950使装置900能够提供输出，诸如通过显示器、扬声器、及/或发光二极管(light-emitting diodes；LED)。通信元件960使装置900能够与其他装置进行通信，诸如通过有线连接及/或无线连接。举例来说，通信元件960可包含接收器、发射器(transmitter)、收发器(transceiver)、调制解调器(modem)、网络接口卡(network interface card)、及/或天线(antenna)。
装置900可执行本公开所描述的一或多个操作或制程。举例来说，非暂态电脑可读取媒体(例如，存储器930)可存储一组借由处理器920所执行的指令(例如，一或多个指令或代码(code))。处理器920可执行此组指令以执行本公开所描述的一或多个操作或制程。在一些实施例中，由一或多个处理器920所执行的此组指令，造成了一或多个处理器920及/或装置900能执行本公开所描述的一或多个操作或制程。在一些实施例中，硬接线电路可用来代替指令或者与指令结合以执行本公开所描述的一或多个操作或制程。额外地或者替代地，处理器920可被配置来执行本公开所描述的一或多个操作或制程。因此，本公开描述的实施例并不限于硬件电路以及软件的任何特定组合。
图9中所绘示的元件的数目以及配置是提供作为示例。装置900可包含额外的元件、更少的元件、不同的元件、或与图9所绘示的元件配置不同的元件配置。额外地或者替代地，装置900的一组元件(例如，一或多个元件)可执行由装置900的另一组元件所执行的一或多个本公开描述的功能。
图10为与形成本公开所描述的半导体装置相关的例示性制程1000的流程图。在一些实施例中，图10的一或多个制程方框可借由一或多个半导体制程机台来执行(例如，一或多个的半导体制程机台102、104、106、108、110、及112)。额外地或者作为替代，图10的一或多个制程方框可借由一或多个装置900的元件来执行，诸如处理器920、存储器930、输入元件940、输出元件950、及/或通信元件960。
如图10所绘示，制程1000可包含在半导体晶圆的装置区中，形成多个鳍片结构于半导体晶圆的基板中(方框1010)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可在半导体晶圆200的装置区(例如，装置区202、或装置区500)中形成多个鳍片结构(例如，鳍片结构206a以及鳍片结构206b)于半导体晶圆200的基板204中。
如图10所进一步绘示，制程1000可包含形成合并外延区于所述鳍片结构上(方框1020)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可形成合并外延区422于所述鳍片结构上。在一些实施例中，合并外延区422包含了第一外延区(例如，外延区420a)以及第二外延区(例如，外延区420b)，第一外延区以及第二外延区在第一外延区的至少一部分中以及第二外延区的至少一部分中相连。在一些实施例中，第一外延区相对于第二外延区更靠近半导体晶圆200的外侧边缘。在一些实施例中，第一外延区的顶表面的高度大于第二外延区的顶表面的高度。
制程1000可包含额外的实施例，诸如任何单一实施例或下方描述的实施例的任意组合及/或与本公开的其他地方描述的一或多个其他制程相关联。
在第一实施例中，制程1000包含在半导体晶圆的装置区中，形成第二鳍片结构于基板中，以及形成第三外延区于第二鳍片结构上，其中第三外延区包含单外延区，其中第三外延区相对于合并外延区更靠近半导体晶圆的中央，其中第三外延区的第一末端低于第三外延区的第二末端，以及其中第一末端相对于第二末端更靠近合并外延区。在第二实施例中，单独地或者与第一实施例结合，形成混成鳍片结构208于所述鳍片结构与第二鳍片结构之间，其中第三外延区的第一末端相对于第三外延区的第二末端更靠近混成鳍片结构。在第三实施例中，单独地或者与第一或第二实施例结合，形成第三外延区包含形成使得第三外延区的顶表面的高度大于混成鳍片结构208的顶表面的高度的第三外延区。在第四实施例中，单独地或者与一或多个的第一至第三实施例结合，形成合并外延区422包含形成使得第一外延区的顶表面的高度大于混成鳍片结构208的顶表面的高度，且第二外延区的顶表面的高度小于混成鳍片结构208的顶表面的高度的合并外延区422。
在第五实施例中，单独地或者与一或多个的第一至第四实施例结合，形成第三外延区包含形成使得第三外延区的顶表面的高度大于第一外延区的顶表面的高度的第三外延区。在第六实施例中，单独地或者与一或多个的第一至第五实施例结合，制程1000包含在介电层(例如，层间介电层604)中形成连接至合并外延区422的开口702，以及形成导电结构704于合并外延区422上的开口702中，导电结构704包含悬置区706于合并外延区422朝向第三外延区的一侧上。
在第七实施例中，单独地或者与一或多个的第一至第六实施例结合，形成导电结构704包含形成使得导电结构横向地延伸至所述第一鳍片结构上方的导电结构704。在第八实施例中，单独地或者与一或多个的第一至第七实施例结合，混成鳍片结构208包含第一混成鳍片结构208a，且制程1000包含形成第二混成鳍片结构208b相邻于所述第一鳍片结构206a及206b相对于第一混成鳍片结构208a的相反侧并形成第三混成鳍片结构208c相邻于第二鳍片结构206c相对于第一混成鳍片结构208a的相反侧，其中第二混成鳍片结构208b以及第三混成鳍片结构208c的高度大于第一混成鳍片结构208a的高度。
尽管图10绘示出制程1000的例示性方框，在一些实施例中，制程1000可以包含额外的方框、更少的方框、不同的方框、或者与图10所绘示的方框配置不同的方框配置。额外地或者作为替代，制程1000的两个以上的方框可以平行地执行。
图11为与形成本公开所描述的半导体装置相关的例示性制程1100的流程图。在一些实施例中，图11的一或多个制程方框可借由一或多个的半导体制程机台(例如，一或多个的半导体制程机台102、104、106、108、110、及112)来执行。额外地或者作为替代，图11的一或多个制程方框可借由一或多个装置900的元件来执行，诸如处理器920、存储器930、输入元件940、输出元件950、及/或通信元件960。
如图11所绘示，制程1100可包含在半导体晶圆的装置区中，形成多个鳍片结构于半导体晶圆的基板中(方框1110)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可以在半导体晶圆200的装置区(例如，装置区202、或装置区500)中，形成多个鳍片结构206于半导体晶圆200的基板204中。在一些实施例中，所述鳍片结构206包含第一鳍片结构206a，以及第二鳍片结构206b，其相邻于第一鳍片结构206a且相对于第一鳍片结构206a更靠近半导体晶圆200的中央。
如图11所进一步绘示，制程1100可包含形成间隔物层于所述鳍片结构的多个顶部及多个侧壁上(方框1120)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可以形成间隔物层406于所述鳍片结构的多个顶部及多个侧壁上。
如图11所进一步绘示，制程1100可包含蚀刻所述鳍片结构(方框1130)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可以蚀刻所述鳍片结构206并形成了第一鳍片侧壁间隔物(例如，鳍片侧壁间隔物406a)以及第二鳍片侧壁间隔物(例如，鳍片侧壁间隔物406b)，第二鳍片侧壁间隔物位于第一鳍片结构206a的相反侧上。
如图11所进一步绘示，制程1100可包含在蚀刻所述鳍片结构之后，形成合并源极/漏极区于第一鳍片结构以及第二鳍片结构上(方框1140)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可以在蚀刻所述鳍片结构206之后，形成合并源极/漏极区(例如，合并外延区422)于第一鳍片结构206a上以及于第二鳍片结构206b上。在一些实施例中，由于第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，合并源极/漏极区朝向半导体晶圆的中央倾斜。
制程1100可包含额外的实施例，诸如任何单一实施例或下方描述的实施例的任意组合及/或与本公开的其他地方描述的一或多个其他制程相关联。
在第一实施例中，所述鳍片结构包含第三鳍片结构206c，其相对于第二鳍片结构206b更靠近半导体晶圆200的中央，蚀刻所述鳍片结构导致形成第三鳍片侧壁间隔物(例如，鳍片侧壁间隔物406e)以及第四鳍片侧壁间隔物(例如，鳍片侧壁间隔物406f)，第四鳍片侧壁间隔物位于第三鳍片结构206c的相反侧上，并形成非合并源极/漏极区于第三鳍片结构206c上，且由于第四鳍片侧壁间隔物的高度大于第三鳍片侧壁间隔物的高度，非合并源极/漏极区朝向合并源极/漏极区倾斜。在第二实施例中，单独地或者与第一实施例结合，第一鳍片侧壁间隔物的高度与第二鳍片侧壁间隔物的高度之间的差异(例如，例示性尺寸416)的范围为大约2纳米至大约5纳米。在第三实施例中，单独地或者与第一及/或第二实施例结合，蚀刻所述鳍片结构206包含提供等离子体于蚀刻机台108的制程腔室116中(例如，以等离子体为主的蚀刻机台108)，在提供等离子体至制程腔室116中的半导体晶圆200时，交替于等离子体的第一功率设定P1与等离子体的第二功率设定P2之间，以及在提供等离子体至制程腔室116中的半导体晶圆200时，交替于提供第一非零偏压V1至制程腔室116中的卡盘120与提供第二非零偏压V2至卡盘120之间，其中半导体晶圆200放置于卡盘120上，其中交替于第一功率设定P1与第二功率设定P2之间以及交替于提供第一非零偏压V1与第二非零偏压V2之间导致第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，且导致第四鳍片侧壁间隔物的高度大于第三鳍片侧壁间隔物的高度。
在第四实施例中，单独地或者与一或多个的第一至第三实施例结合，蚀刻所述鳍片结构206包含提供等离子体于蚀刻机台108的制程腔室116中(例如，以等离子体为主的蚀刻机台108)，以及在提供等离子体至制程腔室116中的半导体晶圆200时，交替于第一组合与第二组合之间，第一组合包含等离子体的第一功率设定及制程腔室中的卡盘的第一非零偏压，以及第二组合包含等离子体的第二功率设定及卡盘的第二非零偏压。在第五实施例中，单独地或者与一或多个的第一至第四实施例结合，第一功率设定P1大于第二功率设定P2，且第二非零偏压V2大于第一非零偏压V1。
在第六实施例中，单独地或者与一或多个的第一至第五实施例结合，蚀刻所述鳍片结构206包含提供等离子体于蚀刻机台108的制程腔室116中(例如，以等离子体为主的蚀刻机台108)，以及聚焦环122环绕制程腔室116中的半导体晶圆200，相对于半导体晶圆200调整聚焦环122的高度，以造成等离子体蚀刻所述鳍片结构206并使得第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，以及使得第四鳍片侧壁间隔物的高度度于第三鳍片侧壁间隔物的高度。在第七实施例中，单独地或者与一或多个的第一至第六实施例结合，调整聚焦环122的高度包含调整聚焦环122的高度，使得半导体晶圆200上方的等离子体鞘(例如，鞘124)中的离子410以特定角度(例如，角度808、角度812)轰击半导体晶圆200以蚀刻所述鳍片结构206，使得第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，以及使得第四鳍片侧壁间隔物的高度度于第三鳍片侧壁间隔物的高度。
在第八实施例中，单独地或者与一或多个的第一至第七实施例结合，蚀刻所述鳍片结构206包含形成光阻层相邻于合并源极/漏极区的第一部分408a于合并源极/漏极区与半导体晶圆200的边缘之间，形成光阻层相邻于非合并源极/漏极区的第二部分408b于非合并源极/漏极区与半导体晶圆200的中央之间，以及蚀刻位于光阻层的第一部分408a与光阻层的第二部分408b之间的所述鳍片结构206。
在第九实施例中，单独地或者与一或多个的第一至第八实施例结合，蚀刻位于光阻层的第一部分408a与光阻层的第二部分408b之间的所述鳍片结构206包含使用等离子体蚀刻所述鳍片结构206，其中等离子体中的离子410钝化光阻层的第一部分408a，导致第一鳍片侧壁间隔物的蚀刻速率小于第二鳍片侧壁间隔物的蚀刻速率，导致第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，且其中等离子体中的离子410钝化光阻层的第二部分408b，导致第四鳍片侧壁间隔物的蚀刻速率小于第三鳍片侧壁间隔物的蚀刻速率，导致第四鳍片侧壁间隔物的高度大于第三鳍片侧壁间隔物的高度。
尽管图11绘示出制程1100的例示性方框，在一些实施例中，制程1100可以包含额外的方框、更少的方框、不同的方框、或者与图11所绘示的方框配置不同的方框配置。额外地或者作为替代，制程1100的两个以上的方框可以平行地执行。
图12为与形成本公开所描述的半导体装置相关的例示性制程1200的流程图。在一些实施例中，图12的一或多个制程方框可借由一或多个的半导体制程机台(例如，一或多个的半导体制程机台102、104、106、108、110、及112)来执行。额外地或者作为替代，图12的一或多个制程方框可借由一或多个装置900的元件来执行，诸如处理器920、存储器930、输入元件940、输出元件950、及/或通信元件960。
如图12所绘示，制程1200可包含在半导体晶圆的第一象限中，形成第一合并外延区以及第一非合并外延区(方框1210)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可在半导体晶圆200的第一象限中(例如，象限200a)，形成第一合并外延区422以及第一非合并外延区(例如，第一外延区420c)。在一些实施例中，所形成的第一合并外延区422相对于第一非合并外延区更靠近第一象限中半导体晶200的边缘。在一些实施例中，第一合并外延区422朝向第一非外延区以及朝向半导体晶圆200的中央倾斜。在一些实施例中，第一非合并外延区朝向第一合并外延区422以及朝向半导体晶圆200的边缘倾斜。
如图12所进一步绘示，制程1200可包含在半导体晶圆的第二象限中，形成第二合并外延区以及第二非合并外延区(方框1220)。举例来说，如本公开所描述，一或多个的半导体制程机台102、104、106、108、110、及112可在半导体晶圆200的第二象限中(例如，象限200d)，形成第二合并外延区422以及第二非合并外延区(例如，第二外延区420c)。在一些实施例中，第二象限为与第一象限斜对地相反的象限。在一些实施例中，所形成的第二合并外延区422相对于第二非合并外延区更靠近第二象限中半导体晶200的边缘。在一些实施例中，第二合并外延区422朝向第二非外延区以及朝向半导体晶圆200的中央倾斜。在一些实施例中，第二非合并外延区朝向第二合并外延区422以及朝向半导体晶圆200的边缘倾斜。
制程1200可包含额外的实施例，诸如任何单一实施例或下方描述的实施例的任意组合及/或与本公开的其他地方描述的一或多个其他制程相关联。
在第一实施例中，第一非合并外延区(例如，第一外延区420c)远离第二非合并外延区(例如，第二外延区420c)倾斜，而第二非合并外延区远离第一非合并外延区倾斜。在第二实施例中，单独地或者与第一实施例结合，第一合并外延区422朝向第二合并外延区422倾斜，而第二合并外延区422朝向第一合并外延区422倾斜。
在第三实施例中，单独地或者与第一及第二实施例结合，第一合并外延区422以及第一非合并外延区(例如，第一外延区420c)被包含于半导体晶圆200的第一象限(例如，象限200a)中的第一环形震荡器装置中(例如，在装置区202中)，而第二合并外延区422以及第二非合并外延区(例如，第二外延区420c)被包含于半导体晶圆200的第二象限(例如，象限200d)中的第二环形震荡器装置中(例如，在装置区500中)。
尽管图12绘示出制程1200的例示性方框，在一些实施例中，制程1200可以包含额外的方框、更少的方框、不同的方框、或者与图12所绘示的方框配置不同的方框配置。额外地或者作为替代，制程1200的两个以上的方框可以平行地执行。
如此一来，可以在半导体晶圆上的特定位置形成具有特定不对称特性的外延区，不对称特性为诸如斜率或倾斜的方向、斜率或倾斜的角度、及/或其他不对称特性。不对称外延区可使用本公开所描述的各种以等离子体为主的鳍片结构蚀刻技术来形成。特定的不对称特性可增加位于半导体晶圆上的特定位置中(例如，半导体基板上优选的特定位置)的金属着陆覆盖面积，以减少外延区与形成至外延区的相关导电结构之间的接触电阻。这能增加半导体装置的性能、减少缺陷形成的速率及/或可能性、及/或增加半导体装置的良率等其他示例。
如同在上方进行更详细的描述，本公开描述的一些实施例提供了一种方法。此方法包含在半导体晶圆的装置区中，形成多个第一鳍片结构于半导体晶圆的基板中。此方法包含在半导体晶圆的装置区中，形成第二鳍片结构于基板中。此方法包含形成合并外延区于所述第一鳍片结构上，其中合并外延区包含第一外延区以及第二外延区，第一外延区以及第二外延区在第一外延区的至少一部分中以及第二外延区的至少一部分中相连，其中第一外延区相对于第二外延区更靠近半导体晶圆的外侧边缘，以及其中第一外延区的顶表面的高度大于第二外延区的顶表面的高度。此方法包含形成第三外延区于第二鳍片结构上，其中第三外延区包含单外延区，其中第三外延区相对于合并外延区更靠近半导体晶圆的中央，其中第三外延区的第一末端低于第三外延区的第二末端，以及其中第一末端相对于第二末端更靠近合并外延区。
如同在上方进行更详细的描述，本公开描述的一些实施例提供了一种方法。此方法包含在半导体晶圆的装置区中，形成多个鳍片结构于半导体晶圆的基板中，其中所述鳍片结构包含第一鳍片结构、第二鳍片结构，其相邻于第一鳍片结构且相对于第一鳍片结构更靠近半导体晶圆的中央、以及第三鳍片结构，其相对于第二鳍片结构更靠近半导体晶圆的中央。此方法包含形成间隔物层于所述鳍片结构的多个顶部及多个侧壁上。此方法包含蚀刻所述鳍片结构，其中蚀刻所述鳍片结构形成第一鳍片侧壁间隔物以及第二鳍片侧壁间隔物，第二鳍片侧壁间隔物位于第一鳍片结构的相反侧上，以及形成第三鳍片侧壁间隔物及第四鳍片侧壁间隔物，第四鳍片侧壁间隔物位于第三鳍片结构的相反侧上。此方法包含在蚀刻所述鳍片结构之后，形成合并源极/漏极区于第一鳍片结构以及第二鳍片结构上。此方法包含形成非合并源极/漏极区于第三鳍片结构上，其中由于第一鳍片侧壁间隔物的高度大于第二鳍片侧壁间隔物的高度，合并源极/漏极区朝向非合并外延区倾斜，且其中由于第四鳍片侧壁间隔物的高度大于第三鳍片侧壁间隔物的高度，非合并源极/漏极区朝向合并源极/漏极区倾斜。
如同在上方进行更详细的描述，本公开描述的一些实施例提供了一种方法。此方法包含在半导体晶圆的第一象限中，形成第一合并外延区以及第一非合并外延区，其中所形成的第一合并外延区相对于第一非合并外延区更靠近第一象限中半导体晶圆的边缘，其中第一合并外延区朝向第一非合并外延区以及朝向半导体晶圆的中央倾斜，且其中第一非合并外延区朝向第一合并外延区以及朝向半导体晶圆的边缘倾斜。此方法包含在半导体晶圆的第二象限中，形成第二合并外延区以及第二非合并外延区，其中第二象限为与第一象限斜对地相反的象限，其中所形成的第二合并外延区相对于第二非合并外延区更靠近第二象限中半导体晶圆的边缘，其中第二合并外延区朝向第二非合并外延区以及朝向半导体晶圆的中央倾斜，且其中第二非合并外延区朝向第二合并外延区以及朝向半导体晶圆的边缘倾斜。
如同在上方进行更详细的描述，本公开描述的一些实施例提供了一种半导体装置。此半导体装置包含合并外延区以及非合并外延区。合并外延区朝向非合并外延区倾斜。非合并外延区朝向合并外延区倾斜。
以上概述数个实施例的特征，以使本公开所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。本公开所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本公开所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开的精神与范围，且可以在不违背本公开的精神和范围下，做各式各样的改变、取代、以及替换。因此，本公开的保护范围当视后附的权利要求书所界定为准。

Claims (10)

1.一种半导体装置的制造方法，包括：
在一半导体晶圆的一装置区中，形成多个鳍片结构于该半导体晶圆的一基板中；以及
形成一合并外延区于所述鳍片结构上，
其中该合并外延区包括一第一外延区以及一第二外延区，该第一外延区以及该第二外延区在该第一外延区的至少一部分中以及该第二外延区的至少一部分中相连，
其中该第一外延区相对于该第二外延区更靠近该半导体晶圆的一外侧边缘，以及
其中该第一外延区的一顶表面的高度大于该第二外延区的一顶表面的高度。
2.如权利要求1所述的半导体装置的制造方法，更包括：
在该半导体晶圆的该装置区中，形成一第二鳍片结构于该基板中；以及
形成一第三外延区于该第二鳍片结构上，
其中该第三外延区包括一单外延区，
其中该第三外延区相对于该合并外延区更靠近该半导体晶圆的一中央，
其中该第三外延区的一第一末端低于该第三外延区的一第二末端，以及
其中该第一末端相对于该第二末端更靠近该合并外延区。
3.如权利要求2所述的半导体装置的制造方法，更包括：
形成一混成鳍片结构于所述鳍片结构与该第二鳍片结构之间，
其中该第三外延区的该第一末端相对于该第三外延区的该第二末端更靠近该混成鳍片结构。
4.如权利要求3所述的半导体装置的制造方法，其中该混成鳍片结构包括一第一混成鳍片结构；以及
其中该半导体装置的制造方法更包括：
形成一第二混成鳍片结构相邻于所述鳍片结构相对于该第一混成鳍片结构的一相反侧；以及
形成一第三混成鳍片结构相邻于该第二鳍片结构相对于该第一混成鳍片结构的一相反侧，
其中该第二混成鳍片结构以及该第三混成鳍片结构的一高度大于该第一混成鳍片结构的一高度。
5.如权利要求3所述的半导体装置的制造方法，其中形成该合并外延区包括：
形成该合并外延区使得：
该第一外延区的该顶表面的高度大于该混成鳍片结构的一顶表面的高度，以及
该第二外延区的该顶表面的高度小于该混成鳍片结构的该顶表面的高度。
6.如权利要求2所述的半导体装置的制造方法，更包括：
在一介电层中形成连接至该合并外延区的一开口；以及
形成一导电结构于该合并外延区上的该开口中，
其中该导电结构包括一悬置区，位于该合并外延区朝向该第三外延区的一侧上。
7.一种半导体装置的制造方法，包括：
在一半导体晶圆的一装置区中，形成多个鳍片结构于该半导体晶圆的一基板中，
其中所述鳍片结构包括：
一第一鳍片结构；以及
一第二鳍片结构，其相邻于该第一鳍片结构且相对于该第一鳍片结构更靠近该半导体晶圆的一中央；
形成一间隔物层于所述鳍片结构的多个顶部及多个侧壁上；
蚀刻所述鳍片结构，
其中蚀刻所述鳍片结构形成一第一鳍片侧壁间隔物以及一第二鳍片侧壁间隔物，该第二鳍片侧壁间隔物位于该第一鳍片结构的相反侧上；以及
在蚀刻所述鳍片结构之后，形成一合并源极/漏极区于该第一鳍片结构以及该第二鳍片结构上，
其中由于该第一鳍片侧壁间隔物的高度大于该第二鳍片侧壁间隔物的高度，该合并源极/漏极区朝向该半导体晶圆的该中央倾斜。
8.如权利要求7所述的半导体装置的制造方法，其中所述鳍片结构包括：
一第三鳍片结构，其相对于该第二鳍片结构更靠近该半导体晶圆的该中央；
其中蚀刻所述鳍片结构形成一第三鳍片侧壁间隔物以及一第四鳍片侧壁间隔物，该第四鳍片侧壁间隔物位于该第三鳍片结构的相反侧上；以及
其中该半导体装置的制造方法更包括：
形成一非合并源极/漏极区于该第三鳍片结构上，
其中由于该第四鳍片侧壁间隔物的高度大于该第三鳍片侧壁间隔物的高度，该非合并源极/漏极区朝向该合并源极/漏极区倾斜。
9.一种半导体装置，包括：
一合并外延区；以及
一非合并外延区，
其中该合并外延区朝向该非合并外延区倾斜，以及
其中该非合并外延区朝向该合并外延区倾斜。
10.如权利要求9所述的半导体装置，其中该合并外延区的一第一部分的一顶表面的高度大于该合并外延区的一第二部分的一顶表面的高度；以及
其中该第二部分相对于该第一部分更靠近该非合并外延区。
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