CN111192873A - 一种提高mim电容高频可靠性的版图结构及其实现方法 - Google Patents

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Abstract

本发明公开了一种提高MIM电容高频可靠性的版图结构及其实现方法，涉及新一代信息技术。针对现有技术中寄生电容大以及没有高频噪声抑制能力的问题提出本方案。衬底设有N型掺杂区域并层叠设置若干金属层，相邻金属层之间通过绝缘体隔离；除了最顶层之外的所有金属层均通过至少一过孔互相连通；对应金属层引出所需的接线端子。优点在于，降低了MIM电容对衬底的寄生电容，屏蔽衬底噪声；利用寄生电阻和寄生电容形成高频极点，提高MIM电容对高频噪声的抑制作用。提高了MIM电容的匹配度，改善了MIM电容对衬底噪声以及高频噪声的屏蔽效果，降低了电磁干扰，进而提升芯片良率。

Description

一种提高MIM电容高频可靠性的版图结构及其实现方法
技术领域
本发明涉及新一代信息技术，尤其涉及一种提高MIM电容高频可靠性的版图结构及其实现方法。
背景技术
MIM电容即金属-绝缘体-金属电容，是集成电路中的重要元器件，广泛应用于采样保持电路、模数转换电路、滤波器、射频电路等模块中。其结构如图1所示，在衬底P-sub上依次设置两层金属层，所述两层金属层通过绝缘体电性隔离。由于衬底和所有金属层必然存在寄生电容，其中最顶层的金属层对衬底之间的寄生电容为第一寄生电容C1、最底层的金属层对衬底之间的寄生电容为第二寄生电容C2。对衬底的寄生电容会影响电路的匹配度以及增大电容和衬底噪声影响，当采用大面积MIM电容时，寄生电容C1、C2同样会变的很大。电路的匹配度和可靠性将大幅度降低。MIM电容容易受衬底噪声的影响，导致电路的采样匹配度、线性度、速度等性能恶化而降低芯片良率。此外，传统的MIM电容版图结构对高频噪声没有抑制能力，易受电磁干扰，在高频应用中缺乏可靠性。
发明内容
为了解决上述现有技术存在的问题，本发明目的在于提供一种提高MIM电容高频可靠性的版图结构及其实现方法。
本发明所述的一种提高MIM电容高频可靠性的版图结构，包括衬底，所述衬底设有N型掺杂区域，在N型掺杂区域内层叠设置若干金属层，相邻金属层之间通过绝缘体隔离；除了最顶层之外的所有金属层均通过至少一过孔互相连通；最顶层的金属层设有第一接线端子、最底层的金属层设有第二接线端子、N型掺杂区域设有第三接线端子。
所述的衬底为P型衬底。
所述衬底的介电常数大于N型掺杂区域的介电常数。
所述的衬底设有第四接线端子。
所述的N型掺杂区域为N阱或深N阱。
一种提高MIM电容高频可靠性的版图结构的实现方法，利用N型掺杂工艺，在衬底的N型掺杂区域画上若干层叠设置的金属层，使得相邻金属层之间通过绝缘体隔离且除了最顶层之外的所有金属层均通过至少一过孔互相连通。
在画最底层的金属层时引出第二接线端子，画最顶层的金属层时引出第一接线端子，在N型掺杂区域引出第三接线端子和在衬底上引出第四接线端子。
所述的N型掺杂区域为N阱或深N阱；所述的N型掺杂工艺为N阱工艺或深N阱工艺。
其中所述最顶层的金属层为最远离衬底底部的一层金属层，所述最底层的金属层为最靠近衬底底部的一层金属层。
本发明所述的一种提高MIM电容高频可靠性的版图结构及其实现方法，其优点在于，降低了MIM电容对衬底的寄生电容，屏蔽衬底噪声；利用寄生电阻和寄生电容形成高频极点，提高MIM电容对高频噪声的抑制作用。提高了MIM电容的匹配度，改善了MIM电容对衬底噪声以及高频噪声的屏蔽效果，降低了电磁干扰，进而提升芯片良率。
附图说明
图1是现有技术的版图结构示意图。
图2是本发明所述提高MIM电容高频可靠性的版图结构示意图；
图3是图2所示版图结构的等效电路图。
附图标记：C_工作电容、C1_第一寄生电容、C2_第二寄生电容、R_寄生电阻；P-sub_衬底、NW_N阱、DNW_深N阱；MT_最顶层的金属层、MT-1_最顶层金属层的下一金属层、MT-2_最顶层金属层的下二金属层、M1_最底层的金属层。
具体实施方式
如图2所示，本发明所述的一种提高MIM电容高频可靠性的版图结构包括衬底P-sub，衬底靠近上端面的位置设有N型掺杂区域。利用N型掺杂工艺在所述N型掺杂区域画出若干层叠设置的金属层，相邻的金属层均由绝缘体隔离。如所述若干层叠的金属层一共有T层，则最底层的金属层M1最靠近衬底底部，反之最顶层的金属层MT最远离衬底底部。除了最顶层的金属层之外的所有金属层均通过过孔互相连通。
所述的N型掺杂区域为N阱或深N阱；所述的N型掺杂工艺为N阱工艺或深N阱工艺。本领域技术人员毫无疑义清楚，处理N阱对应使用N阱工艺，以及处理深N阱对应使用深N阱工艺。且N型掺杂工艺为本领域技术人员的公知常识。
在画各金属层的时候，分别引出所需的接线端子。其中最底层的金属层引出第二接线端子作为MIM电容的输出端OUT，最顶层的金属层引出第一接线端子作为MIM电容的输入端IN，还在N型掺杂区域引出第三接线端子用于外接电源VDD，在衬底引出第四接线端子用于接地。
最顶层的金属层MT与最顶层金属层的下一金属层MT-1之间形成工作电容C，最顶层的金属层MT与衬底的寄生电容为第一寄生电容C1，最底层的金属层M1与衬底的寄生电容为第二寄生电容C2。在过孔的作用下，最顶层金属层的下一金属层MT-1与最底层的金属层M1之间形成寄生电阻R，此时等效电路如图3所示。
所有的金属层都画在N型掺杂区域内，N型掺杂区域内的介电常数远小于衬底的介电常数。最顶层的金属层MT作为MIM电容的上极板，最顶层金属层的下一金属层MT-1作为MIM电容的下极板，最顶层金属层的下二金属层MT-2至最底层的金属层M1的所有金属层组合作为高频噪声屏蔽层。
寄生电容降低的原理分析：由于N型掺杂区域的存在大幅增加了上极板和衬底的距离。根据电容公式
Figure BDA0002360801110000031
在介电常数大幅降低的时候结合距离的增加使得第一寄生电容C1得到大幅度下降。而下极板由于通过过孔连接高频噪声屏蔽层，等效于减少了下极板和衬底的距离。但介电常数的下降幅度远大于距离的变化，因此第二寄生电容C2依然比现有技术的C2要降低很多。
高频噪声屏蔽的原理分析：由于MIM电容的输入后需要经过高频噪声屏蔽层才对外输出，因此必然产生寄生电阻R。根据电学原理可知，寄生电阻R和第二寄生电容C2在频率处
Figure BDA0002360801110000032
会产生一个极点。由于第二寄生电容C2远小于工作电容C，因此所述极点的频率约等于
Figure BDA0002360801110000033
即该高频噪声屏蔽层可以有效抑制
Figure BDA0002360801110000034
以上的高谱噪声。
基于本发明所阐述的发明构思和工作原理，本领域技术人员可以预见第二寄生电容C2的大小与高谱噪声屏蔽效果存在折衷关系。高频噪声屏蔽层所含的金属层数量越多，对衬底的距离就越小，使得第二寄生电容C2相对增大。但同时寄生电阻R也相应增大，因此极点对应的高频抑制频率也越高，抑制效果越好。由于N型掺杂区域和高频噪声屏蔽层的存在，各寄生电容均远小于现有技术的寄生电容，可以实现大幅度降低对地寄生电容的作用，也起到高频噪声的抑制效果。实际应用中可以根据电路需求选择N阱或深N阱，以及合理选择高频噪声屏蔽层所包含的金属层层数。对于稍大面积的MIM电容其寄生电阻R的主要来源于过孔，因此，在可靠性允许的条件下，应尽量减小过孔数量，增大寄生电阻R以提升高频噪声屏蔽能力。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (8)

1.一种提高MIM电容高频可靠性的版图结构，包括衬底，其特征在于，所述衬底设有N型掺杂区域，在N型掺杂区域内层叠设置若干金属层，相邻金属层之间通过绝缘体隔离；除了最顶层之外的所有金属层均通过至少一过孔互相连通；最顶层的金属层设有第一接线端子、最底层的金属层设有第二接线端子、N型掺杂区域设有第三接线端子。
2.根据权利要求1所述提高MIM电容高频可靠性的版图结构，其特征在于，所述的衬底为P型衬底。
3.根据权利要求1所述提高MIM电容高频可靠性的版图结构，其特征在于，所述衬底的介电常数大于N型掺杂区域的介电常数。
4.根据权利要求1所述提高MIM电容高频可靠性的版图结构，其特征在于，所述的衬底设有第四接线端子。
5.根据权利要求1-4任一所述提高MIM电容高频可靠性的版图结构，其特征在于，所述的N型掺杂区域为N阱或深N阱。
6.一种提高MIM电容高频可靠性的版图结构的实现方法，其特征在于，利用N型掺杂工艺，在衬底的N型掺杂区域画上若干层叠设置的金属层，使得相邻金属层之间通过绝缘体隔离且除了最顶层之外的所有金属层均通过至少一过孔互相连通。
7.根据权利要求6所述的实现方法，其特征在于，在画最底层的金属层时引出第二接线端子，画最顶层的金属层时引出第一接线端子，在N型掺杂区域引出第三接线端子和在衬底上引出第四接线端子。
8.根据权利要求6或7所述的实现方法，其特征在于，所述的N型掺杂区域为N阱或深N阱；所述的N型掺杂工艺为N阱工艺或深N阱工艺。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112541320A (zh) * 2020-12-07 2021-03-23 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
WO2021139600A1 (zh) * 2020-01-09 2021-07-15 华南理工大学 一种提高mim电容高频可靠性的版图结构及其实现方法
CN116130466A (zh) * 2023-04-13 2023-05-16 江苏润石科技有限公司 降低寄生电容的米勒补偿电容及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1259770A (zh) * 1998-12-29 2000-07-12 皇家菲利浦电子有限公司 包括低扩散电容网络的集成电路
US20070077700A1 (en) * 2004-05-04 2007-04-05 Lin Chuan C Capacitance process using passivation film scheme
CN101814494A (zh) * 2010-03-11 2010-08-25 中国科学院半导体研究所 一种高密度低寄生的电容装置
US8815679B1 (en) * 2013-03-12 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of metal gate MIM

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
JP2004228188A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp 半導体装置
CN101609844A (zh) * 2008-06-18 2009-12-23 和舰科技(苏州)有限公司 一种非挥发性存储器单元及其制造方法
CN206225359U (zh) * 2016-11-28 2017-06-06 上海南麟电子股份有限公司 一种集成电路密封环
CN106449600A (zh) * 2016-11-28 2017-02-22 上海南麟电子股份有限公司 一种集成电路密封环
CN111192873B (zh) * 2020-01-09 2020-09-04 华南理工大学 一种提高mim电容高频可靠性的版图结构及其实现方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1259770A (zh) * 1998-12-29 2000-07-12 皇家菲利浦电子有限公司 包括低扩散电容网络的集成电路
US20070077700A1 (en) * 2004-05-04 2007-04-05 Lin Chuan C Capacitance process using passivation film scheme
CN101814494A (zh) * 2010-03-11 2010-08-25 中国科学院半导体研究所 一种高密度低寄生的电容装置
US8815679B1 (en) * 2013-03-12 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of metal gate MIM

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021139600A1 (zh) * 2020-01-09 2021-07-15 华南理工大学 一种提高mim电容高频可靠性的版图结构及其实现方法
CN112541320A (zh) * 2020-12-07 2021-03-23 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
CN112541320B (zh) * 2020-12-07 2023-06-20 深圳英集芯科技股份有限公司 一种功率器件版图中金属连线的设计方法
CN116130466A (zh) * 2023-04-13 2023-05-16 江苏润石科技有限公司 降低寄生电容的米勒补偿电容及其制备方法
CN116130466B (zh) * 2023-04-13 2023-06-20 江苏润石科技有限公司 降低寄生电容的米勒补偿电容及其制备方法

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