CN111177065A - 一种多芯片互联方法和装置 - Google Patents
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Abstract
本申请提出一种多芯片互联方法和装置，所述方法包括：解析目标请求消息的地址类型和目的地址；根据所述地址类型将所述目标请求消息发送至对应的传输接口；将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。利用片内互联总线进行传输，在不需要任何数据缓冲和片内处理器参与的基础上，使数据可以在多个协议域之间无缝传递，高效快速地将从一个高速接口接收的数据传输到另一个高速接口。本发明互联方便，实时性强，传输延时小的进步，达到了方便多芯片高速级联的效果，节省了片内处理器资源和数据缓存资源，同时也节省了板上互联Switch或Bridge芯片，节约了成本，极大地提高了数据通信速度，也提高了产品的竞争力。
Description
技术领域
本发明涉及通信传输技术领域和芯片设计领域，具体涉及一种多芯片互联方法和装置。
背景技术
芯片之间的互联是通信传输技术必不可少的环节，一个芯片能够提供的怎样互联接口能力，往往成为左右通信系统设计的关键因素，因此互联接口能力也是衡量芯片能力的关键技术指标。在复杂SOC(System-on-Chip，片上系统)芯片设计时需要提前规划其互联接口能力，以支持多种多样不同场景的应用。
在2个芯片互联时，采用任意的高速接口直接对接即可，技术比较成熟，应用也非常广泛。而3个以上芯片的级联场景，如何能够跨不同协议的高速接口，实现快速高效地进行数据传输，在目前是一个难题。
在对现有的技术的研究和实践中，现有技术存在以下问题：1)目前大多采用的芯片之间的级联程度为2片，在3片以上的场景下，常用的方法是借用Switch(转换器)或者Bridge(桥)，该方案需要在板级存在额外的Switch或Bridge器件，不仅占用宝贵的PCB(Printed Circuit Board，印制电路板)空间，而且使产品的成本变高，而Switch或Bridge只能局限于相同的协议域接口，面对不同的协议域转换支持能力极其有限；2)很多多芯片互联场景采用低速外设连接，这会为芯片之间的实时性、高速性带来阻碍。
发明内容
本发明提供一种车载设备数据传输方法和装置，提高车载设备数据传输的可靠性。
为了实现上述发明目的，本发明采取的技术方案如下：
第一方面，本发明提供一种多芯片互联方法，包括：
解析目标请求消息的地址类型和目的地址；
根据所述地址类型将所述目标请求消息发送至对应的传输接口；
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
优选地，将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中之前还包括：
检测传输接口至目的地址链路的链路状态，当所述链路状态为可用时，执行发送的步骤，当所述链路状态为不可用时，暂停发送的步骤。
优选地，将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中包括：
将所述目标请求消息转换为目的地址对应的芯片的消息格式；
将经过格式转换的目标请求消息发送至目的地址对应的芯片存储器中。
优选地，根据所述地址类型将所述目标请求消息发送至对应的传输接口包括：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
优选地，检测传输接口至目的地址链路的链路状态包括以下之一：
查询所述链路对应的状态寄存器确定链路状态；
根据是否接收到链路故障信息确定链路状态；
根据预设时间内是否接收到握手消息的反馈消息确定链路状态。
优选地，所述的方法还包括：
当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
第二方面，本发明还提供一种多芯片互联装置，包括：存储器和处理器，
所述存储器，用于保存可执行指令；
所述处理器，用于执行所述存储器保存的所述可执行指令，进行如下操作：
解析目标请求消息的地址类型和目的地址；
根据所述地址类型将所述目标请求消息发送至对应的传输接口；
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
优选地，所述处理器，还用于进行如下操作：
检测传输接口至目的地址链路的链路状态，当所述检测模块检测到所述链路状态为可用时，触发所述发送模块执行发送的步骤，当所述检测模块检测到所述链路状态为不可用时，触发所述发送模块暂停发送的步骤。
优选地，所述处理器，根据所述地址类型将所述目标请求消息发送至对应的传输接口设置为：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
优选地，所述处理器，还用于进行如下操作：
当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
本发明和现有技术相比，具有如下有益效果：
本发明的技术方案，针对现有技术中存在的多芯片高速级联的困难，提供一种高速接口之间片内数据传输的机制，该机制利用片内互联总线进行传输，在不需要任何数据缓冲和片内处理器参与的基础上，使数据可以在多个协议域之间无缝传递，高效快速地将从一个高速接口接收的数据传输到另一个高速接口。利用该机制可以非常方便地将多个芯片通过高速互联接口实现级联，从而解决了多芯片高速级联的困难。本发明互联方便，实时性强，传输延时小的进步，达到了方便多芯片高速级联的效果，节省了片内处理器资源和数据缓存资源，同时也节省了板上互联Switch或Bridge芯片，节约了成本，极大地提高了数据通信速度，也提高了产品的竞争力。
附图说明
图1为本发明实施例的一种多芯片互联方法的流程图；
图2为本发明实施例的一种多芯片互联装置的结构示意图；
图3为本发明实施例的3片级联场景芯片内高速链路传输示意图。
图4为本发明实施例的4片并联式场景芯片内高速链路传输示意图。
图5为本发明实施例的4片级联式场景芯片内高速链路传输示意图。
具体实施方式
为使本发明的发明目的、技术方案和有益效果更加清楚明了，下面结合附图对本发明的实施例进行说明，需要说明的是，在不冲突的情况下，本申请中的实施例和实施例中的特征可以相互任意组合。
如图1所示，本发明实施例提供一种多芯片互联方法，应用于片内互联总线，包括：
S1、解析目标请求消息的地址类型和目的地址；
S2、根据所述地址类型将所述目标请求消息发送至对应的传输接口；
S3、将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中之前还包括：
检测传输接口至目的地址链路的链路状态，当所述链路状态为可用时，执行发送的步骤，当所述链路状态为不可用时，暂停发送的步骤。
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中包括：
将所述目标请求消息转换为目的地址对应的芯片的消息格式；
将经过格式转换的目标请求消息发送至目的地址对应的芯片存储器中。
根据所述地址类型将所述目标请求消息发送至对应的传输接口包括：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
其中，检测传输接口至目的地址链路的链路状态包括以下之一：
查询所述链路对应的状态寄存器确定链路状态；
根据是否接收到链路故障信息确定链路状态；
根据预设时间内是否接收到握手消息的反馈消息确定链路状态。
所述的方法还包括：当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
如图2所示，本发明实施例还提供一种多芯片互联装置，包括：
解析模块，设置为解析目标请求消息的地址类型和目的地址；
控制模块，设置为根据所述地址类型将所述目标请求消息发送至对应的传输接口；
发送模块，设置为将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
所述的装置还包括：
检测模块，设置为检测传输接口至目的地址链路的链路状态，当所述检测模块检测到所述链路状态为可用时，触发所述发送模块执行发送的步骤，当所述检测模块检测到所述链路状态为不可用时，触发所述发送模块暂停发送的步骤。
所述发送模块设置为：
将所述目标请求消息转换为目的地址对应的芯片的消息格式；
将经过格式转换的目标请求消息发送至目的地址对应的芯片存储器中。
所述控制模块设置为：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
所述检测模块检测传输接口至目的地址链路的链路状态包括以下之一：
查询所述链路对应的状态寄存器确定链路状态；
根据是否接收到链路故障信息确定链路状态；
根据预设时间内是否接收到握手消息的反馈消息确定链路状态。
所述的装置还包括：
响应控制器：设置为当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
本发明实施例还提供一种多芯片互联装置，包括：存储器和处理器，
所述存储器，用于保存可执行指令；
所述处理器，用于执行所述存储器保存的所述可执行指令，进行如下操作：
解析目标请求消息的地址类型和目的地址；
根据所述地址类型将所述目标请求消息发送至对应的传输接口；
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
优选地，所述处理器，还用于进行如下操作：
检测传输接口至目的地址链路的链路状态，当所述检测模块检测到所述链路状态为可用时，触发所述发送模块执行发送的步骤，当所述检测模块检测到所述链路状态为不可用时，触发所述发送模块暂停发送的步骤。
所述处理器，根据所述地址类型将所述目标请求消息发送至对应的传输接口设置为：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
所述处理器，还用于进行如下操作：
当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
实施例1
如图3所示，本实施例工作流程如下：
本实施例所述高速接口之间数据传输的机制包括以下内容：
本实施例所述高速链路包括基于高速串行收发器(serdes)的各种外设接口，可以包括PCI-Express(PCIe)，Serial-RapidIO(SRIO)，Ethernet(以太网)，USB(UniversalSerial Bus，通用串行总线)等。基于高速链路的芯片互联，在多个芯片之间有较高的数据带宽需求，传输速率要求比较高，实时性比较强，在这种前提下，高速链路起到决定性的作用。SOC芯片包括2个以上的高速外设接口，2个高速接口采用的接口协议可以相同也可以不同，SOC内部包括有存储器memory，芯片内部采用片内互联总线将高速外设的用户侧接口，memory，处理器或片内其他组件连接起来，形成完整的片内系统。
在3个以上的芯片级联场景，第1个芯片需要向后级芯片传输数据，特别是需要通过第2个芯片将数据传输到更后级芯片中，如第3个，第4个芯片甚至更远；或需要越级读取其他后级芯片中存储的数据。传输的过程中不需要第2级芯片中的处理器的协助，也不需要借助第2级芯片中的存储设备作为中继，不会影响第2级芯片中进行的正常数据交互，也不会影响第2级芯片与第3级芯片通过高速链路的通信，以此类推。
具体可分为以下几个步骤：
1)第1个芯片的发起向后级芯片的数据读写请求，该请求通过芯片的高速接口发出；
2)第2级芯片包括2个高速接口，其控制器分别表示为控制器1和控制器2，当其中1个控制器收到请求后，会将数据从其本身接口协议域转换成SOC Bus协议域；
3)SOC Bus的高速链路控制器侧接口地址位宽大于其系统侧位宽，Bus通过地址路由，如果请求的地址段位于系统侧地址范围内，将被路由到本芯片内部的存储器；如果请求的地址段超出系统侧地址段，则会被传输到另一个控制器，通过相对于的高速接口发往第3个芯片。本实施例是系统侧接口地址位宽为32bit，控制器侧地址位宽为64bit，当请求数据包地址的addr[63:32]＝0时被路由到本芯片内的存储器，当请求数据包地址的addr[63:32]>0时被路由到另一个控制器进而路由到第3个芯片；
4)如果级联的芯片数超过3个，则第3个芯片内的地址路由机制同上，依此类推；
5)当完成数据包返回时，采用与请求相同的路由机制；
6)由于芯片2内的两个高速链路相互独立，协议域也可能并不相同，所以链路1在传输数据包时并不知道链路2的当前状态，考虑到高速链路存在的不稳定性以及大多数SOCBus并没有超时机制存在，因而在控制器1和链路2与SOC Bus的接口处各设置一个响应控制器，用于对返回的响应进行监测和控制。如果链路1传输到链路2的请求很长时间无法得到响应，则会触发超时，响应控制器会自动返回错误，避免SOC系统发生死锁。
本实施例所述高速接口之间片内数据传输的机制的芯片包括以下结构：
A、两个以上高速外设控制器及其物理接口：芯片高速外设接口；
B、SOC片内Bus：片内数据路由和传输的载体；
C、存储设备memory及其控制器：数据存储装置。
本实施例的芯片具有如下特点：
SOC片内Bus采用上下地址位宽不相等的设计，采用高位地址做地址路由；
可以包括命令追踪，超时定时，响应格式转换等功能；命令追踪功能实现对请求命令的记录和追踪，超时定时功能实现对发出命令的超时计时，响应格式转换供能用于对各种响应信息进行不同协议之间的转换。
实施例2
如图3所示，3个芯片级联式场景芯片内高速链路数据传输的工作过程：
第一芯片100，第二芯片200和第三芯片300分别为3个芯片，第一高速接口110，第一响应控制器120，第二响应控制器130，第二高速接口140，片内互联总线150和内部存储器160分别为芯片100内部的硬件组件。
第二芯片200可以通过第一芯片100访问到第三芯片300内部的数据，其工作过程为如下：
数据流111为第二芯片200发起的数据读写访问请求，该访问请求到达第一芯片100后，被第一高速接口110接收并提交给片内互联总线150，片内互联总线150经过地址检查，如果addr[63:32]＝0则数据经过接口112直接路由到内部存储器160；如果addr[63:32]！＝0则数据传输到接口113，经过第二高速接口140发送到第三芯片300。
数据流141为第三芯片300返回的响应或完成数据，经过第二高速接口140提交给片内互联总线150，经反向地址路由和传输，传输到第二芯片200，完成一次传输；如果数据流141发生错误或超时，响应控制器130将返回错误给150，经Response Controller 120后将错误反馈到200，从而避免系统死锁。
实施例3
如图4所示，4片并联式场景芯片内高速链路数据传输的工作过程：
第四芯片400，第五芯片500，第六芯片600和第七芯片700分别为4个互联的芯片，之间通过高速链路实现互联。
第三高速接口410，内部存储器420，第四高速接口430，第五高速接口440，片内互联总线450，第三响应控制器460，第四响应控制器470及第五响应控制器480为第四芯片400内部的模块组件，第四400包含了3个高速链路，每个高速链路挂接1个芯片，形成并联式关系，同实施例2，通过对SOC Bus 450的地址适当配置和路由，可将不同地址段的访问传输到不同的芯片。
在图4的实施例中，第四芯片400还可以包括更多的高速接口，挂接更多的芯片，而被挂接的芯片还可以包括更多的高速接口，同样可以再挂接更多的芯片。
实施例4
如图5所示，4片级联式场景芯片内高速链路数据传输的工作过程：
第八芯片800，第九芯片900，第十芯片1000和第十一芯片1100分别为4个互联的芯片，之间通过高速链路实现互联。
第九芯片900和第十芯片1000各自包含了2个高速链路，每个高速链路挂接1个芯片，形成串联式关系，同实施例2，通过对第九芯片900和第十芯片1000内部SOC Bus的地址适当配置和路由，可将不同地址段的访问数据到传输不同的芯片。
图5中，第九芯片900和第十芯片1000还可以包括更多的高速接口，挂接更多的芯片，而被挂接的芯片还可以包括更多的高速接口，同样可以以并联式或级联式再挂接更多的芯片，形成1个实施例2和实施例4相结合的树状多芯片互联关系。
虽然本发明所揭示的实施方式如上，但其内容只是为了便于理解本发明的技术方案而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭示的核心技术方案的前提下，可以在实施的形式和细节上做任何修改与变化，但本发明所限定的保护范围，仍须以所附的权利要求书限定的范围为准。
Claims (10)
1.一种多芯片互联方法，其特征在于，包括：
解析目标请求消息的地址类型和目的地址；
根据所述地址类型将所述目标请求消息发送至对应的传输接口；
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
2.如权利要求1所述的方法，其特征在于：将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中之前还包括：
检测传输接口至目的地址链路的链路状态，当所述链路状态为可用时，执行发送的步骤，当所述链路状态为不可用时，暂停发送的步骤。
3.如权利要求1所述的方法，其特征在于：将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中包括：
将所述目标请求消息转换为目的地址对应的芯片的消息格式；
将经过格式转换的目标请求消息发送至目的地址对应的芯片存储器中。
4.如权利要求1所述的方法，其特征在于：根据所述地址类型将所述目标请求消息发送至对应的传输接口包括：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
5.如权利要求2所述的方法，其特征在于：检测传输接口至目的地址链路的链路状态包括以下之一：
查询所述链路对应的状态寄存器确定链路状态；
根据是否接收到链路故障信息确定链路状态；
根据预设时间内是否接收到握手消息的反馈消息确定链路状态。
6.如权利要求2所述的方法，其特征在于：还包括：
当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
7.一种多芯片互联装置，其特征在于：包括：存储器和处理器，
所述存储器，用于保存可执行指令；
所述处理器，用于执行所述存储器保存的所述可执行指令，进行如下操作：
解析目标请求消息的地址类型和目的地址；
根据所述地址类型将所述目标请求消息发送至对应的传输接口；
将所述目标请求消息通过所述传输接口发送目的地址对应的芯片存储器中。
8.如权利要求7所述的装置，其特征在于：
所述处理器，还用于进行如下操作：
检测传输接口至目的地址链路的链路状态，当所述检测模块检测到所述链路状态为可用时，触发所述发送模块执行发送的步骤，当所述检测模块检测到所述链路状态为不可用时，触发所述发送模块暂停发送的步骤。
9.如权利要求7所述的装置，其特征在于：所述处理器，根据所述地址类型将所述目标请求消息发送至对应的传输接口设置为：
根据解析获得的目的地址的长度确定地址类型；
当所述地址类型为系统内部地址时，将所述目标请求消息路由至当前芯片的传输接口；
当所述地址类型为链路控制地址时，将所述目标请求消息路由转发控制器，经过转发控制器传输至总线的传输接口。
10.如权利要求8所述的装置，其特征在于：
所述处理器，还用于进行如下操作：
当所述链路状态为不可用时，向发送所述目标请求消息的芯片反馈错误提示。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113570049A (zh) * | 2021-07-23 | 2021-10-29 | 上海新氦类脑智能科技有限公司 | 多snn芯片互联的相对寻址方法、装置、设备和介质 |
| CN114285793A (zh) * | 2021-12-21 | 2022-04-05 | 中国农业银行股份有限公司 | 一种分发方法、装置、设备和存储介质 |
| CN114610667A (zh) * | 2022-05-10 | 2022-06-10 | 沐曦集成电路(上海)有限公司 | 复用数据总线装置和芯片 |
| CN115658591A (zh) * | 2022-12-19 | 2023-01-31 | 摩尔线程智能科技(北京)有限责任公司 | 一种芯片访问方法、装置、存储介质及电子设备 |
| WO2023115272A1 (zh) * | 2021-12-20 | 2023-06-29 | 华为技术有限公司 | 一种芯片管理装置及相关方法 |
| CN116383114A (zh) * | 2023-05-26 | 2023-07-04 | 北京壁仞科技开发有限公司 | 芯片、芯片互联系统、数据传输方法、电子设备和介质 |
| CN116614433A (zh) * | 2023-07-18 | 2023-08-18 | 太初(无锡)电子科技有限公司 | 一种人工智能芯片、数据传输方法及数据传输系统 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020095487A1 (en) * | 2001-01-18 | 2002-07-18 | Robert Day | System for registering, locating, and identifying network equipment |
| CN1612346A (zh) * | 2003-10-30 | 2005-05-04 | 株式会社东芝 | 多芯片封装型存储器系统 |
| CN1674160A (zh) * | 2004-03-18 | 2005-09-28 | 因芬尼昂技术股份公司 | 逻辑与非快闪存储器芯片存取方法及与非快闪存储器芯片 |
| CN101351784A (zh) * | 2005-12-30 | 2009-01-21 | 阿西式·A·潘迪亚 | 运行时自适应搜索处理器 |
| CN102591824A (zh) * | 2011-12-27 | 2012-07-18 | 深圳国微技术有限公司 | Soc芯片系统中控制保密数据搬运的dma控制器 |
| CN103136141A (zh) * | 2013-02-06 | 2013-06-05 | 浪潮电子信息产业股份有限公司 | 一种多控制器间的高速互联方法 |
| CN104820659A (zh) * | 2015-05-28 | 2015-08-05 | 东南大学 | 一种面向粗粒度可重构系统的多模式动态可配高速访存接口 |
| CN106407144A (zh) * | 2015-07-31 | 2017-02-15 | 龙芯中科技术有限公司 | 一致性消息的传输方法、系统、总线接口控制器和芯片 |
| CN106802870A (zh) * | 2016-12-29 | 2017-06-06 | 杭州朔天科技有限公司 | 一种高效的嵌入式系统芯片Nor‑Flash控制器及控制方法 |
| CN107196982A (zh) * | 2016-03-14 | 2017-09-22 | 阿里巴巴集团控股有限公司 | 一种用户请求的处理方法和装置 |
-
2018
- 2018-11-12 CN CN201811339240.9A patent/CN111177065A/zh active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020095487A1 (en) * | 2001-01-18 | 2002-07-18 | Robert Day | System for registering, locating, and identifying network equipment |
| CN1612346A (zh) * | 2003-10-30 | 2005-05-04 | 株式会社东芝 | 多芯片封装型存储器系统 |
| CN1674160A (zh) * | 2004-03-18 | 2005-09-28 | 因芬尼昂技术股份公司 | 逻辑与非快闪存储器芯片存取方法及与非快闪存储器芯片 |
| CN101351784A (zh) * | 2005-12-30 | 2009-01-21 | 阿西式·A·潘迪亚 | 运行时自适应搜索处理器 |
| CN102591824A (zh) * | 2011-12-27 | 2012-07-18 | 深圳国微技术有限公司 | Soc芯片系统中控制保密数据搬运的dma控制器 |
| CN103136141A (zh) * | 2013-02-06 | 2013-06-05 | 浪潮电子信息产业股份有限公司 | 一种多控制器间的高速互联方法 |
| CN104820659A (zh) * | 2015-05-28 | 2015-08-05 | 东南大学 | 一种面向粗粒度可重构系统的多模式动态可配高速访存接口 |
| CN106407144A (zh) * | 2015-07-31 | 2017-02-15 | 龙芯中科技术有限公司 | 一致性消息的传输方法、系统、总线接口控制器和芯片 |
| CN107196982A (zh) * | 2016-03-14 | 2017-09-22 | 阿里巴巴集团控股有限公司 | 一种用户请求的处理方法和装置 |
| CN106802870A (zh) * | 2016-12-29 | 2017-06-06 | 杭州朔天科技有限公司 | 一种高效的嵌入式系统芯片Nor‑Flash控制器及控制方法 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113570049A (zh) * | 2021-07-23 | 2021-10-29 | 上海新氦类脑智能科技有限公司 | 多snn芯片互联的相对寻址方法、装置、设备和介质 |
| WO2023115272A1 (zh) * | 2021-12-20 | 2023-06-29 | 华为技术有限公司 | 一种芯片管理装置及相关方法 |
| CN114285793A (zh) * | 2021-12-21 | 2022-04-05 | 中国农业银行股份有限公司 | 一种分发方法、装置、设备和存储介质 |
| CN114610667A (zh) * | 2022-05-10 | 2022-06-10 | 沐曦集成电路(上海)有限公司 | 复用数据总线装置和芯片 |
| CN115658591A (zh) * | 2022-12-19 | 2023-01-31 | 摩尔线程智能科技(北京)有限责任公司 | 一种芯片访问方法、装置、存储介质及电子设备 |
| CN116383114A (zh) * | 2023-05-26 | 2023-07-04 | 北京壁仞科技开发有限公司 | 芯片、芯片互联系统、数据传输方法、电子设备和介质 |
| CN116383114B (zh) * | 2023-05-26 | 2023-09-08 | 北京壁仞科技开发有限公司 | 芯片、芯片互联系统、数据传输方法、电子设备和介质 |
| CN116614433A (zh) * | 2023-07-18 | 2023-08-18 | 太初(无锡)电子科技有限公司 | 一种人工智能芯片、数据传输方法及数据传输系统 |
| CN116614433B (zh) * | 2023-07-18 | 2023-10-24 | 太初(无锡)电子科技有限公司 | 一种人工智能芯片、数据传输方法及数据传输系统 |
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