CN111149233A - 用于薄膜晶体管(tft)装置之半导体图案化技术 - Google Patents

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Abstract

一种技术,包含以下步骤:在包含用于一或多个晶体管装置之至少源极与漏极导体(4,6)之基体(2)上方形成半导体的至少一第一层(8),其提供用于所述一或多个晶体管装置的一或多个半导体通道;在所述第一层上方形成界定用于所述一或多个晶体管装置之栅极介电体之至少一部分的第二层(10);在所述第二层中生成图案,而不沉积任何暂时性材料到所述第二层上;及使用所述第二层中的所述图案来图案化所述第一层。

Description

用于薄膜晶体管(TFT)装置之半导体图案化技术
背景技术
一薄膜晶体管(TFT)装置可包含界定TFT之导体、半导体及绝缘体组件的一层体堆叠。此层体堆叠的构成可包含沉积(depositing)及图案化(patterning)可提供TFT装置之一半导体通道的至少一半导体层。
用以在一顶栅极TFT装置中图案化一半导体层的一传统技术涉及于所述半导体层上方形成一第一栅极介电层;于所述第一栅极介电层上方沉积光阻材料;图案化所沉积的光阻材料;利用图案化的阻剂作为一保护罩,以同时图案化所述半导体层及所述第一栅极介电层两者;及在透过于所述第一栅极介电层上方形成一第二栅极介电层、与在所述第二栅极介电层上方形成一导体图案来持续建构所述堆叠之前将图案化的阻剂化学性剥除,其中所述导体图案界定TFT装置的至少一栅极导体。
发明内容
本案之发明人已着手研究进一步改善TFT性能,且发现TFT性能可借由不使用一光阻技术来经由第一栅极介电层图案化半导体即能改善。本案之发明人认为此种TFT性能的改善是由于第一与第二栅极介电层间之界面的改善所致。
因此,提供一种方法,其包含:在包含用于一或多个晶体管装置之至少源极与漏极导体的基体上方形成半导体的至少一第一层,其提供用于所述一或多个晶体管装置的一或多个半导体通道;在所述第一层上方形成界定用于所述一或多个晶体管装置之栅极介电体之至少一部分的第二层;在所述第二层中生成图案,而不沉积任何暂时性材料到所述第二层上;及使用所述第二层中的所述图案来图案化所述第一层。
根据一实施例,于所述第二层中生成图案之步骤包含:将所述第二层对所述图案之影像暴露,以于所述第二层中生成可溶性图案,所述可溶性图案界定所述第二层之不同区域间在第一溶剂中的可溶性差异;及利用所述第一溶剂来使所述可溶性图案显影,并在所述第二层中生成实体图案。
根据一实施例,所述第二层中之图案用以图案化所述第一层之步骤包含使用电浆处理。
根据一实施例,将所述第二层对所述图案之影像暴露的步骤包含利用降低所述第二层于所暴露区域中之可溶性的辐射,将所述第二层对所述图案之一正影像(positiveimage)暴露。
根据一实施例,将所述第二层对所述图案之影像暴露的步骤包含利用在所述第二层于所暴露区域中启动交联反应之波长的辐射,将所述第二层对所述图案之正影像暴露。
根据一实施例,所述方法包含在图案化的第二层上方形成至少一另外绝缘层;及于所述至少一另外绝缘层上方形成界定用于所述一或多个晶体管装置之至少栅极导体的至少一栅极导体图案。
根据一实施例,形成所述栅极导体图案之步骤包含透过阴影罩来沉积导体材料到所述至少一另外绝缘层上。
附图说明
图1绘示根据本发明之一实施例之方法的一范例,本发明之一实施例于下文中参照附图1描述。
具体实施方式
图1显示单一TFT装置的制造,但所述方法可同样应用于TFT装置阵列的制造。于一范例实施例中,此技术用来制造用于例如一有机液晶显示器(OLCD)装置用之控制构件的一有机晶体管装置(诸如有机薄膜晶体管(OTFT)装置)。OTFT包含用于半导体通道的一有机半导体(诸如,例如一有机聚合物或小分子半导体)。
一或多个导体图案形成在一支撑基体2上,所述支撑基体包含例如借由例如一可释放附着剂而暂时性支撑在一更坚硬之载体上的一可挠塑料支撑膜。所述一或多个导体图案界定用于TFT装置的源极导体4与漏极导体6。
一有机电荷注入材料的一自组装单层(图中未显示)选择性形成在所述一或多个导体图案上,以利于有机聚合物半导体8与源极导体4之间及/或有机聚合物半导体8与漏极导体6之间的电荷载体转移。
一有机聚合物半导体层8透过例如一溶液处理技术,诸如旋转涂布随后烘烤,形成在所得的上表面上。
一绝缘可交联有机聚合物材料层10透过例如一溶液处理技术,诸如旋转涂布随后烘烤,来形成在半导体层之上表面上,此绝缘可交联有机聚合物材料层提供制备好的TFT装置中的一第一栅极介电层。
半导体层所欲的一个二维图案影像接着利用具有诱发可交联聚合物材料10之交联之波长的一光,投射到绝缘可交联有机聚合物材料层10上。此影像投射可借由将绝缘可交联有机聚合物10之上表面透过包括对应于半导体层之所欲图案的切口图案11之一光罩7暴露在具有必要波长的光来进行,所述切口图案位于对于交联波长为不透光的一材料片9中。光罩7放置在相对于上述一或多个导体图案的必要对准位置中与可交联有机聚合物10之上表面接触,且在暴露后移走以供重新使用。
在移除光罩7后,绝缘有机聚合物10中的潜像(latent image;即相对可溶非交联区域及相对不溶交联区域的图案)利用一溶剂而显影,其中非交联区域(未暴露区域)较交联区域(暴露区域)实质上更为可溶。此显影程序在绝缘有机聚合物层中留下与半导体层所欲之图案实质对应的一实体图案13,且在半导体层8待被移除的区域中显露所述半导体层8。没有光阻层或其他沉积层用来产生此图案13。
接着,所得中间产品的上表面经受诸如涉及电浆之反应式离子蚀刻(RIE)的一处理,其将半导体层的暴露部分蚀刻掉以生成一半导体图案14,所述图案可包含在用于TFT装置之半导体通道的区域中之一半导体岛体。此RIE处理亦可用以蚀刻交联绝缘有机聚合物图案13,但绝缘有机聚合物的厚度是足够使得在RIE进行了一段足以蚀刻未覆盖区域中之半导体层8的整个厚度的时间期间之后余留有一够大的厚度的绝缘有机聚合物。交联绝缘有机聚合物图案13用作此半导体图案化程序中最上(且唯一)的保护罩,保护半导体层8之一些部分不被蚀刻。半导体图案14的生成不涉及借由任何液体或气体沉积技术将任何光阻材料或其他图案化材料沉积在第一栅极介电层10上。
由相同绝缘有机聚合物材料(或不同绝缘有机聚合物材料)构成的一第二层16接着透过例如一溶液处理技术,诸如旋转涂布而后烘烤,来形成在所得之中间产品的上表面上方,其中所述第二层在完成的TFT装置中提供一第二栅极介电层。
至少界定用于TFT装置之栅极导体的一或多个导体图案形成在第二栅极介电层16之上表面上。各导体图案可例如借由下列方式形成:(i)透过一阴影屏蔽经由诸如溅镀的一气相沉积技术,在栅极介电体之上表面上沉积传导材料(例如金属)。界定用于TFT装置之栅极导体18的一导体图案可借由例如经由一气相沉积技术透过一屏蔽来沉积传导材料而达成。
根据本发明之一实施例之范例的一组程序之以上范例可透过一或多个额外程序来补充。举例来说,第二栅极介电层16可在形成覆盖导体之前被图案化以例如形成通孔,其中所述覆盖导体形成穿过所述通孔下至位于源极-漏极导体层级的一或多个导体组件的层间传导连接部,诸如自栅极导体下至位于源极-漏极导体层级的一传导组件的一连接部。第二栅极介电层的图案化可例如利用与用来图案化第一栅极介电层10相同的程序来实行(亦即,使所选区域中一可光图案化/可交联绝缘有机聚合物固化/交联,随后使用一溶剂来显影,其中交联部分实质上比非交联部分溶解较少)。
如先前所提,相同的技术可用来建构界定一TFT阵列的一层体堆叠,其中例如位于源极-漏极层级的一或多个导体图案界定(a)一组源极导体,其各为各自的TFT列提供源极电极,且各延伸至所述阵列外侧之一位置用以连接到一源极驱动器芯片之各自的输出端子;及(b)用于各TFT的各自的漏极导体;且位于栅极层级的一或多个导体图案界定一组栅极导体,其各为各自的TFT行提供栅极电极,且各延伸到所述阵列外侧之一位置用以连接到一栅极驱动器芯片之各自的输出端子。
除了省略光阻沉积及剥除程序以致TFT性能提升的技术发现,亦令人意外的是于TFT之半导体通道的区域中将第一栅极介电层暴露在RIE电浆(作为图案化半导体之程序的部分)并不会严重地影响TFT性能。
在一变化型态中,用来移除半导体层8之暴露部分的RIE程序可以由使用一溶剂的一程序来替代,其中半导体比第一栅极介电层10之交联有机聚合物实质上更易溶解。
除了以上明确提及的任何修改,对于所述领域技术人员明显的是所述实施例的多种其他修改可在本发明之范畴内作成。
申请人特此独立揭露本文所述之各个个别特征及二或更多此等特征的任何组合,其揭露至此等特征或组合能够基于本案说明书整体内容并依据所述领域技术人员的共同一般知识来实施的程度,而不论此等特征或特征组合是否解决本文所揭露的任何问题,且对权利要求之范畴不造成限制。申请人指出本发明之态样可由任何此种个别特征或特征组合组成。

Claims (7)

1.一种方法,其包含以下步骤:
在包含用于一或多个晶体管装置之至少源极与漏极导体的基体上方,形成半导体的至少一第一层,其提供用于所述一或多个晶体管装置之一或多个半导体通道;
在所述第一层上方形成第二层,其界定用于所述一或多个晶体管装置之栅极介电体的至少一部分;
在所述第二层中生成图案,而不沉积任何暂时性材料到所述第二层上;及
使用所述第二层中之所述图案来图案化所述第一层。
2.根据权利要求1所述之方法,其中在所述第二层中生成图案之步骤包含:
将所述第二层对所述图案之一影像暴露,以在所述第二层中生成可溶性图案,所述可溶性图案界定所述第二层之不同区域间在第一溶剂中的可溶性差异;及
利用所述第一溶剂来使所述可溶性图案显影,并在所述第二层中生成一实体图案。
3.根据权利要求1或2所述之方法,其中使用所述第二层中之所述图案以图案化所述第一层之步骤包含使用电浆处理。
4.根据权利要求2或3所述之方法,其中将所述第二层对所述图案之影像暴露的步骤包含:利用降低所述第二层在所暴露区域中之可溶性的辐射,将所述第二层对所述图案之正影像暴露。
5.根据权利要求2至4中任一项所述之方法,其中将所述第二层对所述图案之影像暴露的步骤包含:利用在所述第二层于所暴露区域中启动交联反应之波长的辐射,将所述第二层对所述图案之正影像暴露。
6.根据权利要求2至5中任一项所述之方法,其包含在图案化的所述第二层上方形成至少一另外绝缘层;及于所述至少一另外绝缘层上方形成界定用于所述一或多个晶体管装置之至少栅极导体的至少一栅极导体图案。
7.根据权利要求6所述之方法,其中形成所述栅极导体图案之步骤包含透过一阴影罩来沉积导体材料到所述至少一另外绝缘层上。
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WO (1) WO2019063604A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1874023A (zh) * 2005-05-24 2006-12-06 三星Sdi株式会社 有机薄膜晶体管及其制造方法及平板显示器
CN104979212A (zh) * 2014-04-07 2015-10-14 纬创资通股份有限公司 电子元件及其制作方法
CN107118335A (zh) * 2017-06-05 2017-09-01 华中科技大学 异靛青‑双键‑异靛青类聚合物及其合成方法与应用

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI238449B (en) * 2003-06-06 2005-08-21 Pioneer Corp Organic semiconductor device and method of manufacture of same
KR101279927B1 (ko) * 2006-10-16 2013-07-04 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR102008902B1 (ko) * 2012-03-05 2019-10-21 엘지디스플레이 주식회사 어레이 기판 및 이의 제조 방법
GB201321285D0 (en) * 2013-12-03 2014-01-15 Plastic Logic Ltd Pixel driver circuit
EP2960280A1 (en) * 2014-06-26 2015-12-30 E.T.C. S.r.l. Photocrosslinkable compositions, patterned high k thin film dielectrics and related devices
GB201412974D0 (en) * 2014-07-22 2014-09-03 Plastic Logic Ltd Protecting transistor array elements against degrading species

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1874023A (zh) * 2005-05-24 2006-12-06 三星Sdi株式会社 有机薄膜晶体管及其制造方法及平板显示器
CN104979212A (zh) * 2014-04-07 2015-10-14 纬创资通股份有限公司 电子元件及其制作方法
CN107118335A (zh) * 2017-06-05 2017-09-01 华中科技大学 异靛青‑双键‑异靛青类聚合物及其合成方法与应用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
陈文元 等: "非硅MEMS技术及其应用", 上海交通大学出版社, pages: 252 - 254 *

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Publication number Publication date
GB201715794D0 (en) 2017-11-15
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