CN111133516B - 存储器阵列重置读取操作 - Google Patents

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Abstract

本申请案涉及存储器阵列重置读取操作。本发明描述与重置读取相关的系统、装置及方法。可使用重置读取以起始存储器阵列的部分至第一状态的转变或将存储器阵列的部分维持在例如瞬时状态的第一状态下。重置读取可提供高度并行化、高能效选项以确保存储器块处于所述第一状态下。重置读取的各种模式可根据不同输入而配置。

Description

存储器阵列重置读取操作
交叉参考
本专利申请案Binfet等人于2018年8月21日申请的名为“存储器阵列重置读取操作(Memory Array Reset Read Operation)”的第PCT/US2018/047359号PCT申请案的优先权，所述PCT申请案主张Binfet等人于2017年8月28日申请的名为“存储器阵列重置读取操作(Memory Array Reset Read Operation)”的第15/688,645号美国专利申请案的优先权，所述PCT申请案及所述美国专利申请案中的每一者转让给本受让人，且所述PCT申请案及所述美国专利申请案中的每一者的全文是以引用的方式明确地并入本文中。
技术领域
技术领域涉及存储器阵列重置读取操作。
背景技术
下文大体上涉及一种系统及存储器装置，且更特定地说，涉及一种三维(three-dimensional，3D)与非(Not-AND，NAND)存储器上的重置读取操作。
系统可包含经由一或多个总线耦合以在例如计算机、无线通信装置、物联网、相机、数字显示器等等的多个电子装置中管理信息的各种种类的存储器装置及控制器。存储器装置广泛地用以在此类电子装置中存储信息。通过编程存储器单元的不同状态来存储信息。举例来说，二进制存储器单元具有两个状态，通常被表示为逻辑“1”或逻辑“0”。多于两个状态可存储于存储器单元中。为了存取所存储信息，电子装置的组件可读取或感测存储器装置中的所存储状态。为了存储信息，电子装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(random accessmemory，RAM)、只读存储器(read only memory，ROM)、动态RAM(dynamic RAM，DRAM)、同步动态RAM(synchronous dynamic RAM，SDRAM)、铁电RAM(ferroelectric RAM，FeRAM)、磁性RAM(magnetic RAM，MRAM)、电阻性RAM(resistive RAM，RRAM)、快闪存储器、相变存储器(phasechange memory，PCM)、3维交叉点存储器(3-dimensional cross-point memory，3DXPointTM memory)、3维NAND(3-dimensional NAND，3D NAND)存储器等等。存储器装置可为易失性的或非易失性的。非易失性存储器单元，例如3D NAND存储器单元，可甚至在不存在外部电源的情况下仍历时延长的时间段而维持其所存储逻辑状态。除非易失性存储器电池，例如DRAM电池，由外部电源周期性地刷新，否则所述电池会随时间推移而失去其所存储状态。3D NAND存储器装置相比于其它非易失性及易失性存储器装置可具有提高的性能。
大体来说，改进存储器装置可包含增大存储器单元密度、提高读取/写入速度、增强可靠性、延长数据保持、降低功率消耗或缩减制造成本，以及其它度量。存储器装置的此改进可产生提高的系统性能。然而，在一些状况下，存储器单元的阈值电压分布的扩宽会产生会不利地影响系统性能的提高的读取窗口预算及提高的位误差率。
发明内容
描述了一种方法。所述方法可涉及：识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分；基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分；及基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分。
描述了一种方法。所述方法可涉及：起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令；基于所述起始而向与所述至少一个部分相关联的所有字线施加增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的电压；基于所述起始而向所述至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的电压；及基于所述起始而将所述至少一个部分的节点设置为第三电压。
描述了一种设备。所述设备可包含：存储器阵列；处理器；控制器，其与所述存储器阵列及所述处理器耦合。所述控制器可操作以：识别用于将所述存储器阵列的至少一个部分设置为临时状态的读取命令的部分；基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分；及基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分。
描述了一种设备。所述设备可包含：存储器阵列；处理器；控制器，其与所述存储器阵列及所述处理器耦合。所述控制器可操作以：起始将所述存储器阵列的至少一个部分设置为临时状态的重置读取命令；基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压；基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压；及基于所述起始而将所述至少一个部分的节点设置为第三电压。
描述了一种方法。所述方法可涉及：接收对存储器阵列执行读取命令的部分的请求；基于接收到的所述请求而识别所述存储器阵列的多个部分；及基于识别所述多个部分而对所述多个部分同时执行截断读取操作以将所述多个部分设置为处于第一状态下。
描述了一种设备。所述设备可包含：用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件；用于基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分的构件；及用于基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分的构件。
描述了一种设备。所述设备可包含：用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令的构件；用于基于所述起始而向与所述至少一个部分相关联的所有字线施加增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的电压的构件；用于基于所述起始而向所述至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的电压的构件；及用于基于所述起始而将所述至少一个部分的节点设置为第三电压的构件。
描述了一种设备。所述设备可包含：用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件；用于基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分的构件；及用于基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分的构件。
描述了一种设备。所述设备可包含：用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令的构件；用于基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的构件；用于基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的构件；及用于基于所述起始而将所述至少一个部分的节点设置为第三电压的构件。
描述了一种设备。所述设备可包含：用于接收对存储器阵列执行读取命令的部分的请求的构件；用于基于接收到的所述请求而识别所述存储器阵列的多个部分的构件；及用于基于识别所述多个部分而对所述多个部分同时执行截断读取操作以将所述多个部分设置为处于第一状态下的构件。
附图说明
本文中的揭示内容涉及且包含以下各图：
图1展示根据本发明的各种实施例的支持存储器阵列重置读取操作的实例存储器装置。
图2展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器阵列的示范性图式。
图3展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器单元的示范性图式。
图4展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器单元的示范性横截面图。
图5展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器阵列的示范性图式。
图6绘示根据本发明的实施例的支持存储器阵列重置读取操作的电路的实例。
图7绘示根据本发明的实施例的支持存储器阵列重置读取操作的存储器单元阈值电压分布的实例。
图8绘示根据本发明的实施例的与存储器阵列重置读取操作相关的实例。
图9展示根据本发明的实施例的支持存储器阵列重置读取操作的系统的图式。
图10展示根据本发明的实施例的支持存储器阵列重置读取操作的系统的图式。
图11至13展示绘示根据本发明的实施例的用于存储器阵列重置读取操作的方法的流程图。
具体实施方式
非易失性存储器装置可用于系统中。三维(3D)与非(NAND)存储器科技可用于此类非易失性存储器装置中且可以竞争性成本提供高密度存储器单元。3D NAND存储器装置可较适用于存储依序数据，例如图片、视频、音频或个人计算机(personal computer，PC)数据。然而，3D NAND存储器装置会具有有缺陷的块且需要错误校正码(error-correctioncode，ECC)操作以维持数据完整性。系统中的3D NAND存储器装置的性能会影响整个系统性能。举例来说，当原始位误差率(raw bit error rate，RBER)的变化引起重新读取触发以实现ECC可校正解决方案时，系统会显著地较慢。维持宽读取窗口预算(read window budget，RWB)及3D NAND存储器装置中的存储器单元的阈值电压(VT)的紧密分布可为重要因素以防止系统中的例如重新读取触发的事件。举例来说，根据本发明，重置读取操作可有助于确保3D NAND存储器阵列的块在预定瞬时状态下操作以产生紧密电池VT分布及宽RWB。
在一些实施例中，重置读取操作可与命令相关，可按系统判断而利用所述命令以有效率地将3D NAND存储器单元的一或多个块设置或维持为瞬时状态以减少系统中的重新读取触发。在一些实施例中，瞬时状态可具有提高的RWB。RWB一般是指电池VT分布中的两个不同群组之间的电压的分离。相比之下，稳定状态可指3D NAND存储器单元的一或多个块在所述块在一定量的时间内保持未读时所处的状态。在一些实施例中，相比于瞬时状态，稳定状态可与提高的RBER相关联。重置读取操作可运行完整读取操作的读取恢复部分，从而在针对存储器单元的一或多个块运行时产生较快的执行时间及降低的功耗。另外，重置读取操作可经配置以不仅在单个块上运行，而且在高达可由各种因素确定的最大数目个块的多个块上运行，所述因素包含由同时或不同时地使3D NAND存储器阵列的控制栅极斜升及斜降引发的功耗。在一些实施例中，可按产品设计识别经由计算器确定块的最大数目。在一些实施例中，重置读取操作可经配置以针对整个裸片(或另一子集)而自动地执行。在一些实施例中，重置读取操作可经配置以在擦除操作结束时自动地执行以在对裸片执行任何擦除之后使块进入瞬时状态。
前述论述提供本发明的综述。下文在重置读取的系统及存储器装置级操作的上下文中进一步描述上文所介绍的特征及技术。接着针对所述系统或存储器装置描述特定实施例，其在一些实施例中可包含3D NAND存储器装置。通过涉及重置读取操作的设备图、系统图及流程图进一步绘示且参考所述设备图、系统图及流程图描述本发明的这些及其它特征。
图1绘示根据本发明的各种实施例的支持存储器阵列重置读取操作的实施例存储器装置100。存储器装置100也可被称作电子存储器设备。存储器装置100包含可编程以存储不同状态的存储器单元105的阵列。存储器单元105的阵列可被称作存储器阵列、存储器核心等等。各存储器单元105可为可编程的以存储被表示为逻辑0及逻辑1的两个状态。在一些状况下，存储器单元105可经配置以存储多于两个逻辑状态。在一些实施例中，存储器单元105可包含3D NAND存储器单元。
存储器装置100可包含三维(3D)存储器阵列，其中二维(2D)存储器阵列形成于彼此的顶部上。与2D阵列相比，此情形可增大可在单个裸片或衬底上放置或产生的存储器单元的数目，这又可降低生产成本或提高存储器阵列的性能或兼备两者。基于图1中所描绘的实施例，存储器装置100中的存储器阵列包含多个层级。在一些实例中，所述层级可由电绝缘材料分离。各层级可对准或定位成使得存储器单元105可跨越各层级彼此对准(精确、重叠或大致对准)，从而形成存储器单元堆叠145。在一些状况下，存储器单元堆叠145可被称作存储器单元串，且串中的存储器单元105可如下文所解释而同时形成，使得存储器单元105相对于彼此自对准。
在一些实例中，存储器单元105的各行连接至存取线110，且存储器单元105的各列连接至数字线115。因此，一个存储器单元105可定位于存取线110与数字线115的相交处。此相交处可被称作存储器单元的地址。在一些实例中，存取线也可被称为字线，且数字线也可被称为位线。在一些状况下，字线110及位线115可彼此大体上垂直且可产生存储器单元的阵列。
在3D存储器阵列中，成一行的各层级可具有字线110。在一些状况下，存储器单元堆叠145可具有对存储器单元堆叠145中的存储器单元105共同的电极。举例来说，导电延伸部可耦合至数字线115且通常连接至存储器单元堆叠145中的存储器单元105。术语电极可指电导体，且在一些状况下，可用作至存储器单元105的电触点。电极可包含提供存储器装置100的元件或组件之间的导电路径的迹线、导线、导电线、导电层等等。
可通过激活或选择字线110及位线115来对存储器单元105执行例如读取及写入的操作，激活或选择可包含向相应线施加电压或电流。字线110及位线115可由导电材料制成，例如金属(例如铜(Cu)、铝(Al)、金(Au)、钨(W)、钛(Ti))、金属合金、碳或其它导电材料、合金或化合物。在一些状况下，字线110可包含多晶硅层。在选择存储器单元105之后，所得信号即刻可用以确定所存储逻辑状态。举例来说，可施加电压且所得电流可用以区分开相变材料的电阻式状态，或存储于浮动栅极中的显现为阈值电压差的电子的量。
可经由行解码器120及列解码器130控制存取存储器单元105。举例来说，行解码器120可从存储器控制器140接收行地址，且基于接收到的行地址而激活适当字线110。类似地，列解码器130可从存储器控制器140接收列地址且激活适当位线115。因此，通过激活一个字线110及一个位线115，可存取一个存储器单元105。
在存取之后，存储器单元105可即刻由感测组件125读取或感测。举例来说，感测组件125可经配置以基于通过存取存储器单元105所产生的信号而确定存储器单元105的所存储逻辑状态。信号可包含电压或电流，且感测组件125可包含电压感测放大器、电流感测放大器或两者。举例来说，电压可施加至存储器单元105(使用对应字线110及位线115)，且所得电流的量值可取决于存储器单元105的状态。同样地，电流可施加至存储器单元105，且用以产生电流的电压的量值可取决于存储器单元105的状态。感测组件125可包含各种晶体管或放大器，以便检测及放大信号，其可被称作锁存。存储器单元105的检测到的逻辑状态可接着被输出为输出135。在一些状况下，感测组件125可为列解码器130或行解码器120的部分。或，感测组件125可连接至列解码器130或行解码器120，或与其进行电子通信。
可通过类似地激活相关字线110及位线115来设置或写入存储器单元105，且至少一个逻辑值可存储于存储器单元105中。列解码器130或行解码器120可接受待写入至存储器单元105的数据，例如输入135。在3D NAND存储器的状况下，通过在浮动栅极或绝缘层中存储电子来写入存储器单元105。在相变存储器的状况下，通过例如通过使电流通过存储器元件来加热存储器元件而写入存储器单元105。
在一些存储器架构中，存取存储器单元105可降级或毁坏所存储逻辑状态，且可执行重新写入或刷新操作以将原始逻辑状态返回至存储器单元105。举例来说，在DRAM中，逻辑存储电容器会在感测操作期间部分地或完全放电，从而破坏所存储逻辑状态。因此，可在感测操作之后重新写入逻辑状态。另外，激活单个字线110可引起行中的所有存储器单元的放电；因此，可能需要重新写入行中的所有存储器单元105。但在例如3D NAND、FeRAM或PCM存储器的非易失性存储器中，存取存储器单元105可能不会毁坏逻辑状态，且因此，存储器单元105可能不需要在存取之后重新写入。
存储器控制器140可经由各种组件控制存储器单元105的操作(例如读取、写入、重新写入、刷新)，各种组件是例如行解码器120、列解码器130及感测组件125。在一些状况下，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可产生行地址信号及列地址信号以便激活所要的字线110及位线115。存储器控制器140还可产生及控制在存储器装置100的操作期间使用的各种电压电位或电流。大体来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可进行调整或变化，且可针对操作存储器装置100时所论述的各种操作而不同。此外，可同时存取存储器装置100内的一个、多个或所有存储器单元105；举例来说，可在将所有存储器单元105或一组存储器单元105设置为单个逻辑状态的重置操作期间同时存取存储器装置100的多个或所有单元。
在一些实施例中，存储器控制器140可与系统层级存储器控制器协同操作以对一或多个存储器单元(例如3D NAND存储器单元)的一或多个块执行重置读取操作。在一些实施例中，系统层级存储器控制器可发布根据一些设置特征及修整条件而执行重置读取命令的单个命令，且存储器控制器140可基于设置特征及修整条件而针对存储器装置100起始或执行重置读取命令。在一些实施例中，存储器控制器140可跟踪已在何时针对存储器装置100中的存储器阵列的一或多个块执行读取操作。基于此跟踪，存储器控制器140可经由与系统层级存储器控制器通信辅助系统层级存储器控制器发布执行一或多个重置读取操作的命令。
图2展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器阵列200的示范性示意图。3D NAND存储器阵列200可为如参看图1所描述的存储器单元105的阵列的实施例。3D NAND存储器阵列200可包含存储器单元串245、源极区域250、漏极区域255、位线215及字线210。位线215及字线210可为如参看图1所描述的位线115及字线110的实施例。源极区域250及漏极区域255可包含如下文参看图4及5所描述的额外组件。存储器单元串245可在两端处包含额外单元以考虑边界处的不均匀性相关联的过程变化。额外单元可能并不用以存储信息，而是提供用于以均匀过程条件制造有源存储器单元的过渡区域。有源存储器单元可用以存储被表示为逻辑状态的信息。在一些实施例中，串内的有源存储器单元的数目可为128。
在一些实施例中，存储器单元的块的所有字线210可在重置读取操作期间彼此电耦合，使得可调整字线210与由存储器单元串245内的有源存储器单元共享的沟道区域(未展示)之间的电位差，以至少部分地基于重置读取操作而实现存储器单元(例如3D NAND存储器单元)的块的瞬时状态(例如在完成重置读取操作之后)。在重置读取操作期间，在一些实施例中，位线215、源极区域250及漏极区域255可电耦合在一起且在第一电压电平(例如接地电位)下固定。
图3展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器单元300的示范性示意图。3D NAND存储器单元300可为存储器单元堆叠145及如参看图1及2所描述的存储器单元串245的实施例，其中图3中所描绘的各柱状结构可为存储器单元串245的实施例。3D NAND存储器单元可包含介电插头360、沟道365、穿隧氧化物370、多晶硅间电介质(inter poly-silicon dielectric，IPD)375及字线310。字线310可为如参看图1及2所描述的字线110及210的实施例。另外，3D NAND存储器单元还可包含多晶硅浮动栅极(未展示)。在一些实施例中，字线310之间的空间可包含介电层以提供电绝缘。沟道365及穿隧氧化物370出于说明性目的而被展示为非连续层，但在某些替代实施例中，可贯穿存储器单元的串为连续层。尽管包含于图3中的一些元件以数字指示符被标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
用于产生3D NAND存储器单元300的总制造顺序可如下文所描述而布置。多晶硅(例如字线310)与介电材料(例如字线310之间的介电层)的交替层可沉积于衬底上。衬底可能已具有互补金属氧化物硅(complementary metal oxide silicon，CMOS)电路系统或其上建构的存储器装置的其它组件。空穴(3D单元空穴)的阵列可形成于多晶硅与介电材料的交替层内。3D单元空穴提供可在其中随后形成存储器单元的串的空间。在形成3D单元空穴之后，可后接多晶硅层相对于介电材料的选择性凹进以产生空腔。多晶硅间电介质(IPD)层(例如IPD 375)可在3D单元空穴内部沉积而不完全填充空腔。在一些实施例中，IPD层可包含氧化物层、氮化物层及氧化物层。随后，多晶硅层(例如浮动栅极)可沉积以填充空腔而不完全填充3D单元空穴。可移除空腔外部沉积的过量多晶硅以在空腔内部仅留下多晶硅。接着，可在多晶硅层(例如沟道365)沉积之后沉积穿隧氧化物(例如穿隧氧化物370)。3D单元空穴中的剩余空间可填充有介电材料(例如介电插头360)。
可执行上文所描述的过程以同时形成一串存储器单元中存在的至少一些(如果并非全部)存储器单元。在一些实施例中，可在过程步骤结束时同时形成串内的128个有源存储器单元。因此，过程可提供竞争性制造成本，且消除与存储器层当中的显著未对准相关联的任何问题。在上文所描述的过程前后可存在额外过程步骤以完成制造3D NAND存储器装置的整个过程。
在一些实施例中，在重置读取操作期间，可使施加字线310至的电压增大至高于共享串内的沟道365的一或多个存储器单元的最高阈值电压的电平。这可使得沟道365在整个串中导电。如下文所论述，沟道365可随后在重置读取操作期间与串(未展示)的源极区域及漏极区域电断开。因此，串的沟道365可与串的源极区域及漏极区域电隔离且又电容耦合至字线，使得可建立及维持沟道365与字线310之间的电场以在重置读取操作完成时使3DNAND存储器单元处于瞬时状态下。
图4展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器单元400的示范性示意性横截面图。图4描绘与如参看图3所描述的3D单元空穴相关联的柱状结构的横截面图的一个实施例，所述单元空穴在其中形成有存储器单元。3D NAND存储器单元可包含介电插头460、沟道465、穿隧氧化物470、多晶硅间电介质(IPD)475、浮动栅极(floating gate，FG)412及字线410。介电插头460、沟道465、穿隧氧化物470、多晶硅间电介质(IPD)475可分别为如参看图3所描述的介电插头360、沟道365、穿隧氧化物370及多晶硅间电介质(IPD)375的实施例。字线410可为如参看图1至3所描述的字线110、210及310的实施例。另外，字线410之间的空间可包含介电层以在一些实施例中提供电绝缘。如上文所提及，在一些实施例中，沟道465及穿隧氧化物470可贯穿单元串内的存储器单元连续。应了解，FG 412可与至少一或多个相邻FG电隔离，且如IPD 475及穿隧氧化物470的至少一或多个字线可在一些实施例中完全囊封FG 412。IPD 475提供也被称为控制栅极(controlgate，CG)与浮动栅极(floating gate，FG)的字线410之间的电容耦合。在3D NAND存储器操作期间，各种量的电子可存储于FG 412中以调制3D NAND存储器单元的阈值电压(VT)。
在3D NAND存储器操作期间，可通过控制与沟道465及CG相关联的电压电平来将电子注入至FG 412或从FG 412移除电子。在一些实施例中，当相对于沟道465在CG处存在充分高的正电压时，可跨越穿隧氧化物470将电子从沟道465吸引至FG 412。另一方面，当相对于CG在沟道465处存在充分高的正电压时，可跨越穿隧氧化物470将电子从FG 412移除至沟道465。在给定时间时存储于FG 412中的电子的量可决定3DNAND存储器单元的阈值电压。换句话说，当在FG 412中存在相对更大量的电子时，对应3D NAND存储器单元可在相比于在其FG中具有更少量的电子的另一3D NAND存储器单元时展现相对较高的阈值电压。当施加电压以读取存储于3D NAND存储器单元中的信息时，3D NAND存储器单元的不同阈值电压可产生不同信号。
在图4中还展示源极区域450。源极区域450可为如参看图2所描述的源极区域250的实施例。源极区域450可包含源极选择栅极装置(select gate device for source，SGS)的栅极451及用于存储器单元400的串的源极452。在一些状况下，源极452可被称作源极平面。应了解，沟道465可物理上连接至源极452，如图4中所绘示。取决于施加至SGS的栅极451的电压电平，与栅极451相关联的沟道可高度导电(例如接通(ON)，具有大于阈值的导电性水平)或高度电阻(例如关断(OFF)，具有小于阈值的导电性水平)。即，当施加至栅极451的电压电平高于SGS的阈值电压时，与SGS相关联的沟道可高度导电且因此将沟道465电连接至源极452。当施加至栅极451的电压电平低于SGS的阈值电压时，与SGS相关联的沟道可高度电阻且因此将沟道465与源极452电断开。因此，可通过控制施加至SGS的栅极451的电压电平来使沟道465与源极452电连接或断开。
在一些实施例中，在重置读取操作期间，施加至SGS的栅极451的第一电压可增大至高于电连接至源极452的沟道465中产生的SGS的阈值电压。如上文所论述，施加至字线410的第二电压可增大至高于存储器单元串中的存储器单元的最高阈值电压。随后，施加至SGS的栅极451的第一电压可减小至低于SGS的阈值电压，从而使得沟道465与源极452电断开。在一些实施例中，SGS的栅极451可辅助在重置读取操作期间电隔离沟道465。
图5展示根据本发明的各种实施例的支持存储器阵列重置读取操作的3D NAND存储器阵列500的示范性示意图。3D NAND存储器阵列500可为如参看图2所描述的3D NAND存储器阵列200的实施例。3D NAND存储器阵列500可包含3D NAND存储器单元串545、源极区域550、漏极区域555及位线515。出于说明的目的，为简单起见而省略各存储器单元的细节，但沟道565及字线510除外。沟道565可为如参看图4所描述的沟道465的实施例。源极区域550可为如参看图2及4所描述的源极区域250及450的实施例。尽管包含于图5中的一些元件以数字指示符被标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或将被理解为类似。
漏极区域555可为如关于图2所描述的漏极区域255的实施例。源极区域550可进一步包含与源极552相关联的SGS的栅极551。源极区域550、SGS的栅极551及源极552可分别为如运用图4所描述的源极区域450、SGS的栅极451及源极452的实施例。漏极区域555可进一步包含与漏极557相关联的漏极选择栅极装置(select gate device for drain，SGD)的栅极556。与漏极557相关联的SGD的栅极556可与存储器单元的单元串(例如串545)的沟道电连接或断开直至漏极557，这取决于施加至栅极556的电压电平。漏极557可电连接至位线515。位线515可为如参看图1及2所描述的位线115及215的实施例。字线510可为如参看图1至4所描述的字线110、210、310及410的实施例。字线510与沟道565之间的交叉点可被视为各3D NAND存储器单元定位的位置。
在一些实施例中，在重置读取操作期间，施加至SGD的栅极556的第一电压可增大至高于SGD的阈值电压，从而使得沟道565电连接至漏极557。如上文所论述，施加至字线510的第二电压可增大至高于串545中的存储器单元的最高阈值电压。随后，施加至SGD的栅极551的第一电压可减小至低于SGD的阈值电压，从而使得沟道565与漏极557电断开。SGD的栅极556可辅助在重置读取操作期间电隔离沟道565。
图6绘示根据本发明的实施例的支持存储器阵列重置读取操作的电路600的实施例。电路600可包含3D NAND存储器单元665的串645、位线615、与漏极657相关联的SGD 660的栅极656、字线610，及与源极652相关联的SGS 670的栅极651。3D NAND存储器单元665的串645可为如参看图5所描述的存储器单元串545的实施例。3D NAND存储器单元串(例如串645)可包含3D NAND存储器单元665。位线615可为如参看图1、2及5所描述的位线115、215及515的实施例。漏极657可为如图5中所描述的漏极575的实施例。与漏极657相关联的SGD的栅极656可为如图5中所描述的栅极556的实施例。字线610可为如参看图1至5所描述的字线110、210、310、410及510的实施例。字线的数目可对应于串645中的存储器单元的数目。在一些实例中，所述数目可为128(排除与额外存储器单元相关联的字线)。源极652可为如图4及5中所描述的源极452及552的实施例。与源极652相关联的SGS的栅极651可为如图4及5中所描述的栅极451及551的实施例。尽管包含于图6中的一些元件以数字指示符被标记，其它对应元件未被标记，但在努力提高所描绘特征的可视性及清晰度的过程中，所述元件相同或类似。
在3D NAND存储器操作期间，可施加与源极652、与源极652相关联的SGS的栅极651、字线610、漏极657、与漏极657相关联的SGD的栅极656及位线615相关联的各种电压电平以对存储器串645中的至少一些3D NAND存储器单元执行一或多个操作(例如编程、擦除或读取)。在一些状况下，在第一操作(例如读取操作)期间，正电压可施加至连接至漏极657的位线615，而源极652可连接至接地或虚拟接地(例如大致0V)。在一些状况下，施加至漏极657的电压可为1V。另外，施加至栅极651及656的电压可增大至高于与源极652相关联的一或多个SGS及与漏极657相关联的一或多个SGD的一或多个阈值电压，使得与存储器串645相关联的沟道可电连接至漏极657及源极652。
同时，除了所选字线(即，与串645中的未选定单元相关联的字线)以外的多个字线610(例如在一些状况下为所有字线610)可连接至高于串645中的存储器单元的最高阈值电压(VT)的电压(例如VREAD)。VREAD可使得串645中的所有未选定存储器单元“接通”，使得各未选定存储器单元可在与其相关联的沟道中维持高导电性。在一些实施例中，与所选电池相关联的字线可连接至电压VTarget。可在经擦除存储器单元的VT与存储器串645中的经编程存储器单元的VT之间的值下选择VTarget。当所选存储器单元展现出经擦除VT(例如VTarget>所选存储器单元的VT)时，所选存储器单元可响应于VTarget的施加而“接通”，且因此允许电流在从位线615至源极652的存储器串645的沟道中流动。当所选存储器单元展现出经编程VT(例如因此VTarget<所选存储器单元的VT)时，所选存储器单元可响应于VTarget的施加而“关断”，且因此禁止电流在从位线615至源极652的存储器串645的沟道中流动。在一些实施例中，电流流动或其缺乏可由如参看图1所描述的感测组件125感测到以读取串645内的所选3DNAND存储器单元中的存储信息。
在一些实施例中，在重置读取操作期间，所有字线610可耦合在一起。施加至耦合在一起的所有字线的电压可增大至高于串645中的存储器单元的最高阈值电压。在一些实施例中，SGD的栅极656及/或SGS的栅极651中的一或多者可增大至高于SGD及SGS的阈值电压，以将串645的沟道电连接至可在第一电压(例如接地电位)下固定的源极652及漏极657。随后，SGD的栅极656及/或SGS的栅极651中的一或多者可减小至低于SGD及SGS的阈值电压，使得串645的沟道可与源极652及漏极657隔离。
图7绘示根据本发明的实施例的支持存储器阵列重置读取操作的存储器单元阈值电压(VT)分布700的实施例。VT分布700依据一或多个存储器单元的VT(x轴)而描绘具有某一VT(y轴)的数个存储器单元。分布710可展现VT1的中值VT，而分布720可展现VT2的中值VT。分布710的最高VT与分布720的最低VT之间的电压差可与读取窗口预算(RWB1)相关或有关。在一些实施例中，所施加VTarget应落入RWB1内以确定存储器单元展现如上文参看图6所描述的分布710还是分布720的VT。
在一些状况下，重复的编程及擦除循环、时间推移或其组合可使得VT分布移位及/或变得更宽。分布715可表示分布710的经扩宽分布，且分布725可表示可基于一或多种情形而发生的分布720的经扩宽分布。在一些实施例中，分布715及725可或可不展现分布710及720的相同中值VT。与分布715及分布725相关联的所得RWB2可显著地比RWB1窄且需要对RWB2内的VTarget确定及施予的较紧密控制以准确地确定存储器单元展现分布715还是分布725的VT。当两个VT分布之间的RWB变得不能忍受地窄时，恰当的VTarget定位会变得困难，且对存储器单元的信息的准确确定可能不可确定，从而使得位误差率(BER)的水平提高。
在一些实施例中，当系统遭遇与次最佳BER相关联的误差时，系统可触发重新读取以实现错误校正码(ECC)可校正解决方案且经历系统性能的显著损失。在一些状况下，触发速率及BER恢复时间依据RWB、工作温度及每存储器单元逻辑位的数目。因此，维持存储器装置的紧密VT分布、宽RWB及较低水平的BER可对于使用此类存储器装置的系统的可靠操作是合乎需要的。
在一些实施例中，分布710及720可对应于展现宽RWB及较低水平的BER存储器单元的瞬时状态，而分布715及725可对应于展现较窄RWB及较高水平的BER的存储器单元的稳定状态。
图8绘示描绘根据本发明的实施例的支持存储器阵列重置读取操作的随时间变化的电压的电压曲线800的实施例。电压800描绘施加至一或多个组件或元件(例如字线、SGS及SGD的栅极、源极、漏极、位线)的电压的各种改变。字线可指如参看图1至6所描述的字线110、210、310、410、510及610。SGS的栅极可指如参看图4至6所描述的SGS的栅极451、551及651。SGD的栅极可指如参看图5及6所描述的栅极556及656。电压800可描述重置读取操作期间的电压条件。电压曲线800可表示重置读取操作(例如完整读取操作的部分)期间的电压条件。举例来说，电压805可施加至与3DNAND存储器阵列的块相关联的所有字线(例如字线610)。在一些状况下，电压805可施加至与块相关联的字线的至少一子集。另外，电压810可施加至与SGD(例如栅极656)的源极及栅极相关联的至少一个SGS(例如栅极651)的所有栅极或至少栅极的子集，且电压815可施加至存储器串的源极(例如源极652)、漏极(例如漏极657)及/或位线(例如位线615)且可在重置读取操作期间保持恒定。在一些实施例中，重置读取操作可起始提供条件以确保3D NAND存储器单元处于3D NAND存储器单元展现具有宽RWB及较低水平的BER的紧密分布的条件的动作。所述条件可被称作瞬时状态，且相比于如参看图7所描述的分布715或725，瞬时状态下的3D NAND存储器单元可被表示为分布710或720。另外，当3D NAND存储器单元不在瞬时状态下时，重置读取操作可将3D NAND存储器单元设置于瞬时状态下。
如上文所论述，3D NAND存储器单元的状态在重置读取操作完成时可被称作瞬时状态。瞬时状态可为经编程3D NAND存储器单元的临时状态。当3D NAND单元处于瞬时状态下时，可实现存储器单元VT分布(例如紧密VT分布)及BER中的最佳标准偏差，这是因为可针对瞬时状态而调谐RWB且可在瞬时状态下减少随机电报噪声(random telegraph noise，RTN)。相比之下，当在充足时间段内保持空闲时，经编程3D NAND存储器单元的状态可被称作稳定状态。当3D NAND存储器单元处于稳定状态下时，由于存储器单元VT分布及VT移位的潜在扩宽而存在RWB不利方面。因此，在一些实施例中，相比于稳定状态，可由重置读取操作设置的瞬时状态可能与较紧密VT分布、较宽RWB及较低水平的BER相关。
重置读取操作可包含预备部分840、斜变部分850及恢复部分860。在预备部分840期间，可采取预备步骤，例如接通且将芯片上电压泵提升至一或多个电压电平，且对可被执行重置读取操作的3D NAND存储器阵列的一或多个部分进行解码。在一些实施例中，部分可对应于3D NAND存储器阵列的至少一个块。3D NAND存储器阵列的块可包含3D NAND存储器单元串。3D NAND存储器单元串可指如参看图2至6所描述的串245、345、445、545及645。以下论述描述重置读取操作期间的电压条件的改变，且响应于电压改变而涉及与3D NAND存储器单元串相关联的半导体装置层级操作。可参考如在一些实施例中参看图6所描述的电路图理解论述。
在重置读取操作的斜变部分850期间，电压805可增大至电压电平V1。在一些实施例中，V1可被称作VPassR且可高于块中的至少一些存储器单元的最高VT。因此，当电压805达到V1时，块的整个存储器单元可响应于电压805而“接通”。同时，或至少在部分重叠的时间段期间，电压810可在一些实施例中在比电压810达到V1更短的时间量内达到V2。在一些实施例中，V2可与SGS及SGD两者的VT不同(例如更高)。因此，当施加至SGS及SGD的栅极的电压810达到V2时，存储器单元串的源极及漏极(例如源极652及漏极657)电连接至存储器单元串(例如串645)的沟道。电压815可施加至存储器串的源极(例如源极652)、漏极(例如漏极657)及/或位线(例如615)且在重置读取操作期间保持恒定，其中源极、漏极及位线或其组合可被视作以电气方式连接的共同节点。在一些实施例中，电压815可在电压电平V3下在重置读取操作期间保持恒定。在一些状况下，电压815可处于第一电压(例如接地、虚拟接地，大致0V)下。在一些状况下，电压815可对应于可有益于实现存储器单元的瞬时状态的某一固定电压电平。
在重置读取操作的恢复部分860期间，电压805可减小至低于VPassR。当电压805减小至低于3D NAND存储器单元的VT时，与存储器单元相关联的沟道的部分可不再高度导电。此现象可被称作“夹断”。当在3D NAND存储器单元串中的一或多个单元处在电压805减小时发生夹断时，串中的沟道可不再始终持续导电。另外，当电压805开始减小时，电压810可大致同时减小至低于SGS及SGD两者的VT。一旦电压810减小至低于SGS及SGD的VT，存储器串的沟道就可与源极、漏极及块的至少一些位线电断开。因此，存储器串的沟道可变得与块的源极、漏极及至少一些位线电隔离，但可在施加至字线的电压805继续减小时电容耦合至字线(例如控制栅极(control gate，CG))。结果，恢复部分860可针对经编程块而将沟道电位驱动为负，从而在沟道与字线(即，CG)之间建立使存储器单元处于瞬时状态下的电场。然而，当存储器单元在充分长的时间内保持空闲时，沟道与字线(即，CG)之间的电场耗散且存储器单元可进入稳定状态。电场可缓解多晶硅沟道中的捕获，且可以可归因于与上文所描述的3D NAND存储器单元的瞬时状态相关联的益处。
在一些实施例中，上文所描述的重置读取操作可使一或多个块进入瞬时状态，同时提高效率。可经由估计器(例如计算器)确定可被执行重置读取操作的块的最大数目，所述估计器可考虑产品设计识别、功耗、执行时间、时间及/或其它因素以起始或执行与字线及/或重置读取操作相关联的SGS及SGD的栅极的斜升及斜降。
图9展示根据本发明的实施例的支持存储器阵列重置读取操作的系统900的图式。系统900可包含装置905。装置905可包含处理器930、系统存储器控制器920及各种存储器装置970、975及980。装置905还可包含输入/输出控制器935、基本输入/输出系统(basicinput/output system，BIOS)组件925、板支撑封装(board support package，BSP)926、外围组件940、直接存储器存取控制器(direct memory access controller，DMAC)960。装置905的组件可经由总线910彼此电子通信。
装置905可为计算装置、电子装置、移动计算装置或无线装置。装置905可为便携式电子装置。装置905可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴式装置、互联网连接装置等等。在一些实施例中，装置905经配置用于经由一或多个装置(例如基站、接入点)进行双向无线通信。在一些实施例中，装置905能够进行机器类型通信(machine-type communication，MTC)、机器对机器(machine-to-machine，M2M)通信或装置对装置(device-to-device，D2D)通信。装置905可被称作用户设备(user equipment，UE)、站(STA)、移动终端等等。
处理器930可经配置以直接或经由系统存储器控制器920与各种存储器装置970、975、980或其任何组合一起操作。在一些状况下，处理器930可执行系统存储器控制器920的功能。处理器930可为通用处理器、数字信号处理器(digital signal processor，DSP)、专用集成电路(application-specific integrated circuit，ASIC)、现场可编程门阵列(field-programmable gate array，FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。
系统存储器控制器920可经配置以与处理器930一起操作。系统存储器控制器920还可经配置以与各种存储器装置970、975、980或其任何组合一起操作。
存储器装置970可各自包含一或多个存储器单元阵列以存储数字信息。存储器装置970可经配置以与处理器930或系统存储器控制器920一起操作。在一些实施例中，存储器装置970可经配置以充当用于处理器930或系统存储器控制器920的存储器组的缓冲器存储器。在一些实施例中，一或多个存储器装置970可存在于装置905中。
存储器装置975可包含经配置以与两个或更多个层级中结构化的存储器单元阵列一起操作的本地存储器控制器。存储器装置975的本地存储器控制器还可经配置以与处理器930一起操作。存储器装置975的本地存储器控制器可经配置以处置存储器单元的不同特性以有效率地与处理器930一起操作。在一些实施例中，第一层级存储器单元可为可以短响应时间提供大量每秒输入/输出操作(input/output operations per second，IOPS)以处置各种工作负载的3D XPointTM存储器。在一些实施例中，第二层级存储器单元可为可比第一层级存储器单元以相对更低的成本针对数据存储提供高容量的3D NAND存储器。存储器装置975可在一些状况下包含其它类型的存储器阵列或存储器阵列的组合。
存储器装置980可包含经配置以与一或多个存储器单元阵列一起操作的本地存储器控制器。存储器装置980的本地存储器控制器还可经配置以与处理器930或系统存储器控制器920一起操作。在一些实施例中，存储器单元可包含非易失性或易失性存储器单元或非易失性与易失性存储器单元两者的组合。在一些实施例中，存储器装置980的本地存储器控制器可经配置以处置存储器阵列的可变页大小，其中存储器阵列包含非易失性存储器单元，例如铁电存储器单元。在一些实施例中，页大小可针对存储器阵列在某一大小下固定，其中存储器阵列包含易失性存储器单元，例如DRAM单元。在一些实施例中，一或多个存储器装置980可存在于装置905中。
DMAC 960可使得处理器930能够运用存储器装置970、975或980执行直接存储器存取。举例来说，DMAC 960可支持处理器930以直接存取存储器装置970、975或980，而不参与或操作系统存储器控制器920。
外围组件940可为可集成至装置905中的任何输入或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(universal serial bus，USB)控制器、串行或并行端口，或例如外围组件互连(peripheral component interconnect，PCI)或加速图形端口(accelerated graphicsport，AGP)槽的外围卡槽。外围组件940可为由所属领域的技术人员理解为外围装置的其它组件。
BIOS组件925或板支撑封装(BSP)926可为包含被操作为固件的基本输入/输出系统(BIOS)的软件组件，BIOS可初始化及运行系统900的各种硬件组件。BIOS组件925或BSP926还可管理处理器930与各种组件之间的数据流，各种组件是例如外围组件940、输入/输出控制器935等等。BIOS组件925或BSP 926可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
输入/输出控制器935可管理处理器930与外围组件940、输入装置945或输出装置950之间的数据通信。输入/输出控制器935还可管理未集成至装置905中的外围装置。在一些状况下，输入/输出控制器935可表示外部外围装置的物理连接件或端口。
输入装置945可表示将输入提供至装置905或其组件的位于装置905外部的装置或信号。这可包含用户接口或与其它装置介接或位于其间的接口。在一些状况下，输入装置945可为经由外围组件940与装置905介接或可由输入/输出控制器935管理的外围装置。
输出装置950可表示经配置以从装置905或其组件中的任一者接收输出的位于装置905外部的装置或信号。输出装置950的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等等。在一些状况下，输出装置950可为经由外围组件940与装置905介接或可由输入/输出控制器935管理的外围装置。
装置905的组件可由经设计以进行其功能的电路系统构成。这可包含各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器，或经配置以进行本文中所描述的功能的其它有源或无源元件。
在一些实施例中，存储器装置980可为3D NAND存储器装置。在一些实施例中，系统存储器控制器920可与存储器装置980的本地存储器控制器981协同操作以对存储器阵列982的3D NAND存储器单元的一或多个块执行重置读取操作。在一些实施例中，系统存储器控制器920可经由处理器930(例如从外部源)接收将3D NAND存储器单元的一或多个块保持在瞬时状态下或在3D NAND存储器单元的一或多个块在稳定状态下的情况下起始将其转变成瞬时状态的命令。
图10展示根据本发明的实施例的支持存储器阵列重置读取操作的系统1000的图式。系统1000可为如参看图9所描述的系统900的实施例且可包含装置1005。装置1005可为如参看图9所描述的装置905的实施例。装置1005可包含处理器1030、系统存储器控制器1020及存储器装置1080。处理器1030可经配置以经由总线1010-a与系统存储器控制器1020一起操作。系统存储器控制器1020可经配置以经由总线1010与处理器1030及存储器装置1080一起操作。处理器1030可为如参看图9所描述的处理器930的实施例。系统存储器控制器1020可为如参看图9所描述的系统存储器控制器920的实施例。存储器装置1080可为如参看图9所描述的存储器装置980的实施例。总线1010可为如参看图9所描述的总线910的实施例。
在一些实施例中，存储器装置1080可包含本地存储器控制器1081及存储器阵列1082。本地存储器控制器1081可为如参看图9所描述的本地存储器控制器981的实施例。存储器阵列1082可为如参看图9所描述的存储器阵列982的实施例。在一些实施例中，存储器阵列1082可包含3D NAND存储器单元或使用与3D NAND不同的非易失性存储器科技的其它种类的非易失性存储器单元。在一些实施例中，本地存储器控制器1081可经配置以处置重置读取操作的方面。本地存储器控制器1081可经配置以与存储器阵列1082一起操作。另外，本地存储器控制器1081可经配置以经由总线1010-b与系统存储器控制器1020一起操作。
在一些状况下，一种设备可包含存储器阵列、处理器、与所述存储器阵列及所述处理器耦合的控制器，所述控制器可操作以：识别用于将所述存储器阵列的至少一个部分设置为临时状态的读取命令的部分，至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分，且至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分。
在一些状况下，执行所述读取命令的所述部分可包含执行读取操作的子集，其中所述读取操作包括所述子集及数据感测部分。在一些状况下，所述控制器可进一步可操作以确定数个部分，将至少部分地基于所述存储器阵列的产品设计识别而同时对所述数个部分执行所述读取命令的所述部分，其中执行所述读取命令的所述部分是至少部分地基于确定所述数个部分。在一些状况下，所述控制器可进一步可操作以从所述处理器接收执行所述读取命令的所述部分的请求，其中识别所述读取命令的所述部分是至少部分地基于接收到的所述请求。
在一些实施例中，描述一种设备。所述设备可包含用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件、用于至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分的构件，及用于至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分的构件。
在一些状况下，所述设备可进一步包含用于确定数个部分的构件，将至少部分地基于所述存储器阵列的产品设计识别而同时对所述数个部分执行所述读取命令的所述部分，其中执行所述读取命令的所述部分是至少部分地基于确定所述数个部分。在一些状况下，所述设备可进一步包含用于从处理器接收执行所述读取命令的所述部分的请求的构件，其中识别所述读取命令的所述部分是至少部分地基于接收到的所述请求。
在一些状况下，一种设备可包含存储器阵列、处理器、与所述存储器阵列及所述处理器耦合的控制器，所述控制器可操作以：起始将所述存储器阵列的至少一个部分设置为临时状态的重置读取命令、至少部分地基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压、至少部分地基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压，及至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压。
在一些状况下，将所述存储器阵列的所述至少一个部分设置为所述临时状态的所述重置读取命令可包含起始将所述至少一个部分转变成所述临时状态或使所述至少一个部分维持在所述临时状态下。在一些状况下，所述控制器可进一步可操作以至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压、至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压，且所述节点包括源极、漏极、位线或其组合。在一些状况下，所述控制器可进一步可操作以识别与所述重置读取命令相关联的设置特征及修整条件，其中所述设置特征及所述修整条件由所述处理器设置，且至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述重置读取命令的配置。
在一些实施例中，描述一种设备。所述设备可包含用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令的构件、用于至少部分地基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的构件、用于至少部分地基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的构件，及用于至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压的构件。
在一些状况下，所述设备可进一步包含用于起始将所述至少一个部分转变成所述临时状态或使所述至少一个部分维持在所述临时状态下的构件。在一些状况下，所述设备可进一步包含用于至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压的构件，及用于至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压的构件。在一些状况下，所述设备可进一步包含用于识别与所述重置读取命令相关联的设置特征及修整条件的构件，其中所述设置特征及所述修整条件由处理器设置，及用于至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述重置读取命令的配置的构件。
在一些实施例中，存储器阵列1082可包含3D NAND存储器单元。在一些实施例中，系统存储器控制器1020可与本地存储器控制器1081协同操作以对3D NAND存储器单元的一或多个块执行重置读取操作。在一些实施例中，系统存储器控制器1020可发布根据某些设置特征及修整条件而执行重置读取命令的单个命令，且本地存储器控制器1081接管且依照设置特征及修整条件而针对存储器阵列1082起始或执行重置读取命令。在一些实施例中，本地存储器控制器1081可跟踪已在何时针对存储器阵列1082中的存储器阵列的一或多个块执行读取操作以便辅助系统存储器控制器1020发布执行重置读取操作的命令。
图11展示绘示根据本发明的实施例的用于存储器阵列重置读取操作的方法1100的流程图。方法1100的操作可由如参看图9所描述的系统存储器控制器920或如参看图10所描述的系统存储器控制器1020实施。在一些实施例中，系统存储器控制器1020可在重置读取操作期间识别及运行完整读取操作的读取恢复部分。完整读取操作可包含与如关于图1至6所描述的数据感测或输送相关联的额外部分。完整读取操作可在完整读取操作结束时包含读取恢复部分。在一些状况下，重置读取操作可为完整读取操作的子集。在一些实施例中，系统存储器控制器1020可确定基于自已对一或多个块执行读取操作以来的持续时间而运行重置读取操作，这是因为块可能已由于时间流逝而恢复至稳定状态。在一些实施例中，重置读取操作可经配置以一次对一个块执行。在其它实施例中，重置读取操作可经配置以在重叠或同时时间段期间并行地对多个块执行。可按产品设计识别经由计算器确定用于运行重置读取操作块的数目。数目可包含3D NAND存储器装置中存在的块的总数目。
在一些实施例中，重置读取操作的各种选项可经由一或多个设置特征及/或一或多个修整条件加以配置。设置特征与修整条件的组合可影响或决定重置读取操作的模式。设置特征可包含以下操作的指示：启用重置读取命令且针对单个块模式执行重置读取命令(即，针对单个块或在被发出为多平面操作的情况下针对所有平面上的单个块执行重置读取操作)、最大块模式(即，并行地对最大数目个块执行重置读取操作，如由修整条件所定义)、自动模式(即，存储器装置自动地对最大数目个块并行地执行重置读取操作，如由整个存储器装置的修整条件所定义)、擦除后自动模式(即，在擦除操作完成之后执行的自动模式)等等。修整条件可包含启用设置特征、定义用以执行重置读取操作的块的数目、定义与增大针对与最大数目个块相关联的字线施加的电压相关的时间、定义关于与最大数目个块相关联的放电字线的时间的指示。
在框1105处，系统存储器控制器1020可识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分。可根据参看图1至10所描述的方法而执行框1105的操作。
在框1110处，系统存储器控制器1020可至少部分地基于读取命令的部分而识别存储器阵列的至少一个部分。可根据参看图1至10所描述的方法而执行框1110的操作。
在框1115处，系统存储器控制器1020可至少部分地基于识别存储器阵列的至少一个部分而对存储器阵列的至少一个部分执行读取命令的部分。可根据参看图1至10所描述的方法而执行框1115的操作。
描述了用于执行例如方法1100的一或多种方法的设备。所述设备可包含用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件、用于至少部分地基于读取命令的部分而识别存储器阵列的至少一个部分的构件，及用于至少部分地基于识别存储器阵列的至少一个部分而对存储器阵列的至少一个部分执行读取命令的部分的构件。
描述了用于执行例如方法1100的一或多种方法的另一设备。所述设备可包含存储器阵列及与存储器阵列进行电子通信的本地存储器控制器，其中本地存储器控制器可操作以识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分、至少部分地基于读取命令的部分而识别存储器阵列的至少一个部分，及至少部分地基于识别存储器阵列的至少一个部分而对存储器阵列的至少一个部分执行读取命令的部分。
在本文中所描述的方法1100及设备的一些实例中，执行读取命令的部分可进一步包含用于执行读取操作的读取恢复部分的过程、特征、构件或指令，其中读取操作包括读取恢复部分及数据感测部分。本文中所描述的方法1100及设备的一些实例可进一步包含用于进行以下操作的过程、特征、构件或指令：将施加至与至少一个部分相关联的所有字线的电压增大至高于至少一个部分的存储器单元的阈值电压的第一电压、将施加至至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于至少一个选择栅极装置的第二阈值电压的第二电压，及将施加至至少一个部分的源极、漏极、位线或其组合的电压设置为第三电压。本文中所描述的方法1100及设备的一些实例可进一步包含用于进行以下操作的过程、特征、构件或指令：至少部分地基于达到第一电压而将施加至所有字线的电压从第一电压减小至第四电压，及至少部分地基于减小施加至所有字线的电压而将施加至至少一个选择栅极装置的至少一个栅极的电压从第二电压减小至低于第二阈值电压。
在本文中所描述的方法1100及设备的一些实例中，临时状态可包含至少一个部分的存储器单元的瞬时状态，其包含用于进行以下操作的过程、特征、构件或指令：在执行读取命令的部分之后将存储器单元的字线与沟道电位差保持在低于存储器单元的源极、漏极、位线或其组合的电压的电平下。本文中所描述的方法1100及设备的一些实例可进一步包含用于确定自至少一个部分的最后读取操作以来的持续时间的过程、特征、构件或指令，其中识别存储器阵列的至少一个部分是至少部分地基于确定持续时间。在本文中所描述的方法1100及设备的一些实例中，至少一个部分对应于存储器阵列的单个块。
本文中所描述的方法1100及设备的一些实例可进一步包含用于确定执行读取命令的部分的模式的过程、特征、构件或指令，其中执行读取命令的部分是至少部分地基于确定模式。本文中所描述的方法1100及设备的一些实例可进一步包含用于识别存储器阵列的产品设计识别的过程、特征、构件或指令，其中确定模式包括确定存储器阵列的数个部分，将至少部分地基于产品设计识别而对所述数个部分执行读取命令的部分。本文中所描述的方法1100及设备的一些实例可进一步包含用于至少部分地基于确定数个部分而对存储器阵列的多个部分同时执行读取命令的部分的过程、特征、构件或指令。在本文中所描述的方法1100及设备的一些实例中，多个部分包括存储器阵列的总数目个块。
在本文中所描述的方法1100及设备的一些实例中，存储器阵列包含至少一个三维与非(NAND)存储器单元。本文中所描述的方法1100及设备的一些实例可进一步包含用于进行以下操作的过程、特征、构件或指令：接收执行读取命令的请求，及至少部分地基于接收到请求而起始读取命令的部分。本文中所描述的方法1100及设备的一些实例可进一步包含用于进行以下操作的过程、特征、构件或指令：识别与读取命令的部分相关联的设置特征及修整条件，及至少部分地基于识别设置特征及修整条件而确定用于执行读取命令的部分的配置，其中执行读取命令的部分是至少部分地基于确定配置。
在本文中所描述的方法1100及设备的一些实例中，设置特征及修整条件可包含对单个块执行读取命令的部分。在本文中所描述的方法1100及设备的一些实例中，设置特征及修整条件可包含对由修整条件定义的最大数目个块执行读取命令的部分。在本文中所描述的方法1100及设备的一些实例中，设置特征及修整条件可包含自动执行读取命令的部分或在擦除后自动执行读取命令的部分。
图12展示绘示根据本发明的实施例的用于存储器阵列重置读取操作的方法1200的流程图。方法1200的操作可由如参看图9所描述的系统存储器控制器920或如参看图10所描述的系统存储器控制器1020实施。
在框1205处，系统存储器控制器1020可起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令。可根据参看图1至10所描述的方法而执行框1205的操作。
在框1210处，系统存储器控制器1020可至少部分地基于起始而向与至少一个部分相关联的所有字线施加增大至高于至少一个部分的存储器单元的阈值电压的第一电压的电压。可根据参看图1至10所描述的方法而执行框1210的操作。
在框1215处，系统存储器控制器1020可至少部分地基于起始而向至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于至少一个选择栅极装置的第二阈值电压的第二电压的电压。可根据参看图1至10所描述的方法而执行框1215的操作。
在框1220处，系统存储器控制器1020可至少部分地基于起始而将至少一个部分的节点设置为第三电压。可根据参看图1至10所描述的方法而执行框1220的操作。
描述了用于执行例如方法1200的一或多种方法的设备。所述设备可包含用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令的构件、用于至少部分地基于起始而向与至少一个部分相关联的所有字线施加增大至高于至少一个部分的存储器单元的阈值电压的第一电压的电压的构件、用于至少部分地基于起始而向至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于至少一个选择栅极装置的第二阈值电压的第二电压的电压的构件，及用于至少部分地基于起始而将至少一个部分的节点设置为第三电压的构件。
描述了用于执行例如方法1200的一或多种方法的另一设备。所述设备可包含存储器阵列及与存储器阵列进行电子通信的本地存储器控制器，其中本地存储器控制器可操作以起始将存储器阵列的至少一个部分设置为临时状态的重置读取命令、至少部分地基于起始而向与至少一个部分相关联的所有字线施加增大至高于至少一个部分的存储器单元的阈值电压的第一电压的电压、至少部分地基于起始而向至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于至少一个选择栅极装置的第二阈值电压的第二电压的电压，及至少部分地基于起始而将至少一个部分的节点设置为第三电压。
在本文中所描述的方法1200及设备的一些实例中，将存储器阵列的至少一个部分设置为临时状态的重置读取命令可进一步包含用于起始将至少一个部分转变成临时状态的过程、特征、构件或指令。在本文中所描述的方法1200及设备的一些实例中，将存储器阵列的至少一个部分设置为临时状态的重置读取命令可进一步包含用于使至少一个部分维持在临时状态下的过程、特征、构件或指令。在本文中所描述的方法1200及设备的一些实例中，节点包含源极、漏极、位线或其组合。本文中所描述的方法1200及设备的一些实例可进一步包含用于进行以下操作的过程、特征、构件或指令：至少部分地基于达到第一电压而将施加至与至少一个部分相关联的所有字线的电压从第一电压减小至第四电压，及至少部分地基于减小施加至所有字线的电压而将施加至至少一个部分的至少一个选择栅极装置的至少一个栅极的电压从第二电压减小至低于第二阈值电压。
在本文中所描述的方法1200及设备的一些实例中，第一电压高于第二电压，第二电压高于第三电压，且第三电压是接地电位。在本文中所描述的方法1200及设备的一些实例中，重置读取命令包括读取操作的读取恢复部分，读取操作包括读取恢复部分及数据感测与传送部分，且读取恢复部分可进一步包含用于进行以下操作的过程、特征、构件或指令：施加增大至高于存储器单元的阈值电压的第一电压的电压、施加增大至高于至少一个选择栅极装置的第二阈值电压的第二电压的电压，及将至少一个部分的节点设置为第三电压。
图13展示绘示根据本发明的实施例的用于存储器阵列重置读取操作的方法1300的流程图。方法1300的操作可由如参看图9所描述的系统存储器控制器920或如参看图10所描述的系统存储器控制器1020实施。
在框1305处，系统存储器控制器1020可接收对存储器阵列执行读取命令的部分的请求。可根据参看图1至10所描述的方法而执行框1305的操作。
在框1310处，系统存储器控制器1020可至少部分地基于接收到的请求而识别存储器阵列的多个部分。可根据参看图1至10所描述的方法而执行框1310的操作。
在框1315处，系统存储器控制器1020可至少部分地基于识别多个部分而对多个部分同时执行截断读取操作以将多个部分设置为处于第一状态下。可根据参看图1至10所描述的方法而执行框1315的操作。
描述了用于执行例如方法1300的一或多种方法的设备。所述设备可包含用于接收对存储器阵列执行读取命令的部分的请求的构件、用于至少部分地基于接收到的请求而识别存储器阵列的多个部分的构件，及用于至少部分地基于识别多个部分而对多个部分同时执行截断读取操作以将多个部分设置为处于第一状态下的构件。
描述了用于执行例如方法1300的一或多种方法的另一设备。所述设备可包含存储器阵列及与存储器阵列进行电子通信的本地存储器控制器，其中本地存储器控制器可操作以接收对存储器阵列执行读取命令的部分的请求、至少部分地基于接收到的请求而识别存储器阵列的多个部分，及至少部分地基于识别多个部分而对多个部分同时执行截断读取操作以将多个部分设置为处于第一状态下。
本文中所描述的方法1300及设备的一些实例可进一步包含用于至少部分地基于识别多个部分而确定所识别的多个部分的第一状态的过程、特征、构件或指令，其中执行截断读取操作是至少部分地基于确定所识别的多个部分的第一状态。在本文中所描述的方法1300及设备的一些实例中，执行截断读取操作可进一步包含用于至少部分地基于确定所识别的多个部分的第一状态而使多个部分维持在第一状态下的过程、特征、构件或指令。本文中所描述的方法1300及设备的一些实例可进一步包含用于选择截断读取操作的过程、特征、构件或指令，截断读取操作是完整读取操作的部分，其中执行截断读取操作是至少部分地基于选择截断读取操作。
应注意，上文所描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合所述方法中的两者或多于两者的特征。
可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示在贯穿以上描述中可能引用的数据、指令、命令、信息、信号、位、符号及码片。一些图示可将信号绘示为单一信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。
如本文中所使用，术语“虚拟接地”是指在约零伏特(0V)的电压下固持但未与接地直接连接的电路的节点。因此，虚拟接地的电压可临时变动，且在稳定状态下返回至约0V。虚拟接地可使用各种电子电路元件实施，例如由运算放大器及电阻器组成的分压器。然而，其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”意指连接至约0V。
术语“电子通信”及“耦合”是指组件之间的支持组件之间的电子流动的关系。这可包含组件之间的直接连接，或可包含中间组件。进行电子通信或彼此耦合的组件可主动地交换电子或信号(例如在供能电路中)，可能不会主动地交换电子或信号(例如在去能电路中)，但可经配置及可操作以在电路被供能时交换电子或信号。作为实例，通过开关(例如晶体管)物理上连接的两个组件进行电子通信或可耦合，而不论开关的状态(即，断开或闭合)。
本文中所论述的一或多个晶体管可表示场效应晶体管(field-effecttransistor，FET)，且包括包含源极、漏极及栅极的三端子装置。所述端子可经由导电材料(例如金属)连接至其它电子元件。源极及漏极可为导电的，且可包括大程度掺杂，例如退化的半导体区。源极与漏极可由轻微掺杂的半导体区或沟道分离。如果沟道为n型(即，多数载流子为电子)，那么FET可被称为n型FET。如果沟道为p型(即，多数载流子为空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物封端。可通过将电压施加至栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加至n型FET或p型FET可导致沟道变得导电。当将大于或等于晶体管的阈值电压的电压施加至晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加至晶体管栅极时，晶体管可“关断”或“去激活”。
本文中所阐述的描述结合附图描述实施例配置且并不表示可实施于或处于权利要求书的范围内的所有实施例。本文中所使用的术语“示范性”意指“充当实施例、例子或说明”，且并不意指“优选”或“优于其它实施例”。出于提供对所描述技术的理解的目的，详细描述包含特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图的方式展示熟知的结构及装置以便避免混淆所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记之后加上破折号及在类似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示在贯穿以上描述中可能引用的数据、指令、命令、信息、信号、位、符号及码片。
结合本文中的揭示内容所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文中所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可被实施为计算装置的组合(例如数字信号处理器(digital signal processor，DSP)与微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心，或任何其它此类配置)。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任何组合进行实施。如果以由处理器执行的软件进行实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体而传输。其它实施例及实施方案处于本发明及随附权利要求书的范围内。举例来说，归因于软件的本质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任一者的组合执行的软件进行实施。实施功能的特征还可物理上位于各种位置处，包含经分布使得功能的部分在不同物理位置处实施。此外，如本文中所使用(包含在权利要求书中)，“或”在用于项目列表(例如以例如“中的至少一者”或“中的一或多者”的短语作为结尾的项目列表)中时指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应被认作对封闭条件集合的参考。举例来说，在不脱离本发明的范围的情况下，经描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。换句话说，如本文中所使用，应以与短语“至少部分地基于”相同的方式来解释短语“基于”。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一处传送至另一处的任何媒体。非暂时性存储媒体可为可利用通用或专用计算机存取的任何可用媒体。作为实例而非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(electrically erasable programmable read onlymemory，EEPROM)、紧密光盘(compact disk，CD)ROM或其它光盘存储、磁盘存储或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接被恰当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光缆、双绞线、数字订户线(digitalsubscriber line，DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波的无线科技包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(digital versatile disc，DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再生数据，而光盘通过激光以光学方式再生数据。以上各者的组合也可包含于计算机可读媒体的范围内。
本文中的描述经提供以使所属领域的技术人员能够作出或使用本发明。在不脱离本发明的范围的情况下，对本发明的各种修改对于所属领域的技术人员来说将显而易见，且可将本文中所定义的一般原理应用于其它变体。因此，本发明并不意欲限于本文中所描述的实施例及设计，而应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。

Claims (62)

1.一种用于操作存储器设备的方法，其包括：
识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分；
至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分；及
至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分，其中执行所述读取命令的所述部分包括执行与重置读取操作不同的完整读取操作的读取恢复部分。
2.根据权利要求1所述的方法，其中所述完整读取操作包括所述读取恢复部分及数据感测部分，且其中所述完整读取操作的所述读取恢复部分将所述存储器阵列的所述至少一个部分设置为所述临时状态。
3.根据权利要求1所述的方法，其进一步包括：
将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压；
将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压；及
将施加至所述至少一个部分的源极、漏极、位线或其组合的电压设置为第三电压。
4.根据权利要求3所述的方法，其进一步包括：
至少部分地基于达到所述第一电压而将施加至所有字线的所述电压从所述第一电压减小至第四电压；及
至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压。
5.根据权利要求1所述的方法，其中所述临时状态包括：
所述至少一个部分的存储器单元的瞬时状态，其包含在执行所述读取命令的所述部分之后将所述存储器单元的字线与沟道电位差保持在低于所述存储器单元的源极、漏极、位线或其组合的电压的电平下。
6.根据权利要求1所述的方法，其进一步包括：
确定自所述至少一个部分的最后读取操作以来的持续时间，其中识别所述存储器阵列的所述至少一个部分是至少部分地基于确定所述持续时间。
7.根据权利要求1所述的方法，其中所述至少一个部分对应于所述存储器阵列的单个块。
8.根据权利要求1所述的方法，其进一步包括：
确定执行所述读取命令的所述部分的模式，其中执行所述读取命令的所述部分是至少部分地基于确定所述模式。
9.根据权利要求8所述的方法，其进一步包括：
识别所述存储器阵列的产品设计识别，其中确定所述模式包括确定所述存储器阵列的数个部分，将至少部分地基于所述产品设计识别而对所述数个部分执行所述读取命令的所述部分。
10.根据权利要求9所述的方法，其进一步包括：
至少部分地基于确定所述数个部分而对所述存储器阵列的多个部分同时执行所述读取命令的所述部分。
11.根据权利要求10所述的方法，其中所述多个部分包括所述存储器阵列的总数目个块。
12.根据权利要求1所述的方法，其中所述存储器阵列包括：
至少一个三维与非NAND存储器单元。
13.根据权利要求1所述的方法，其进一步包括：
接收执行所述读取命令的请求；及
至少部分地基于接收到所述请求而起始所述读取命令的所述部分。
14.根据权利要求13所述的方法，其进一步包括：
识别与所述读取命令的所述部分相关联的设置特征及修整条件；及
至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述读取命令的所述部分的配置，其中执行所述读取命令的所述部分是至少部分地基于确定所述配置。
15.根据权利要求14所述的方法，其中所述设置特征及所述修整条件包括对单个块进行的所述读取命令的所述部分的执行。
16.根据权利要求14所述的方法，其中所述设置特征及所述修整条件包括对由所述修整条件定义的最大数目个块进行的所述读取命令的所述部分的执行。
17.根据权利要求14所述的方法，其中所述设置特征及所述修整条件包括对所述读取命令的所述部分的自动执行。
18.一种用于操作存储器设备的方法，其包括：
起始将存储器阵列的至少一个部分设置为临时状态的重置读取操作，其中不同于所述重置读取操作的完整读取操作包括读取恢复部分及数据感测部分，且其中所述重置读取操作包括所述完整读取操作的所述读取恢复部分；
至少部分地基于所述起始而向与所述至少一个部分相关联的所有字线施加增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的电压；
至少部分地基于所述起始而向所述至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的电压；及
至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压。
19.根据权利要求18所述的方法，其中将所述存储器阵列的所述至少一个部分设置为所述临时状态的所述重置读取操作包括：
起始所述至少一个部分至所述临时状态的转变。
20.根据权利要求18所述的方法，其中将所述存储器阵列的所述至少一个部分设置为所述临时状态的所述重置读取操作包括：
使所述至少一个部分维持在所述临时状态下。
21.根据权利要求18所述的方法，其中所述节点包括源极、漏极、位线或其组合。
22.根据权利要求18所述的方法，其进一步包括：
至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压；及
至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压。
23.根据权利要求22所述的方法，其中：
所述第一电压高于所述第二电压；
所述第二电压高于所述第三电压；且
所述第三电压是接地电位。
24.根据权利要求18所述的方法，其中：
所述完整读取操作包括数据传送部分，且
所述读取恢复部分包括施加增大至高于所述存储器单元的所述阈值电压的所述第一电压的所述电压、施加增大至高于所述至少一个选择栅极装置的所述第二阈值电压的所述第二电压的所述电压，及将所述至少一个部分的所述节点设置为所述第三电压。
25.一种存储器设备，其包括：
存储器阵列；
处理器；
控制器，其与所述存储器阵列及所述处理器耦合，所述控制器可操作以：
识别用于将所述存储器阵列的至少一个部分设置为临时状态的读取命令的部分；
至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分；及
至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分，执行所述读取命令的所述部分包括执行完整读取操作的读取恢复部分，其中所述完整读取操作不同于重置读取操作。
26.根据权利要求25所述的存储器设备，其中所述控制器进一步可操作以：
确定数个部分，将至少部分地基于所述存储器阵列的产品设计识别而同时对所述数个部分执行所述读取命令的所述部分，其中执行所述读取命令的所述部分是至少部分地基于确定所述数个部分。
27.根据权利要求25所述的存储器设备，其中所述控制器进一步可操作以：
从所述处理器接收执行所述读取命令的所述部分的请求，其中识别所述读取命令的所述部分是至少部分地基于接收到的所述请求。
28.一种存储器设备，其包括：
存储器阵列；
处理器；
控制器，其与所述存储器阵列及所述处理器耦合，所述控制器可操作以：
起始将所述存储器阵列的至少一个部分设置为临时状态的重置读取操作，其中不同于所述重置读取操作的完整读取操作包括读取恢复部分及数据感测部分，且其中所述重置读取操作包括所述完整读取操作的所述读取恢复部分；
至少部分地基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压；
至少部分地基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压；及
至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压。
29.根据权利要求28所述的存储器设备，其中将所述存储器阵列的所述至少一个部分设置为所述临时状态的所述重置读取操作包括：
起始所述至少一个部分至所述临时状态的转变或使所述至少一个部分维持在所述临时状态下。
30.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以：
至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压；
至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压；且
其中所述节点包括源极、漏极、位线或其组合。
31.根据权利要求28所述的存储器设备，其中所述控制器进一步可操作以：
识别与所述重置读取操作相关联的设置特征及修整条件，其中所述设置特征及所述修整条件由所述处理器设置；及
至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述重置读取操作的配置。
32.一种用于操作存储器设备的方法，其包括：
接收对存储器阵列执行重置读取操作的请求，其中所述重置读取操作包括不同于所述重置读取操作的完整读取操作的子集，且其中所述重置读取操作包括所述完整读取操作的读取恢复部分；
至少部分地基于接收到的所述请求而识别所述存储器阵列的多个部分；及
对所述多个部分中的每一者同时执行截断读取操作，其中所述截断读取操作包括所述完整读取操作的所述子集且至少部分地基于识别所述多个部分而将所述多个部分设置为处于第一状态下。
33.根据权利要求32所述的方法，其进一步包括：
至少部分地基于所述识别所述多个部分而确定所识别的所述多个部分的所述第一状态，其中执行所述截断读取操作是至少部分地基于确定所识别的所述多个部分的所述第一状态。
34.根据权利要求32所述的方法，其中执行所述截断读取操作包括：
至少部分地基于确定所识别的所述多个部分的所述第一状态而使所述多个部分维持在所述第一状态下。
35.根据权利要求32所述的方法，其进一步包括：
选择所述截断读取操作，其中执行所述截断读取操作是至少部分地基于选择所述截断读取操作。
36.一种存储器设备，其包括：
用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件；
用于至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分的构件；及
用于至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分的构件，其中执行所述读取命令的所述部分包括执行与重置读取操作不同的完整读取操作的读取恢复部分。
37.根据权利要求36所述的存储器设备，其中所述完整读取操作包括所述读取恢复部分及数据感测部分，且其中所述完整读取操作的所述读取恢复部分将所述存储器阵列的所述至少一个部分设置为所述临时状态。
38.根据权利要求36所述的存储器设备，其进一步包括：
用于将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的构件；
用于将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的构件；及
用于将施加至所述至少一个部分的源极、漏极、位线或其组合的电压设置为第三电压的构件。
39.根据权利要求38所述的存储器设备，其进一步包括：
用于至少部分地基于达到所述第一电压而将施加至所有字线的所述电压从所述第一电压减小至第四电压的构件；及
用于至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压的构件。
40.根据权利要求36所述的存储器设备，其进一步包括：
用于在执行所述读取命令的所述部分之后将存储器单元的字线与沟道电位差保持在低于所述存储器单元的源极、漏极、位线或其组合的电压的电平下的构件。
41.根据权利要求36所述的存储器设备，其进一步包括：
用于确定自所述至少一个部分的最后读取操作以来的持续时间的构件，其中识别所述存储器阵列的所述至少一个部分是至少部分地基于确定所述持续时间。
42.根据权利要求36所述的存储器设备，其进一步包括：
用于确定执行所述读取命令的所述部分的模式的构件，其中执行所述读取命令的所述部分是至少部分地基于确定所述模式。
43.根据权利要求42所述的存储器设备，其进一步包括：
用于识别所述存储器阵列的产品设计识别的构件，其中确定所述模式包括确定所述存储器阵列的数个部分，将至少部分地基于所述产品设计识别而对所述数个部分执行所述读取命令的所述部分。
44.根据权利要求43所述的存储器设备，其进一步包括：
用于至少部分地基于确定所述数个部分而对所述存储器阵列的多个部分同时执行所述读取命令的所述部分的构件。
45.根据权利要求36所述的存储器设备，其进一步包括：
用于接收执行所述读取命令的请求的构件；及
用于至少部分地基于接收到所述请求而起始所述读取命令的所述部分的构件。
46.根据权利要求45所述的存储器设备，其进一步包括：
用于识别与所述读取命令的所述部分相关联的设置特征及修整条件的构件；及
用于至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述读取命令的所述部分的配置的构件，其中执行所述读取命令的所述部分是至少部分地基于确定所述配置。
47.一种存储器设备，其包括：
用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取操作的构件，其中不同于所述重置读取操作的完整读取操作包括读取恢复部分及数据感测部分，且其中所述重置读取操作包括所述完整读取操作的所述读取恢复部分；
用于至少部分地基于所述起始而向与所述至少一个部分相关联的所有字线施加增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的电压的构件；
用于至少部分地基于所述起始而向所述至少一个部分的至少一个选择栅极装置的至少一个栅极施加增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的电压的构件；及
用于至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压的构件。
48.根据权利要求47所述的存储器设备，其进一步包括：
用于起始所述至少一个部分至所述临时状态的转变的构件。
49.根据权利要求47所述的存储器设备，其进一步包括：
用于使所述至少一个部分维持在所述临时状态下的构件。
50.根据权利要求47所述的存储器设备，其进一步包括：
用于至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压的构件；及
用于至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压的构件。
51.根据权利要求47所述的存储器设备，其进一步包括：
用于施加增大至高于所述存储器单元的所述阈值电压的所述第一电压的所述电压的构件；
用于施加增大至高于所述至少一个选择栅极装置的所述第二阈值电压的所述第二电压的所述电压的构件；及
用于将所述至少一个部分的所述节点设置为所述第三电压的构件。
52.一种存储器设备，其包括：
用于识别用于将存储器阵列的至少一个部分设置为临时状态的读取命令的部分的构件；
用于至少部分地基于所述读取命令的所述部分而识别所述存储器阵列的所述至少一个部分的构件；及
用于至少部分地基于识别所述存储器阵列的所述至少一个部分而对所述存储器阵列的所述至少一个部分执行所述读取命令的所述部分的构件，包括执行完整读取操作的读取恢复部分，其中所述完整读取操作不同于重置读取操作。
53.根据权利要求52所述的存储器设备，其进一步包括：
用于确定数个部分的构件，将至少部分地基于所述存储器阵列的产品设计识别而同时对所述数个部分执行所述读取命令的所述部分，其中执行所述读取命令的所述部分是至少部分地基于确定所述数个部分。
54.根据权利要求52所述的存储器设备，其进一步包括：
用于从处理器接收执行所述读取命令的所述部分的请求的构件，其中识别所述读取命令的所述部分是至少部分地基于接收到的所述请求。
55.一种存储器设备，其包括：
用于起始将存储器阵列的至少一个部分设置为临时状态的重置读取操作的构件，其中不同于所述重置读取操作的完整读取操作包括读取恢复部分及数据感测部分，且其中所述重置读取操作包括所述完整读取操作的所述读取恢复部分；
用于至少部分地基于所述起始而将施加至与所述至少一个部分相关联的所有字线的电压增大至高于所述至少一个部分的存储器单元的阈值电压的第一电压的构件；
用于至少部分地基于所述起始而将施加至所述至少一个部分的至少一个选择栅极装置的至少一个栅极的电压增大至高于所述至少一个选择栅极装置的第二阈值电压的第二电压的构件；及
用于至少部分地基于所述起始而将所述至少一个部分的节点设置为第三电压的构件。
56.根据权利要求55所述的存储器设备，其进一步包括：
用于起始所述至少一个部分至所述临时状态的转变或使所述至少一个部分维持在所述临时状态下的构件。
57.根据权利要求55所述的存储器设备，其进一步包括：
用于至少部分地基于达到所述第一电压而将施加至与所述至少一个部分相关联的所有字线的所述电压从所述第一电压减小至第四电压的构件；及
用于至少部分地基于减小施加至所有字线的所述电压而将施加至所述至少一个部分的所述至少一个选择栅极装置的所述至少一个栅极的所述电压从所述第二电压减小至低于所述第二阈值电压的构件。
58.根据权利要求55所述的存储器设备，其进一步包括：
用于识别与所述重置读取操作相关联的设置特征及修整条件的构件，其中所述设置特征及所述修整条件由处理器设置；及
用于至少部分地基于识别所述设置特征及所述修整条件而确定用于执行所述重置读取操作的配置的构件。
59.一种存储器设备，其包括：
用于接收对存储器阵列执行重置读取操作的请求的构件，其中所述重置读取操作包括不同于所述重置读取操作的完整读取操作的子集，且其中所述重置读取操作包括所述完整读取操作的读取恢复部分；
用于至少部分地基于接收到的所述请求而识别所述存储器阵列的多个部分的构件；及
用于至少部分地基于识别所述多个部分而对所述多个部分中的每一者同时执行截断读取操作，其中所述截断读取操作包括所述完整读取操作的所述子集且将所述多个部分设置为处于第一状态下的构件。
60.根据权利要求59所述的存储器设备，其进一步包括：
用于至少部分地基于所述识别所述多个部分而确定所识别的所述多个部分的所述第一状态的构件，其中执行所述截断读取操作是至少部分地基于确定所识别的所述多个部分的所述第一状态。
61.根据权利要求59所述的存储器设备，其进一步包括：
用于至少部分地基于确定所识别的所述多个部分的所述第一状态而使所述多个部分维持在所述第一状态下的构件。
62.根据权利要求59所述的存储器设备，其进一步包括：
用于选择所述截断读取操作的构件，其中执行所述截断读取操作是至少部分地基于选择所述截断读取操作。
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