CN111129068A

CN111129068A - 集成电路及其制造方法

Info

Publication number: CN111129068A
Application number: CN201911056904.5A
Authority: CN
Inventors: 林世杰
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-10-31
Filing date: 2019-10-31
Publication date: 2020-05-08
Anticipated expiration: 2039-10-31
Also published as: TW202027307A; US11997931B2; US20200136019A1; KR102399734B1; TWI782240B; DE102019126956A1; US20220336728A1; KR20200050431A; CN111129068B

Abstract

一种集成电路及其制造方法。本案的一些实施例提供一种磁阻随机存取记忆体单元，包括条型磁穿隧接面，其中反铁磁性层、自由层、阻障层及基准层具有实质上对准的侧壁。间隔物抵靠住反铁磁性层、自由层、阻障层及基准层中每一层的侧壁。条型磁穿隧接面由用于磁阻随机存取记忆体单元的分隔磁穿隧接面的图案的单一元素制造。条形磁穿隧接面的阻障层具有比柱形磁穿隧接面更大的面积，导致磁阻随机存取记忆体单元寿命延长，因为阻障层具有跨阻障层的较低穿隧电流密度。

Description

集成电路及其制造方法

技术领域

本揭露的一些实施例是有关于一种集成电路以及制造集成电路的方法。

背景技术

一些集成电路制造制程包括与制造数据储存器电路元件关联的制造步骤。数据储存器元件，诸如动态随机存取记忆体(dynamic random access memory；DRAM)、静态随机存取记忆体(static random access memory；SRAM)、快闪记忆体(非挥发性记忆体的形式)，将数据储存器电路元件放置于紧密堆叠的元件阵列中的集成电路中，以最小化由数据储存器元件占据的晶片面积。

磁阻随机存取记忆体(Magnetoresistive random access memory；MRAM)为一种类型的数据储存器元件，其中基于电路元件中的磁场的取向储存信息。MRAM使用磁场来储存信息，而不是储存器电路元件中电荷的存在/缺失，或者储存在数据储存器电路元件中的电荷的数量。

发明内容

在一些实施例中，一种集成电路包括磁阻随机存取记忆体单元。磁阻随机存取记忆体单元包括条型磁穿隧接面、反铁磁性层以及间隔物。条型磁穿隧接面具有基准层、自由层以及阻障层。基准层包括第一可磁化材料。自由层包括第二可磁化材料。阻障层位于基准层与自由层之间。反铁磁性层位在自由层上方。间隔物接触基准层的侧壁与反铁磁性层的侧壁。

在一些实施例中，一种制造集成电路的方法包括以下步骤。在基板上方沉积第一铁磁性材料。将第一磁场施加至第一铁磁性材料。当将第一磁场施加至第一铁磁性材料以在第一铁磁性材料中设定磁场取向时退火第一铁磁性材料。在第一铁磁性层上方沉积阻障材料。在阻障材料上方沉积第二铁磁性材料。在第二铁磁性材料上方沉积反铁磁性材料。蚀刻第一铁磁性材料、阻障材料、第二铁磁性材料以界定磁穿隧接面，及反铁磁性材料，其中蚀刻包括界定与第一铁磁性材料的侧壁对准的反铁磁性材料的侧壁。

在一些实施例中，一种集成电路包括磁穿隧接面与反铁磁性层。磁穿隧接面具有基准层、自由层及基准层与自由层之间的阻障层，其中阻障层与自由层之间的介面具有第一面积。反铁磁性层位在自由层上方，其中反铁磁性层及基准层的介面具有等于第一面积的第二面积，其中第一磁穿隧接面侧壁沿第一反铁磁性层侧壁延伸达磁穿隧接面的长度的至少一半。

附图说明

当结合附图阅读时，根据以下详细描述可更好地理解本揭示案的一些实施例的态样。应注意，根据工业标准实践，各种特征未按比例绘制。事实上，为论述清楚，各特征的尺寸可任意地增加或缩小。

图1为根据一些实施例的磁穿隧接面的横截面视图；

图2为根据一些实施例的集成电路的剖面图；

图3A为根据一些实施例的集成电路的剖面图；

图3B为根据一些实施例的MRAM单元的条型的俯视图；

图4为根据一些实施例的制造集成电路的方法的流程图；

图5A至图5H为根据一些实施例的在制造制程的各阶段期间的集成电路的剖面图。

【符号说明】

100…磁穿隧接面

102…基准层

104…阻障层

105…间隔物层

106A…自由层

106B…第一自由层膜

106C…耦合层

106D…第二自由层膜

107…抗钉扎层

108…反铁磁性层

109…晶种层

110…位元线

112…间隔物

200…集成电路

201…层间介电(ILD)材料

202…磁穿隧接面

202A…基准层

202B…阻障层

202C…自由层

203…层间介电材料

204A…导电线

204B…导电线

205…层间介电材料

206…间隔物

207…顶表面

208…反铁磁性层

209…第一长度

210A…通孔

210B…通孔

212A…导电线

212B…导电线

212C…导电线

214…通孔

216…通孔

218…介面

220…顶表面

300…集成电路

301…导电线

302…磁穿隧接面

303…MRAM单元

304…反铁磁性层

305R…读取电流

305W…写入电流

306…间隔物

307…接面长度

308A…导电线(第一MTJ侧壁)

308B…导电线(第二MTJ侧壁)

308C…第三MTJ侧壁

308D…第四MTJ侧壁

309…第一高度

310A…第一通孔(第一AFL侧壁)

310B…第二通孔(第二AFL侧壁)

310C…通孔(第三AFL侧壁)

310D…第四AFL侧壁

312…通孔

313…基板

314…源极

315A…聚线

316R…漏极

316W…漏极

318…源线

320R…字线

320W…字线

340…条型磁穿隧接面

342…接面宽度

398…第一方向

399…第二方向

400…方法

402…步骤

404…步骤

406…步骤

408…步骤

410…步骤

412…步骤

414…步骤

416…步骤

500…集成电路

502…基座层间介电材料

503…通孔

504A…导电线

504B…导电线

505…集成电路

506…磁穿隧接面堆叠

506B…磁穿隧接面

508…反铁磁性材料(反铁磁性层)

510…图案化材料

512…间隔物

514…第二层图案化材料

515…集成电路

516…图案化材料开口

518…层间介电(ILD)

520…通孔开口

522A…通孔开口

522B…通孔开口

524…开口

525…集成电路

526A…沟槽开口

526B…沟槽开口

526C…沟槽开口

528A…导电条

528B…导电条

528C…导电条

530A…电极

530B…高通孔

530C…短通孔

532A…双重功能电极

532B…通孔

534A…通孔

535…集成电路

545…集成电路

555…集成电路

565…集成电路

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实现所提供标的的不同特征。下文描述部件、值、操作、材料、布置或类似项的特定实例，以简化本揭示案的一些实施例。当然，此等实例仅为实例且不意欲为限制性。考虑其他部件、值、操作、材料、布置或类似项。举例而言，在随后描述中在第二特征上方或在第二特征上第一特征的形成可包括第一及第二特征形成为直接接触的实施例，以及亦可包括额外特征可形成在第一及第二特征之间，使得第一及第二特征可不直接接触的实施例。另外，本揭示案的一些实施例在各实例中可重复元件符号及/或字母。此重复为出于简单清楚的目的，且本身不指示所论述各实施例及/或配置之间的关系。

另外，空间相对用语，诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者，在此为便于描述可用于描述诸图中所图示一个元件或特征与另一(些)元件或(多个)特征的关系。除图形中描绘的方向外，空间相对用语意图是包含元件在使用或操作中的不同方向。设备可为不同朝向(旋转90度或在其他的方向)及可因此同样地解释在此使用的空间相对的描述词。

磁阻随机存取记忆体(MRAM)为一种形式的用于集成电路的的数据储存器元件。相比于其他装置，MRAM使用少量功率来读取及写入数据。相比于其他装置，MRAM亦具有长数据保持时间。在一些实施例中，MRAM单元具有多年数据保持时间，而读取及写入数据的功耗类似于动态随机存取记忆体(DRAM)单元的单一读取或写入操作。然而，相比于DRAM，MRAM能够储存数据，而不需要定期更新单元以保存储存的数据。

MRAM单元包括磁穿隧接面(magnetic tunnel junctions；MTJ)，其致能使用穿隧磁阻(tunneling magnetoresistance；TMR)以决定MRAM单元的信息量。磁穿隧接面包括至少三层的堆叠，包括由阻障层分隔的两个铁磁性层(基准层(亦称为钉扎层)及自由层)。基准层具有具锁定磁场取向的可磁化材料层，及自由层具有其中磁场取向在不同取向之间变化的可磁化材料层。当基准层及自由层的磁场被对准为具有相同取向时，MRAM单元允许大量电流流入，相比于当基准层的磁场与自由层的磁场具有相反取向时允许电流流过MRAM单元的量。不同量的电流与MRAM单元的不同信息状态(例如，高电流量与“1”位元相关联，及低电流量与“0”位元相关联，或反之亦然)相关联。

由于MRAM单元的磁场能够提供长期数据储存，所以MRAM单元在集成电路及半导体制造方面的兴趣愈来愈大。在一些实施例中，MRAM单元中MTJ的基准层及/或自由层的磁化保持与储存的信息位元相关联的磁场取向高达几年或更久，在热致场翻转发生之前。MRAM单元的读取时间及写入时间为快速的(以DRAM单元读取速度的量级)，但数据保持时间的数量级大于没有更新的DRAM单元的数据保持时间的数量级。

相比于圆柱型或柱型磁穿隧接面，由于自由层的体积增大，条型磁穿隧接面的数据保持寿命更长。MRAM单元的热稳定性Δ根据以下等式(1)来决定。

在MRAM单元中，K_u为磁各向异性，其与自由层的磁化(m)及各向异性场(H_k)成正比，及V为自由层体积。随着各向异性能量K_uV增大，材料的磁化增大，其有助于防止材料的磁化由于热扰动转换(在温度T，k_BT为可磁化材料的热起伏能量)。防止热搅动磁性转换越久，保持储存的信息(在可磁化材料的磁化中)越久。例如，～60的热稳定性提供储存的磁性信息的大约10年的保留时间。随着自由层的体积增大，磁穿隧接面的热稳定性线性增大。因此，自由层体积的加倍对应于磁穿隧接面的热稳定性的约加倍。

MRAM单元的寿命与MTJ的基准层及自由层中可磁化材料之间的阻障层的品质有关。当阻障层材料正在分解时，MTJ穿隧磁阻随着习用电流流动替换MTJ的基准层及钉扎层之间的穿隧而降低。因此，保持阻障层的品质会增长MRAM单元的寿命。

在一些实施例中，MRAM单元被描述为具有条型磁穿隧接面，其中磁穿隧接面的长度及宽度为不同长度，其中自由层体积大于在习用柱型或圆柱型磁穿隧接面中发现的(其中磁穿隧接面的长度及宽度为相同的，或几乎相同)。在一些实施例中，条型MRAM单元的阻障层的面积大于在柱型或圆柱型磁穿隧接面中发现的。随着阻障层的面积增大，跨阻障层的电流密度减小，从而增大条型MRAM单元的可靠性或寿命，与柱型或圆柱型磁穿隧接面形成对比。在一些实施例中，MRAM单元的反铁磁性(或重金属)层在集成电路的层中具有与基准层、自由层及阻障层相同的横向尺寸。亦即，反铁磁性层、自由层、阻障层及基准层的侧壁实质上彼此对准，因为侧壁在单一蚀刻制程中界定。

相比于圆柱型或柱型MRAM单元，使用单一蚀刻制程(例如，以形成反铁磁性层、自由层、阻障层及基准层的条型堆叠)减少用以制造MRAM单元的图案化遮罩的数目。一种用于条型MRAM单元的制造制程使用相同图案化遮罩以分隔集成电路层中个别磁穿隧接面元件(例如，基准层、阻障层及自由层)，及用以引导个别反铁磁性层(重金属层)段抵靠磁穿隧接面形成。相反，在其他方法中，针对反铁磁性层及基准层、阻障层、自由层堆叠段中的每一者使用单独的图案化遮罩。例如，在柱型或圆柱型MRAM单元中(例如见图2)，相对于反铁磁性层(例如图2的反铁磁性层208)的尺寸，磁穿隧接面(例如图2的磁穿隧接面202)具有微小的面积，以及使用单独的图案化遮罩以形成磁穿隧接面及反铁磁性层中的每一者。

在MRAM单元制造方法的一些实施例中，介电材料层沉积于反铁磁性层、基准层、阻障层及自由层上方，以在磁穿隧接面单元与其他电路元件之间形成间隔物，及以在制造制程期间降低集成电路的其他部分的重金属元素污染的风险。在一些实施例中，在MRAM单元的磁穿隧接面堆叠的顶部上方减薄间隔物，而不是完全去除。介电材料在磁穿隧接面堆叠上方的剩余部分有时用作蚀刻停止层。此种蚀刻停止层可在层间介电(inter-layerdielectric；ILD)材料层中蚀刻通孔至磁穿隧接面单元的开口期间使用，此层间介电材料层在磁穿隧接面堆叠的直接上方。

图1为根据一些实施例的磁穿隧接面100的横截面视图。磁穿隧接面100为自旋轨道扭矩(spin-orbit torque；SOT)磁穿隧接面。磁穿隧接面包括晶种层109、抗钉扎层107、基准层102、阻障层104及自由层106A。同时图示反铁磁性层108及位元线110，用于写入及读取信息。在下文图4的论述中进一步描述如图1中描述的制造基准层、阻障层及自由层的方法。

位元线110位于磁穿隧接面100的底部处。晶种层109已经沉积于位元线110的顶表面上。晶种层为一材料层，用于更改基板上最上表面的原子间隔以准备沉积(例如，通过溅射或电镀)新材料，此新材料与晶种层上沉积的材料不同。晶种层亦用于材料堆叠中，诸如磁穿隧接面100，以引导新材料的原子间隔及晶体取向。原子间隔及晶体取向与材料的内应变有关，其影响所沉积材料的导电性及磁性。

抗钉扎层107沉积于晶种层109上方，以调整基准层102及磁穿隧接面100的磁场。抗钉扎层107包括铁磁性材料。在一些实施例中，抗钉扎层107包括与基准层102相同的铁磁性材料，如下所述。

基准层102为沉积于抗钉扎层107上方的铁磁性材料。间隔物层105沉积(例如，通过化学气相沉积)于抗钉扎层上以将抗钉扎层107与基准层102实体分离。间隔物层105为介电材料，诸如氧化铪(HfO)、二氧化硅(SiO₂)或适用于MRAM单元的另一介电材料。基准层102为在集成电路制造制程期间经历永磁场取向的铁磁性材料或可磁化层。设定基准层磁场取向包括在制造制程期间将集成电路加热至高于铁磁性材料(或其他可磁化材料)的居里温度的操作。在已将铁磁性材料加热至高于材料的居里温度后，当可磁化材料冷却低于居里温度时，在外部磁场存在的情况下将材料冷却至低于居里温度的温度，在材料冷却至低于居里温度时基于外部磁场的取向设定材料磁化(磁场取向)(例如，材料假定不变磁场取向)。在一些实施例中，施加的外部磁场垂直于可磁化材料层。在一些实施例中，施加的外部磁场平行于可磁化材料层。在一些实施例中，晶种层109沉积于位元线110上。

磁穿隧接面100包括自由层106A。自由层106A包括第一自由层膜106B及第二自由层膜106D。耦合层106C将第一自由层膜106B与第二自由层膜106D分隔，以促进MRAM单元中MTJ写入制程期间自由层的磁化。在一些实施例中，自由层106A包括单一的可磁化材料层，其中没有耦合层。在一些实施例中，自由层106A及基准层102包括相同的可磁化材料。在一些实施例中，基准层102及自由层106A包括不同的可磁化材料。在一些实施例中，自由层106A包括可磁化材料，类似于上面描述的用来制造基准层102的材料。在一些实施例中，第一自由层膜106B及第二自由层膜106D包括相同的可磁化材料。在一些实施例中，第一自由层膜106B及第二自由层膜106D包括不同的可磁化材料。在一些实施例中，第一自由层膜106B及第二自由层膜106D独立地包括可磁化材料，类似于上面描述的用来制作基准层102的材料。

反铁磁性(Antiferromagnetic；AF)层108位于自由层106A附近。当电流流过反铁磁性层108时，反铁磁性层108的金属组成物产生强的自旋轨道转矩效应，从而更改自由层106A(或，更确切地自由层106A中的第一自由层膜106B)的磁场取向，以将信息位元写入磁穿隧接面100。

反铁磁性(AF)层108位于集成电路中，靠近磁穿隧接面100的自由层106A。磁穿隧接面中用于反铁磁性层的反铁磁性材料的实例在下文方法400的步骤402的描述中描述。

间隔物112为抵靠反铁磁性层108的顶表面、基准层102、阻障层104及自由层106A的侧壁的介电材料。自由层106A可称为钉扎层(pinning layer)。反铁磁性层108可视为反铁磁性线或位元线。在一些实施例中，根据反铁磁性层108的形状及大小，间隔物112沉积于低于磁穿隧接面100的介电材料上，而不是位元线(诸如反铁磁性层108)的顶表面上。在用以形成分隔的磁穿隧接面的蚀刻制程完成并已经暴露晶种层109下方的介电材料(或，在与反铁磁性层108的顶部实质上一致的水平处)后，间隔物介电材料沉积于分隔的磁穿隧接面及反铁磁性层上。在一些实施例中，间隔物112直接抵靠在磁穿隧接面的全部侧壁。在一些实施例中，将间隔物112拉低至低于反铁磁性层的顶端，留下所暴露的反铁磁性层的侧壁的部分。在一些实施例中，将间隔物112拉低至低于反铁磁性层的底部，暴露磁穿隧接面侧壁的部分(例如，自由层的至少一部分)。

图2为根据一些实施例的具有磁穿隧接面202的集成电路200的剖面图。磁穿隧接面202为条型磁穿隧接面，而不是在其他类型MRAM单元中发现的柱型形状。柱型或圆柱型磁穿隧接面(例如，见图2磁穿隧接面202)具有位于位元线与MRAM单元的反铁磁性层之间的小柱或圆柱穿隧接面膜。在一些实施例中，柱型或圆柱型磁穿隧接面具有可与反铁磁性线宽度相比的宽度，而反铁磁性线的长度显著(例如，至少两倍)大于磁穿隧接面柱的长度(或宽度)。相反，条型磁穿隧接面包括穿隧接面膜堆叠，如图1描述，其中穿隧接面膜堆叠的宽度及长度与磁穿隧接面的顶部处的反铁磁性层的宽度及长度相同。此外，条型磁穿隧接面具有显著(例如，至少2倍)大于反铁磁性线的宽度的长度(沿反铁磁性线的长轴)。

磁穿隧接面202(更确切地，基准层202A)直接抵靠住导电线204A，及自由层202C直接抵靠住反铁磁性层208。阻障层202B在基准层202A与自由层202C之间。间隔物206抵靠住磁穿隧接面202(例如，层202A-202C)及反铁磁性层208中的每一层的侧面。在一些实施例中，磁穿隧接面具有图1中描述的附加层，诸如晶种层(见晶种层109)、间隔物层(见间隔物层105)及抗钉扎层(见抗钉扎层107)。

在一些实施例中，间隔物206为单一层间隔物。在一些实施例中，间隔物206为多层间隔物。在一些实施例中，间隔物206包括适用于集成电路制造中的至少一种绝缘材料，诸如氮化硅、氮氧化硅等。在一些实施例中，间隔物206围绕磁穿隧接面202并将磁穿隧接面202与层间介电(ILD)材料203分隔。集成电路200包括与磁穿隧接面202同一层中的层间介电材料203及低于层间介电材料203的层中的ILD 201。在一些实施例中，层间介电材料205抵靠住层间介电材料203的顶表面。在一些实施例中，ILD 201包括导电线204A、导电线204B及通孔216，其电性连接至导电线204A。导电线204A为类似于图1的位元线110的位元线。

导电线204A为用以在磁穿隧接面202的自由层中切换磁场的磁场取向的位元线。在一些实施例中，导电线204B用以连接至集成电路中晶体管(未图示)的漏极侧，用以对磁穿隧接面202传导写入电流。在一些实施例中，相当于ILD 201的顶侧的介面218，对应于导电线204A及导电线204B的顶表面及磁穿隧接面202与导电线204A之间的介面，或导电线204B与延伸穿过层间介电材料203的通孔(或高触点)214之间的介面。反铁磁性层208抵靠住磁穿隧接面202的顶表面，并且具有第一长度209，其与磁穿隧接面202相对侧上的间隔物206的内壁之间的磁穿隧接面堆叠的第一长度209相对应。通孔(或，触点)210A及通孔210B电性连接至反铁磁性层208，并且用以在磁穿隧接面写入操作期间传导电流(写入电流)穿过反铁磁性层208。

通孔214从导电线204B的顶表面延伸至导电线212A的底表面。通孔210A从反铁磁性层208的顶表面延伸至导电线212A的底表面。通孔210B从反铁磁性层208的顶表面延伸至导电线212B的底表面。导电线212C为与储存在集成电路200的磁穿隧接面中的读取数据相关联的位元线。在一些实施例中，导电线212A、导电线212B及导电线212C在具有通孔214及通孔210A-210B的单一ILD层中形成为双重镶嵌制程的部分。在一些实施例中，通孔214、通孔210A及通孔210B形成于层间介电材料203中，及在层间介电材料205中形成导电线212A、导电线212B及导电线212C之前将层间介电材料205沉积于层间介电材料203的顶表面207上。在一些实施例中，使用例如化学机械抛光(chemical mechanical polishing；CMP)工具平坦化ILD，以产生导电线212A、导电线212B、导电线212C的顶表面220，并且ILD用于为较高层次的集成电路互连结构沉积附加的ILD材料作准备。

储存在磁穿隧接面202中的信息通过使电流通过反铁磁性层208来写入。写入电流通过在导电线212A与导电线212B之间流动通过通孔210A、反铁磁性层208及通孔210B来触发信息储存。储存在磁穿隧接面202中的信息通过使跨磁穿隧接面202的电流通过通孔216与通孔210A或通孔210B中一者之间来读取。磁穿隧接面202为MRAM单元中自旋轨道扭矩(SOT)MTJ的实例。

磁穿隧接面202及反铁磁性层208在磁穿隧接面202及反铁磁性层208的端部上的间隔物206之间具有长度209。长度209以类似于图3B中长度307的量测的方式来量测。磁穿隧接面层具有与反铁磁性层304相同的尺寸，因为使用用于在膜堆叠中蚀刻膜的相同图案化遮罩来形成反铁磁性层及磁穿隧接面层，磁穿隧接面由膜堆叠制造(例如，见下文图5A中图案化材料510的图案化的部分)。磁穿隧接面202中的磁穿隧接面层之间的介面面积在每层相同，因为使用相同图案化遮罩来形成层。

由于反铁磁性层304、自由层202C、阻障层202B及基准层202A全部具有实质上类似的侧区，及层之间的介面面积，所以阻障层具有大于柱型或圆柱型磁穿隧接面(例如，见下文图2的磁穿隧接面202)的面积。随着阻障层的侧向尺寸增大，读取制程期间跨阻障层的穿隧电流密度减小。阻障层尺寸及穿隧电流密度的进一步描述遵循图3B及图4的论述。读取制程期间跨阻障层的穿隧电流密度的降低与延长的MRAM单元寿命相关联。

图3A为根据一些实施例的集成电路300的剖面图。集成电路300包括在其顶端具有反铁磁性层304的磁穿隧接面302，作为MRAM单元303的部分。在MRAM单元303中，第一通孔310A及第二通孔310B电性连接至反铁磁性层304，及磁穿隧接面302电性连接至导电线301，导电线301位于磁穿隧接面302及间隔物306下方，间隔物306围绕磁穿隧接面302的侧壁及反铁磁性层304的侧壁。

第一通孔310A电性连接至导电线308A，及第二通孔310B电性连接至导电线308B。相比于通孔312，第一通孔310A及第二通孔310B为短通孔。通孔312具有第一高度309。第一高度309对应于短通孔310A及短通孔310B的厚度，加上反铁磁性层的高度(例如，厚度)及磁穿隧接面302的高度。在一些实施例中，导电线308A及导电线308B在集成电路的相同层中(例如，在形成MRAM单元303之后所沉积的介电材料的相同部分中)并且形成为双重镶嵌制造制程的部分，双重镶嵌制造制程形成通孔312及通孔310A-310B。在一些实施例中，导电线308A及导电线308B处于形成通孔312及通孔310A-310B之后沉积的介电材料的单独层中(例如，在介电材料的第二部分中)。

在集成电路300中，源线318连接至基板313上方的源极314。当MRAM单元303正在执行写入制程时，字线320W使写入电流305W通过漏极316W(包括聚线315A)，通过线及通孔直到通孔312的垂直堆叠，及通过导电线308A、通孔310A、反铁磁性层304、通孔310B及导电线308B。

当正在对MRAM单元303执行读取制程时，字线320R使读取电流305R从源线318通过源极314及漏极316R，通过通孔及导电线至通孔310C、导电线301的垂直堆叠，通过磁穿隧接面302(通过穿隧)，通过通孔310B，并且进入导电线308B。

图3B为根据一些实施例的MRAM单元的条型340的俯视图。条型磁穿隧接面340具有在磁穿隧接面302顶部上围绕反铁磁性层304的间隔物306。磁穿隧接面302(条型)具有接面长度307及接面宽度342。磁穿隧接面302的每一层具有实质上相同的接面长度及接面宽度，亦实质上类似于反铁磁性层长度及反铁磁性层宽度。在一些实施例中，接面长度为接面宽度的至少两倍。在一些实施例中，接面长度与集成电路的源极(见源极314)与漏极(见漏极316R)之间距离实质上相同，集成电路供应读取电流至磁穿隧接面。在条型磁穿隧接面中，反铁磁性层宽度实质上类似于条型宽度，及反铁磁性层长度实质上类似于条型长度。

磁穿隧接面302具有在第一方向398上延伸的第一磁穿隧接面侧壁(MTJ侧壁)308A及第二MTJ侧壁308B，约从第一通孔310A(见图3A)延伸至第二通孔310B(见图3A)，其中第一MTJ侧壁308A及第二MTJ侧壁308B位于磁穿隧接面302的相对侧。反铁磁性层(AFL)304在其相对侧处具有第一反铁磁性层侧壁310A及第二AFL侧壁310B。如图3B所示，第一MTJ侧壁308A及第一AFL侧壁310A的侧位(相对于间隔物，在第一方向398及第二方向399中)为大约相同的。类似地，第二MTJ侧壁308B及第二AFL侧壁310B的侧位为大约相同的。磁穿隧接面302具有沿第二方向399约平行延伸的第三MTJ侧壁308C及第四MTJ侧壁308D。反铁磁性层304具有沿第二方向399约平行延伸的第三AFL侧壁310C及第四AFL侧壁310D。

图4为根据一些实施例的制造集成电路的方法400的流程图。在步骤402中，用于制造磁穿隧接面堆叠的膜堆叠沉积于基座层间介电(ILD)材料上，基座层间介电材料中具有导电线。用于制造磁穿隧接面堆叠的膜堆叠包括第一铁磁性材料以充当基准层、阻障材料层(或阻障层)，及包括第二铁磁性材料以充当自由层。在一些实施例中，用于制造磁穿隧接面堆叠的膜堆叠进一步包括晶种层以开始在基座ILD材料中的导电线上生长铁磁性材料，及在基准层中包括抗钉扎层以调整磁穿隧接面的磁场及穿过穿隧接面的穿隧电流。在一些实施例中，自由层包括至少两层铁磁性材料(第一自由层膜及第二自由层膜)，其中耦合层位于第一自由层膜与第二自由层膜之间。在一些实施例中，用于制造磁穿隧接面的膜堆叠包括反铁磁性材料层(反铁磁性层)。在一些实施例中，自由层(是单一铁磁性层，还是第一自由层膜、耦合层及第二自由层膜，如上文描述)位于阻障层与反铁磁性层之间。

晶种层(未图示)沉积于其中具有导电线的基座ILD上，以促进磁穿隧接面的铁磁性材料的顺序生长。基座ILD中的导电线用作磁穿隧接面的电极。例如，图3A中导电线301、图2的导电线204A与204B，或图3A中通孔310A-310B可作为电极。在一些实施例中，晶种层为纯金属，或金属合金。在一些实施例中，晶种层包括铬(Cr)、钛(Ti)或上述合金(例如，Cr_xTi_y，其中x+y＝1)。

在一些实施例中，在基准层形成于磁穿隧接面堆叠中之前，抗钉扎层(未图示)沉积于晶种层上。抗钉扎层包括具有磁场的铁磁性材料，此磁场经定向以促进及/或调整磁穿隧接面中跨阻障层的电流流量。在制造制程期间设定抗钉扎层的磁场取向。在一些实施例中，抗钉扎层的磁场取向在与基准层的磁场取向相同的方向上。在一些实施例中，抗钉扎层的磁场取向在与基准层的磁场取向不同的方向上。下文在基准层的论述期间提供制造制程期间设定磁场取向的进一步描述。用于抗钉扎层的铁磁性材料类似于用以制造磁穿隧接面的基准层及自由层的材料。下文在基准层的论述期间提供适合用作磁穿隧接面中的抗钉扎层、基准层及自由层的铁磁性材料的进一步描述。

在一些实施例中，间隔物(未图示)位于抗钉扎层与基准层之间。在一些实施例中，磁穿隧接面堆叠中的间隔物包括材料，诸如二氧化硅、氧化铪或氮化硅。

基准层沉积为磁穿隧接面堆叠的部分。根据一些实施例，通过溅射制程、物理气相沉积(physical vapor deposition；PVD)制程或适于在基板上沉积铁磁性材料以供后续图案化及蚀刻的一些其他制程来沉积基准层。在一些实施例中，基准层铁磁性材料为由具有类似组成物的溅射靶沉积的同质材料。在一些实施例中，基准材料铁磁性材料由多个溅射靶沉积，及所沉积材料层通过退火制程来混合，此退火制程快速加热及冷却材料以混合材料及在基准层膜中产生铁磁性材料的不均匀分布。基准层保持在退火制程期间用于基准层上的固定取向磁场。当在退火制程期间基准层冷却至低于基准层材料的居里温度时，通过施加至基准层的外部磁场来设定基准层磁场的取向。适合用作磁穿隧接面的基准层、抗钉扎层或自由层的铁磁性材料包括镍(Ni)、铁(Fe)、钴(Co)、硼(B)、锗(Ge)、锰(Mn)、钯(Pd)、铂(Pt)、铽(Tb)或上述合金，诸如钴铁(CoFe)、硼化钴铁(CoFeB)、钆铁(GdFe)、铽铁钴(TbFeCo)、钆铁钴(GdFeCo)、钴铂(CoPt)、钴钯(CoPd)、铁钯(FePd)或铁铂(FePt)，然其他铁磁性材料亦在本揭示案的一些实施例的范畴内。

在一些实施例中，基准层为单一铁磁性材料层。在一些实施例中，基准层为多层基准层，其中晶种层(未图示)、抗钉扎层(未图示)及间隔物层(未图示)将基准层与层间介电材料层中的导电线分离。铁磁性材料(纯金属或者合金)层(通过例如溅射)沉积在表面上。

在一些实施例中，将抗钉扎层与基准层分开磁化。在一些实施例中，基准层及抗钉扎层具有不同的居里温度。在一些实施例中，在单一退火制程中退火抗钉扎层及基准层以设定膜的磁场取向。在一些实施例中，在存在具有第一磁场取向的第一磁场的情况下退火抗钉扎层，及在存在具有不同于第一磁场取向的第二磁场取向的第二磁场的情况下退火基准层。在一些实施例中，第一磁场取向及第二磁场取向为垂直取向。在一些实施例中，在反铁磁性材料具有较低居里温度之前，赋予具有较高居里温度的铁磁性材料一设定的磁场取向。当已将铁磁性材料加热至高于居里温度，并且在存在外部磁场的情况下冷却至低于居里温度的温度时，设定磁场取向。

阻障材料层(阻障层)位于基准层与自由层之间。阻障材料为介电材料，其例如通过原子层沉积(atomic layer deposition；ALD)制程、化学气相沉积制程或将介电膜沉积于集成电路基板上的一些其他方法来沉积。接面的穿隧磁阻随着阻障材料层的次序增加而增大。阻障材料包括氧化铝、非晶体及晶体两者、氧化镁(MgO)及氧化铪(HfO)。在一些实施例中，在沉积阻障材料之后退火磁穿隧接面以促进阻障材料内的次序，假定退火制程不干扰基准层及/或抗钉扎层中的设定磁场取向。

自由层沉积于磁穿隧接面堆叠中的阻障层的顶部。自由层包括用以在操作集成电路期间具有可变化的磁场取向的一或多个铁磁性材料层。使用例如溅射或PVD来沉积磁穿隧接面的自由层的铁磁性材料，以沉积高金属含量材料的薄层。在一些实施例中，自由层及基准层为来自相同源极的相同铁磁性材料。适合用作自由层的铁磁性材料相似于上文描述的铁磁性材料，其适用于磁镇接面的基准层中。在一些实施例中，自由层包括由耦合层分隔的多个铁磁性材料膜。在一些实施例中，耦合层包括同级金属，诸如钌。

反铁磁性层沉积于磁穿隧接面堆叠中自由层的顶部上。根据一些实施例，通过溅射制程、物理气相沉积(PVD)制程或适于在基板上沉积反铁磁性材料以供后续图案化及蚀刻的一些其他制程来沉积反铁磁性层。在一些实施例中，反铁磁性材料为由具有类似组成物的溅射靶沉积的同质材料。在一些实施例中，反铁磁性材料由多个溅射靶沉积，及所沉积材料层通过退火制程来混合，此退火制程快速加热及冷却材料以混合材料及在基准层膜中产生铁磁性材料的不均匀分布。

反铁磁性层具有大的自旋轨道耦合强度。高自旋轨道耦合强度用以通过流过反铁磁性层的电流来促进磁场的产生，以反向或更改磁穿隧接面堆叠的自由层中的磁场取向。在一些实施例中，反铁磁性层包括材料，诸如铂(Pt)、钽(Ta)、钨(W)、铪(Hf)、铱(Ir)、锇(Os)及锰(Mn)，或上述合金。在一些实施例中，具有大自旋轨道耦合强度的材料具有高电阻率，范围为约150μΩcm至约250μΩcm。低于150μΩcm的电阻率不会不断地产生充分的自旋轨道耦合，以翻转与信息储存关联的状态之间的自由层的磁场状态。高于250μΩcm的电阻率趋于产生强的自旋轨道耦合效应，但与较大的热量产生及功耗相关联，从而减少磁阻随机存取记忆体的低功耗及速度益处。

在步骤404中，在磁穿隧接面堆叠层上方沉积图案化材料层，并且在蚀刻磁穿隧接面堆叠以形成分隔的磁穿隧接面之前图案化图案化材料层。在一些实施例中，图案化材料为光感聚合材料层。在一些实施例中，图案化材料为由光感聚合材料覆盖的有机遮罩层，其中添加至光感聚合材料的图案通过蚀刻制程被传递至无机遮罩层。在一些实施例中，图案化材料为回应于来自电子束图案化工具的电子束的电子敏感图案化材料。

在步骤406中，分隔的磁穿隧接面通过蚀刻磁穿隧接面堆叠而形成以界定磁穿隧接面堆叠低于图案化材料的特征的部分，同时曝光围绕分隔的磁穿隧接面的基座层间介电质，及曝光基座ILD的导电线及其他互连金属化。在一些实施例中，用以由磁穿隧接面堆叠形成分隔磁穿隧接面的蚀刻制程包括在单一蚀刻腔室中的连续蚀刻步骤以减少集成电路的制造时间。在一些实施例中，用以形成分隔磁穿隧接面的蚀刻包括在多个蚀刻腔室中的多个蚀刻制程，此些腔室适于产生分隔磁穿隧接面的侧壁轮廓及尺寸，其满足集成电路的电路特性。根据一些实施例，包括抗钉扎层、基准层、自由层(或自由层膜)及反铁磁性层的金属层在低压电浆环境中使用卤素分子或卤代蚀刻剂来蚀刻。在一些实施例中，金属层通过包含蚀刻剂的液相来蚀刻，此些蚀刻剂用以溶解来自集成电路表面的材料，具有低的停留时间及高各向异性。反铁磁性材料及铁磁性材料的液相蚀刻包括单个或组合地使用强酸(包括硫酸、硝酸及磷酸中的一或多者)的步骤。

在步骤408中，间隔物介电材料的至少一个层沉积于分隔磁穿隧接面及基座ILD上方。间隔物介电材料包括沉积于集成电路基板上的氮化硅、氮氧化硅及二氧化硅介电材料等。在一些实施例中，间隔物介电材料通过化学气相沉积或原子层沉积来沉积，以调整膜的密度及介电常数。在一些实施例中，增大膜密度以保持间隔物介电材料的最底层，其在形成穿过层间介电材料的通孔期间具有高抗蚀刻性。

在步骤410中，将至少一层间隔物介电材料的部分从分隔磁穿隧接面的顶表面去除。在一些实施例中，间隔物介电材料的薄剩余层保留在分隔磁穿隧接面的顶表面上，以在形成通孔期间充当蚀刻停止层，其连接至基座ILD中暴露的导电线或连接至反铁磁性层。根据一些实施例，各向异性电浆蚀刻制程用于以一速率去除平面上的间隔物介电材料，此速率高于从分隔磁穿隧接面的侧壁去除间隔物介电材料的速率。各向异性蚀刻制程留下间隔物介电材料环抵靠住分隔磁穿隧接面的侧壁，同时减薄在分隔磁穿隧接面的顶表面或围绕分隔磁穿隧接面上的平面(开放区域)上的间隔物介电质。

在步骤412中，层间介电材料沉积于分隔磁穿隧接面上方，并且当存在时，任何剩余间隔物介电材料沉积在基座ILD的顶表面上。ILD沉积通过化学气相沉积而发生，以在间隔物介电材料上方形成绝缘材料层。原子层沉积(ALD)不用于ILD沉积，因为ALD的沉积速率相对于不同形式的化学气相沉积的速率相当缓慢。沉积于磁穿隧接面上方的层间介电材料具有适于形成具有两个不同深度的通孔的厚度。具有第一深度的通孔从层间介电材料的顶表面延伸至基座ILD的导电线。具有第二深度的通孔从层间介电材料的顶表面延伸至磁穿隧接面的顶部上的反铁磁性材料的顶表面。

在步骤414中，多个开口形成于层间介电材料中。在方法400的一些实施例中，间隔物介电材料的剩余部分保护反铁磁性材料在蚀刻多个通孔开口的制程期间免于损害。在一些实施例中，多个开口中的全部形成于单一蚀刻制程中。在一些实施例中，多个开口包括使用不同蚀刻制程形成的开口。单一蚀刻制程减少用以产生集成电路的图案化遮罩的总数并且有助于降低生产成本。多个蚀刻制程提供对开口的形状及深度更好的控制。

在步骤416，开口由导电材料填充，以与反铁磁性材料进行电性连接，此反铁磁性材料在磁穿隧接面及基座ILD中的导电线的顶部上，此导电线暴露在通过覆盖磁穿隧接面的层间介电材料的对应开口的底部处。在一些实施例中，方法400中描述的操作以不同于本文的一些实施例所叙述的顺序来执行。例如，在一些实施例中，执行用以形成通孔开口的蚀刻制程的顺序与本文的一些实施例所描述的顺序相反。在一些实施例中，忽略一些操作。在一些实施例中，添加非本文的一些实施例所描述的一些操作，以促进集成电路的产生。

图5A至图5H为根据一些实施例的在制造制程期间的集成电路的剖面图。图5A为根据一些实施例的集成电路500的剖面图。在集成电路500中，基座层间介电材料502包括多个导电线504A、导电线504B。包括磁穿隧接面堆叠506的多个膜沉积于基座ILD 502及导电线504A-504B的顶部上。导电线504B为磁穿隧接面的电极。基座ILD 502中的多个通孔503连接至导电线504A及导电线504B中的每一者，以提供导电路径用于MRAM单元的写入电流及读取电流。反铁磁性材料层508高于磁穿隧接面堆叠506。图案化材料510的图案化的部分在反铁磁性材料508上方，并且在导电线504B上方。图案化材料510的图案化部分的位置对应于由蚀刻制程形成的分隔磁穿隧接面的位置。

图5B为根据一些实施例的制造制程期间的集成电路505的剖面图。在图5B，分隔磁穿隧接面506B保留在导电线504B上方，而磁穿隧接面堆叠已经从基座ILD 502的顶表面的大部分及从导电线504B上方去除。在集成电路505中，间隔物512可为介电材料，其至少一个层已经沉积于导电线504A、基座ILD 502、反铁磁性材料508的顶部上，及沉积于分隔磁穿隧接面506B的顶部及侧面上方。根据一些实施例，间隔物介电材料的至少一个层包括氮化硅、氮氧化硅及或二氧化硅。在一些实施例中，使用例如原子层沉积或化学气相沉积，在导电线504B的顶表面、基座ILD 502、分隔磁穿隧接面506B的侧面及反铁磁性材料508的侧面及顶部上方生长第一间隔物介电材料的薄层(未图示)。根据一些实施例，在第一间隔物介电材料的顶部上，生长或沉积第二间隔物介电材料。在方法400的一些实施例中，第一间隔物介电材料具有双重功能，作为间隔物抵靠住磁穿隧接面及反铁磁性材料的侧面的部分，及作为反铁磁性材料508的顶部及导电线504A的顶表面上的蚀刻停止层。

图5C为根据一些实施例的制造制程期间的集成电路515的剖面图。在图5C中，已经执行蚀刻制程以去除间隔物介电材料。在一些实施例中，间隔物介电材料的剩余部分，或，如上文在图5B中描述，第一间隔物介电材料(未图示)保留在反铁磁性材料508的顶表面及导电线504A的顶部上。间隔物512抵靠住分隔磁穿隧接面506B中的个别层的侧壁，并且抵靠住反铁磁性材料508的侧壁。间隔物512亦抵靠住导电线504B(磁穿隧接面的读取电极)的顶表面。

图5D为根据一些实施例的制造制程期间的集成电路525的剖面图。在图5D中，第二层间介电材料518已经沉积于基座ILD 502、导电线504B、间隔物512及磁穿隧接面506B上方。此外，在栅格电路525中，第二层图案化材料514已沉积于第二ILD 518的顶部上，并且经图案化以具有对应于通孔位置的多个开口516，以延伸穿过第二ILD518。

图5E为根据一些实施例的制造制程期间的集成电路535的剖面图。在集成电路535中，多个图案化材料开口516保留在图案化材料514中，及通孔开口520及通孔开口522A-522B形成于ILD 518中。集成电路535在ILD518中包括两种类型的开口。通孔开口520从ILD518的顶表面朝向导电线504A延伸。通孔开口522A-522B从ILD 518的顶表面朝向分隔磁穿隧接面506B上方的反铁磁性层508延伸。根据一些实施例，间隔物介电材料的部分保留在开口520及开口522A-522B的底部处，以保护导电线504A及反铁磁性层508在蚀刻制程期间免于损害，并且用以保护集成电路的剩余部分免于反铁磁性层508的金属污染。

图5F为根据一些实施例的制造制程期间的集成电路545的剖面图。在集成电路545中，已经沉积及图案化第三层图案化材料以产生多个开口524，此些开口对应于形成于层间介电质518中的沟槽或导电线的位置。根据一些实施例，间隔物介电材料的部分保留在通孔开口的底部，以在沟槽蚀刻或导电线蚀刻制程期间保护导电线504A及反铁磁性材料508。

图5G为根据一些实施例的制造制程期间的集成电路555的剖面图。在集成电路555中，图案化材料已经从ILD 518的表面去除，留下多个开口，包括通孔开口520及通孔开口522A-522B，及沟槽开口526A、沟槽开口526B及沟槽开口526C。沟槽开口526A对应于岛，连接通孔开口520及通孔开口522A。沟槽开口526B与通孔开口522B连接。沟槽开口526C并不可见地连接至层间介电质518中的通孔开口。在制造制程的一些实施例中，在用以形成沟槽开口(诸如沟槽开口526A、沟槽开口526B及沟槽开口526C)的沟槽蚀刻制程的结束时，执行蚀刻步骤以去除暴露在存在于层间介电质518中的通孔开口的底部处的残余或剩余蚀刻停止材料(及/或，间隔物介电材料)。

图5H为根据一些实施例的制造制程期间的集成电路565的剖面图。在集成电路565中，导电材料已经沉积于通孔及沟槽开口中，以形成集成电路565的互连结构的另一层。高通孔530B对应于填进通孔开口520中的导电材料，短通孔530C对应于填进通孔开口522A中的导电材料，及短通孔532B对应于填进通孔开口522B中的导电材料。导电条528A对应于填进沟槽开口526A中的导电材料，其中导电条528A电性连接高通孔530B及短通孔530C。导电条532A对应于填进沟槽开口526B中的导电材料，并且电性连接至短通孔532B。导电条528C对应于沉积进沟槽开口526C中的导电材料。导电条528A为写入电极530A，及导电条528B为双重功能电极532A。导电条528B(或，双重功能电极532A)用于写入磁穿隧接面506B的内容。在写入制程期间，写入电流从导电条528A流过短通孔530C、流过反铁磁性层508、流过短通孔532B及流过导电条528B。在写入制程期间，流过反铁磁性层508的电流触发自由层内的自旋轨道传递，将磁穿隧接面506B的自由层的磁场重新对准至新磁场取向。

如先前在图2及图3A中描述，通过通过磁穿隧接面506B及通孔532B的穿隧电流，将读取电流引导穿过磁穿隧接面506B从导电线504B(读取电极)至双重功能电极532A。在本揭示案的一些实施例中，导电条(例如，填充的沟槽)当作磁穿隧接面的电极。然而，根据一些实施例，认为通孔(诸如通孔530C、通孔532B及通孔534A(参见图5H))为用于将电流引导进出磁穿隧接面的电极，因为此些通孔与磁穿隧接面506B直接接触。

本揭示案的一些实施例的态样是关于一种集成电路，此集成电路包括：包括条型磁穿隧接面的磁阻随机存取记忆体单元，条型磁穿隧接面具有：包括第一可磁化材料的基准层，包括第二可磁化材料的自由层，及基准层与自由层之间的阻障层；自由层上方的反铁磁性层；接触基准层的侧壁及反铁磁性层的侧壁的间隔物。在集成电路的一些实施例中，第一尺寸在第一方向上，及第二尺寸在第二方向上，其中第一尺寸小于第二尺寸。在集成电路的一些实施例中，基准层、阻障层及自由层的侧壁实质上对准。在集成电路的一些实施例中，反铁磁性层包括铱或锰。在一些实施例中，集成电路进一步包括连接至反铁磁性层的第一通孔；及连接至反铁磁性层的第二通孔。在一些实施例中，集成电路进一步包括直接连接至磁穿隧接面的导电线。在一些实施例中，导电线在平行于基准层的顶表面的方向上延伸超出基准层的侧壁。在一些实施例中，第一可磁化材料不同于第二可磁化材料。在一些实施例中，自由层包括邻接于阻障层的第一铁磁性膜、第二铁磁性膜及第一铁磁性膜与第二铁磁性膜之间的耦合层。

本揭示案的一些实施例的态样是关于一种制造集成电路的方法，此方法包括：在基板上方沉积第一铁磁性材料；将第一磁场施加至第一铁磁性材料；当将第一磁场施加至第一铁磁性材料以在第一铁磁性材料中设定磁场取向时退火第一铁磁性材料；在第一铁磁性层上方沉积阻障材料；在阻障材料上方沉积第二铁磁性材料；在第二铁磁性材料上方沉积反铁磁性材料；及蚀刻第一铁磁性材料、阻障材料、第二铁磁性材料以界定磁穿隧接面，及反铁磁性材料，其中蚀刻包括界定与第一铁磁性材料的侧壁对准的反铁磁性材料的侧壁。在方法的一些实施例中，退火第一铁磁性材料包括：将第一铁磁性材料加热至高于第一铁磁性材料的居里温度的第一温度；及将第一铁磁性材料冷却至低于第一铁磁性材料的居里温度的第二温度。在一些实施例中，方法包括：在磁穿隧接面的顶表面及侧面上方沉积介电材料；及在磁穿隧接面上方减薄介电材料。在方法的一些实施例中，减薄介电质包括在磁穿隧接面的侧面处形成间隔物。在一些实施例中，减薄介电材料包括在磁穿隧接面的顶表面上保持介电材料的一部分。在一些实施例中，方法包括：在介电材料的顶表面上方沉积层间介电(ILD)材料；及图案化ILD材料以界定第一通孔开口及第二通孔开口，其中第一通孔开口及第二通孔开口两者暴露反铁磁性材料。在一些实施例中，方法进一步包括用导电材料填充第一通孔开口及第二通孔开口。

本揭示案的一些实施例的态样是关于一种集成电路，此集成电路包括：磁穿隧接面，具有基准层、自由层及基准层与自由层之间的阻障层，其中阻障层与自由层之间的介面具有第一面积；及基准层上方的反铁磁性层，其中反铁磁性层及基准层的介面具有等于第一面积的第二面积，其中第一磁穿隧接面侧壁(MTJ侧壁)沿第一反铁磁性层侧壁(AFL侧壁)延伸达磁穿隧接面的长度的至少一半。在一些实施例中，集成电路包括抵靠住磁穿隧接面基准层、自由层、阻障层及反铁磁性层的侧壁的介电材料。在一些实施例中，集成电路包括连接至反铁磁性层的第一通孔；及连接至反铁磁性层的第二通孔。在一些实施例中，集成电路包括与磁穿隧接面直接接触的导电线。

上文概述若干实施例的特征或实例，使得熟悉此项技术者可更好地理解本揭示案的一些实施例的态样。熟悉此项技术者应了解，可轻易使用本揭示案的一些实施例作为设计或修改其他制程及结构的基础，以便实施本文的一些实施例所介绍的实施例或实例的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示案的一些实施例的精神及范畴，且可在不脱离本揭示案的一些实施例的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims

1.一种集成电路，其特征在于，包含：

一磁阻随机存取记忆体单元，包含：

一条型磁穿隧接面，具有

一基准层，包含一第一可磁化材料，

一自由层，包含一第二可磁化材料，以及

一阻障层，在该基准层与该自由层之间；

一反铁磁性层，在该自由层上方；以及

一间隔物，接触该基准层的一侧壁及该反铁磁性层的一侧壁。

2.根据权利要求1所述的集成电路，其特征在于，该条型磁穿隧接面在一第一方向具有一第一尺寸，以及在一第二方向具有一第二尺寸，其中该第一尺寸小于该第二尺寸。

3.根据权利要求1所述的集成电路，其特征在于，进一步包含：

一第一通孔，连接至该反铁磁性层；以及

一第二通孔，连接至该反铁磁性层。

4.根据权利要求1所述的集成电路，其特征在于，该自由层包含：

一第一铁磁性膜，邻接于该阻障层，

一第二铁磁性膜，及

一耦合层，在该第一铁磁性膜与该第二铁磁性膜之间。

5.一种制造一集成电路的方法，其特征在于，包含：

在一基板上方沉积一第一铁磁性材料；

将一第一磁场施加至该第一铁磁性材料；

当将该第一磁场施加至该第一铁磁性材料以在该第一铁磁性材料中设定一磁场取向时，退火该第一铁磁性材料；

在该第一铁磁性层上方沉积阻障材料；

在该阻障材料上方沉积一第二铁磁性材料；

在该第二铁磁性材料上方沉积一反铁磁性材料；以及

蚀刻该第一铁磁性材料、该阻障材料、该第二铁磁性材料以界定一磁穿隧接面，及该反铁磁性材料，其中该蚀刻包含界定与该第一铁磁性材料的一侧壁对准的该反铁磁性材料的一侧壁。

6.根据权利要求5所述的方法，其特征在于，其中退火该第一铁磁性材料包含：

将该第一铁磁性材料加热至高于该第一铁磁性材料的一居里温度的一第一温度；以及

将该第一铁磁性材料冷却至低于该第一铁磁性材料该居里温度的一第二温度。

7.根据权利要求5所述的方法，其特征在于，进一步包含：

在该磁穿隧接面的一顶表面及侧面上方沉积一介电材料；以及

减薄在该磁穿隧接面上方的该介电材料。

8.根据权利要求7所述的方法，其特征在于，进一步包含：

在该介电材料的该顶表面上方沉积一层间介电材料；以及

图案化该层间介电材料以界定一第一通孔开口及一第二通孔开口，其中该第一通孔开口及该第二通孔开口两者暴露该反铁磁性材料。

9.一种集成电路，其特征在于，包含：

一磁穿隧接面，具有一基准层、一自由层及该基准层与该自由层之间的一阻障层，其中该阻障层与该自由层之间的一介面具有一第一面积；以及

一反铁磁性层，在该自由层上方，其中该反铁磁性层与该自由层的一介面具有等于该第一面积的一第二面积，其中一第一磁穿隧接面侧壁沿一第一反铁磁性层侧壁延伸达该磁穿隧接面的一长度的至少一半。

10.根据权利要求9所述的集成电路，其特征在于，进一步包含一介电材料，其抵靠住该磁穿隧接面基准层、自由层、阻障层及该反铁磁性层的一侧壁。