CN111123687A - 一种时间测量方法及系统 - Google Patents

Abstract

本申请提供了一种时间测量方法及系统，在本申请中，利用一条进位链及该条进位链上设置的多个DSP对被测信号的小于一个时钟周期的时间间隔进行测量，实现了对被测信号的小于一个时钟周期的时间间隔的多次测量，不需要重复输入被测信号到进位链上，节省了测量的时间，提高了测量的效率。并且，对被测信号的小于一个时钟周期的时间间隔的多次测量，可以保证时间测量精度。

Description

一种时间测量方法及系统

技术领域

本申请涉及时间处理技术领域，特别涉及一种时间测量方法及系统。

背景技术

随着各领域(如，物理实验、高精密仪器、航空航天、地质测绘等)的快速发展，对时间测量的精度要求越来越高。

对时间测量的精度要求的提高，也促进了时间测量技术的发展。其中，FPGA(基于现场可编程门阵列，Field Programmable Gate Array)实现的TDC(时间数字转换器，Timeto Digital Convert)凭借其开发周期短、实现成本低、灵活性高等优点,逐渐成为当下常用的时间测量技术。在基于FPGA实现的TDC中，可以通过单条进位链对同一个信号的时间间隔进行多次测量，来提高测量的精度。

但是这种测量方式需要在每次测量完之后，将信号重新输入到进位链，信号重新输入的过程会延长时间测量的时间。

发明内容

为解决上述技术问题，本申请实施例提供一种时间测量方法及系统，以达到提高数据交互的可靠性且降低代价的目的，技术方案如下：

一种时间测量方法，基于时间测量装置，所述时间测量装置包括：组合延时链和计数单元，所述计数单元用于对时钟周期进行计数，所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的数字信号处理器DSP；每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期；所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔；每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔；该方法，包括：

基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔；

基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔；

将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

优选的，所述组合延时链，还包括：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元；

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转；

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据；

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码；

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器；

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器；

所述使能信号产生单元在接收到时钟信号的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器；

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果；

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，分别对各个所述DSP的计码数据进行译码，得到DSP译码数据；

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据；

所述基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述时间测量装置还包括：

非线性修正模块，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正；

所述基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述DSP译码器，具体用于对多个所述DSP进行分组；

其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列；

所述基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

分别基于每组DSP中各个DSP的非线性修正后的DSP计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果；

将每组DSP的测量结果分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第一相加结果；

基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据；

所述基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

将各个非线性修正后的DSP译码数据分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第二相加结果；

基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

一种时间测量系统，包括：时间测量装置和上位机；

所述时间测量装置包括：组合延时链和计数单元，所述计数单元用于对时钟周期进行计数，所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的数字信号处理器DSP；每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期；所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔；每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔；

所述上位机，用于基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，及基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔，及将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

优选的，所述组合延时链，还包括：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元；

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转；

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据；

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码；

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器；

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器；

所述使能信号产生单元在接收到时钟信号的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器；

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果；

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，对多个DSP的计码数据进行译码，得到DSP译码数据；

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据；

所述上位机，具体用于基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述时间测量装置还包括：

非线性修正模块，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正；

所述上位机，具体用于基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述DSP译码器，具体用于对多个所述DSP进行分组；

其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列；

所述上位机，具体用于：

分别基于每组DSP中各个DSP的计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果；

将每组DSP的测量结果对应的时间与所述进位链译码数据对应的时间进行相加，得到第一相加结果；

基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

优选的，所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据；

所述上位机，具体用于：

将各个所述DSP译码数据分别对应的时间与所述进位链译码数据对应的时间进行相加，得到第二相加结果；

基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

与现有技术相比，本申请的有益效果为：

在本申请中，利用一条进位链及该条进位链上设置的多个DSP对被测信号的小于一个时钟周期的时间间隔进行测量，实现了对被测信号的小于一个时钟周期的时间间隔的多次同时测量，不需要重复输入被测信号到进位链上，节省了测量的时间。

并且，对被测信号的小于一个时钟周期的时间间隔的多次测量，可以保证时间测量精度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的一种时间测量装置的结构示意图；

图2是本申请提供的一种时间测量系统的结构示意图；

图3是本申请提供的一种DSP的加法运算示意图；

图4是本申请提供的一种使能信号时序图；

图5是本申请提供的一种时间测量方法实施例1的流程图；

图6是本申请提供的另一种时间测量系统的结构示意图；

图7是本申请提供的一种时间测量方法实施例2的流程图；

图8是本申请提供的一种DSP分组示意图；

图9是本申请提供的一种时间测量方法实施例3的流程图；

图10是本申请提供的再一种时间测量系统的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本领域技术人员在对基于FPGA实现的TDC如何提高时间测量精度的研究过程中发现，通过单条进位链对同一个信号的时间间隔进行多次测量的方式，虽然可以提高测量的精度，但是该方式的测量效率较低。

为了提高测量的精度，并且保证较高的测量效率，本领域技术人员尝试采用多条进位链，对同一个信号进行测量，达到在同一时刻开始，对同一个信号的时间间隔进行测量，以此来达到提高测量的精度的同时，实现较高的测量效率。但是，发明人发现，这种方式却存在进位链资源过多消耗的问题。发明人在尝试解决上述技术问题的过程中，发现FPGA中的DSP并没有被利用，因此，发明人提出一种利用进位链及DSP组合而成的组合延时链，并基于组合延时链及计数单元构造时间测量装置，进行时间间隔的测量。

接下来对本申请提供的时间测量装置进行详细介绍，如图1所示，时间测量装置，可以包括：组合延时链11和计数单元12。

所述计数单元用于对时钟周期进行计数。

所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的DSP(数字信号处理器，digital signal processor)。

设定位置可以根据需要进行设置，在此不做限制。

每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期。

所述进位链覆盖的时间范围不小于一个时钟周期，可以保证可靠的对小于一个时钟周期的时间间隔进行测量。

所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔。

每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔。

计数单元进行时间间隔的测量可以理解为：对时间间隔中大于一个时钟周期的部分进行测量；进位链或每个DSP进行时间间隔的测量可以理解为：对时间间隔中小于一个时钟周期的部分进行测量。如，一段时间间隔为6.322秒，则计数单元计数的部分为6秒，进位链或每个DSP测量的部分为322毫秒，其中6秒为时钟周期的整倍数，322毫秒小于一个时钟周期。

如图2所示，组合延时链11除了包括至少一条进位链及所述进位链上的多个设定位置分别连接的DSP，还可以包括但不局限于：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元。

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转。

将初始计码数据进行翻转，可以理解为：将初始计码数据翻转为其它计码数据。如，在进位链上每个延时单元的初始计码数据设置为0时，将每个延时单元的初始计码数据进行翻转为1。

在时间测量装置中，可以将每个DSP配置为加法器模式，利用DSP加法运算的进位延时进行时间间隔的测量。具体实现方式可以为：

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据。

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码。

在时间测量装置中，可以将每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加时的进位过程的持续时间，作为所测量的时间间隔。因此，可以基于既包含0也包含1的计码数据，得到时间间隔。

如图3所示，每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口A的初始值00…00，与第二输入端口B的初始值11…11相加，得到11…11，由输出端口S输出；每个所述DSP在接收到在所述进位链上传递的信号的前沿(Hit信号)时，将第一输入端口A的初始值00…00加1，并将加1后第一输入端口A的值00…01与第二输入端口B的初始值11…11相加，得到00…00，由输出端口S输出。

例如，在将每个DSP配置为6位加法器时，构造第一输入端口A的数字码为‘000000’，构造第二输入端口B的数字码为‘111111’，第一输入端口A最低位接入Hit信号。在接收到Hit信号后，第一输入端口A的数字码变为‘000001’，将‘000000’与111111’进行加法运算时，数字码将逐级由‘1’向‘0’翻转进位，直至时钟信号(Clk)的上升沿到来时停止翻转进位。在时钟信号(Clk)的上升沿到来时，DSP的输出端口S输出的数字码可能为‘000000’、‘111111’或既包含0也包含1的数字码，如，‘111100’或‘111000’等。

其中，DSP的输出端口S输出的既包含0也包含1的数字码可以视为有效计码数据。DSP的输出端口S输出的既包含0也包含1的数字码中由低位到高位第一次出现‘1’和‘0’交替的位置可以代表进位过程的持续时间，由此实现用DSP进行细时间的测量。进位过程的持续时间可以为进位过程中每一位翻转所有的时间之和。比如，6位DSP，111111+1，向000000转变(最高位溢出)，每一位翻转时间是10ps，如果输出为111000，则可以确定进位过程的持续时间是30ps。

在时间测量装置中，每个所述DSP中均包含D触发器组，D触发器组中包括多个D触发器。

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号(Clk)的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器。

在时间测量装置中，进位链上每个延时单元分别连接一个进位链D触发器。多个进位链D触发器组成进位链D触发器阵列。

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号(Clk)的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器。

在时间测量装置中，可以从某一个DSP(如图2中的第一个DSP)的D触发器组中选择一个D触发器作为监测元件，将监测元件与使能信号产生单元相连。可以设置在被测信号的前沿到达监测元件前，监测元件与使能信号产生单元中的外接D触发器输出的信号相同，取反后进行逻辑与操作，这种情况下，使能信号产生单元输出的使能信号为低电平‘0’；在被测信号的前沿到达监测元件后，监测元件所连接的DSP输出的发生改变，时钟信号(Clk)的上升沿到来时，监测元件与使能信号产生单元中的外接D触发器输出的信号相反，取反后进行逻辑与操作，使能信号产生单元输出的使能信号为高电平‘1’。使能信号产生单元产生的使能信号的时序图可以参见图4。

所述使能信号产生单元在接收到时钟信号(Clk)的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器。

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果。

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，对多个DSP的计码数据进行译码，得到DSP译码数据。

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据。

接下来对基于上述时间测量装置的时间测量方法进行介绍，如图5所示，为本申请提供的一种时间测量方法实施例1的流程图，可以包括以下步骤：

步骤S11、基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔。

基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，可以包括但不局限于：

基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

步骤S12、基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔。

步骤S13、将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

在本申请中，利用一条进位链及该条进位链上设置的多个DSP对被测信号的小于一个时钟周期的时间间隔进行测量，实现了对被测信号的小于一个时钟周期的时间间隔的多次同时测量，不需要重复输入被测信号到进位链上，节省了测量的时间。

并且，对被测信号的小于一个时钟周期的时间间隔的多次测量，可以保证时间测量精度。

在本申请的实施例2中，对上述时间测量装置进行扩展，如图6所示，在上述时间测量装置的基础上，所述时间测量装置，还可以包括：

非线性修正模块13，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正。

本实施例中，非线性修正模块13，对所述DSP译码数据及所述进位链译码数据进行非线性修正的过程可以包括但不局限于：

在进位链的非线性修正表中查找所述进位链译码数据对应的修正后译码数据，并查找到的结果作为非线性修正后的进位链译码数据；

在DSP的非线性修正表中查找每个所述DSP的DSP译码数据对应的修正后译码数据，将查找到的结果作为非线性修正后的DSP译码数据。

其中，进位链的非线性修正表的确定过程可以为：

对进位链的非线性标定通过码密度法进行。码密度法即对TDC输入大量在时间上均匀分布的随机事例。通过统计落在每个进位链延时单元上的事例数量与事例的总数量比值，可反映出各延时单元码宽的大小，结合系统时钟周期可计算得到码宽及整个进位链的非线性情况。

对DSP的若干位计码数据进位延时的标定原理与进位链标定原理相同，可根据每一位计码数据上的事例数量、事例总数及时钟周期计算得到每一位计码数据的进位延时。但DSP时间起点与进位链不同，还需要根据每个DSP在标定过程中返回的全‘0’、全‘1’计码数据数量判断在判断每个DSP在时间轴上的相对位置。

基于本实施例中的时间测量装置，时间测量方法可以包括以下步骤：

S21、基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

步骤S21可以理解为实施例1中步骤S11中基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔的一种具体实施方式。

S22、基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔；

S23、将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

在本申请的另一个实施例中，对上述DSP译码器的功能进行进一步限定，具体地，所述DSP译码器，具体用于对多个所述DSP进行分组。

其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列。

每组DSP所覆盖的时间范围不小于一个所述时钟周期，可以理解为：每组DSP所覆盖的时间范围与进位链所覆盖的时间范围相当。

基于该DSP译码器，提供一种对上述方法实施例2描述的时间测量方法的细化方案，如图7所示，该方法可以包括但并不局限于以下步骤：

步骤S31、分别基于每组DSP中各个DSP的非线性修正后的DSP计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果。

例如，若被测信号在进位链上向后传递过程中，在传递到某两个DSP的空隙时及在传递到某一个DSP时，接收到时钟信号(Clk)的上升沿，在不对DSP分组的情况下，只会根据传递到某一个DSP中的计码数据进行测量，相当于测量一次。

若将多个DSP分成4组，若第一组DSP、第二组DSP和第三组DSP分别均包括两个DSP，第四组DSP中包括三个DSP，每个DSP的计码数据为6位，被测信号在进位链上向后传递过程中，在传递到第一组DSP中两个DSP的空隙、第二组DSP中两个DSP中的空隙及第三组DSP中两个DSP的空隙时，及在传递到第四组的第二个DSP时，接收到时钟信号(Clk)的上升沿，则可以根据第一组DSP返回的计码数据、第二组DSP返回的计码数据和第三组DSP返回的计码数据，及第四组DSP返回的计码数据，对时间间隔进行测量。如，第一组DSP返回的计码数据为000000111111，第二组DSP返回的计码数据为000000111111，第三组DSP返回的计码数据为000000111111，第四组DSP返回的计码数据为000000110000111111，则根据第一组DSP返回的计码数据、第二组DSP返回的计码数据和第三组DSP返回的计码数据，可以确定被测信号传递到第一组DSP中两个DSP的空隙、第二组DSP中两个DSP中的空隙及第三组DSP中两个DSP的空隙时中止，根据第四组DSP返回的计码数据，可以确定被测信号传递到第四组DSP中第二个DSP上中止，如图8所示，由于第一组DSP中两个DSP中的空隙及第三组DSP中两个DSP的空隙均可以表征设定的时长，因此可以将第一组DSP的计码数据、第二组DSP的计码数据及第三组DSP的计码数据分别均作为一次测量结果，将第四组DSP的计码数据作为一次测量结果，这种情况下，相当于对被测信号的时间间隔进行四次测量，可以更稳定的进行测量。

步骤S32、将每组DSP的测量结果分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第一相加结果。

每组DSP的测量结果分别对应的时间由上位机基于每组DSP的测量结果运算得到，非线性修正后的进位链译码数据对应的时间由上位机基于进位链译码数据运算得到。

步骤S33、基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

步骤S31-S33为实施例1中步骤S21中基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔的一种具体实施方式。

步骤S34、基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔。

步骤S35、将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

步骤S34-S35与方法实施例1中的步骤S22-S23相同，在此不再赘述。

本实施例中，分别基于每组DSP中各个DSP的非线性修正后的DSP计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，得到每组DSP的测量结果，将多组DSP的测量结果与非线性修正后的进位链译码数据进行相加，得到第一相加结果，基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔，可以更稳定的对时间间隔进行测量，并保证测量精度。

在本申请的另一个实施例中，对上述DSP译码器的功能进行限定，具体地，所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据。

基于该DSP译码器，提供一种对上述方法实施例2描述的时间测量方法的细化方案，如图9所示，该方法可以包括但并不局限于以下步骤：

步骤S41、将多各个非线性修正后的DSP译码数据分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第二相加结果。

各个非线性修正后的DSP译码数据分别对应的时间由上位机基于各个所述DSP译码数据运算得到，非线性修正后的进位链译码数据对应的时间由上位机基于进位链译码数据计算得到。

步骤S42、基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

步骤S41-S42为方法实施例2中的步骤S21的一种具体实施方式。

步骤S43、基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔。

步骤S44、将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

步骤S43-S44与方法实施例2中的步骤S22-S23相同，在此不再赘述。

将多个非线性修正后的DSP译码数据与非线性修正后的进位链译码数据进行相加，得到第二相加结果，及基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔，可以实现对时间间隔的多次测量，保证测量的精度，并提高测量效率。

在本申请的另一个实施例中，对上述时间测量装置进行扩展，如图10所示，在上述时间测量装置的基础上，所述时间测量装置，还可以包括：

FIFO(先进先出，First Input First Output)存储器，用于对所述非线性修正模块13输出的译码数据进行存储。

FIFO存储器，对所述非线性修正模块13输出的译码数据进行存储，可以降低上位机等其它设备对数据读取的性能要求。

接下来对本申请提供的时间测量系统进行介绍，下文介绍的时间测量系统与上文介绍的时间测量方法可相互对应参照。

时间测量系统可以包括：时间测量装置和上位机。

所述时间测量装置包括：组合延时链和计数单元，所述计数单元用于对时钟周期进行计数，所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的数字信号处理器DSP；每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期；所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔；每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔；

所述上位机，用于基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，及基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔，及将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

本实施例中，上述组合延时链，还可以包括：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元；

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转；

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据；

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码；

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号(Clk)的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器；

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号(Clk)的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器；

所述使能信号产生单元在接收到时钟信号(Clk)的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器；

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果；

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，对多个DSP的计码数据进行译码，得到DSP译码数据；

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据。

所述上位机，具体用于基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

本实施例中，所述时间测量系统，还可以包括：

非线性修正模块，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正；

相应地，所述上位机，具体用于基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

在所述DSP译码器，具体用于对多个所述DSP进行分组；其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列的情况下，上位机具体用于：

分别基于每组DSP中各个DSP的非线性修正后的DSP计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果；

将每组DSP的测量结果分别对应的时间与所述进位链译码数据对应的时间进行相加，得到第一相加结果；

基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

在所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据的情况下，上位机具体用于：

将各个非线性修正后的DSP译码数据分别对应的时间与所述进位链译码数据对应的时间进行相加，得到第二相加结果；

基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

本实施例中，所述时间测量装置，还可以包括：

先进先出FIFO存储器，用于对所述修正元件输出的译码数据进行存储。

需要说明的是，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本申请可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例或者实施例的某些部分所述的方法。

以上对本申请所提供的一种时间测量方法及系统进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种时间测量方法，其特征在于，基于时间测量装置，所述时间测量装置包括：组合延时链和计数单元，所述计数单元用于对时钟周期进行计数，所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的数字信号处理器DSP；每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期；所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔；每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔；该方法，包括：

基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔；

基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔；

将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

2.根据权利要求1所述的方法，其特征在于，所述组合延时链，还包括：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元；

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转；

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据；

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码；

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器；

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器；

所述使能信号产生单元在接收到时钟信号的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器；

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果；

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，分别对各个所述DSP的计码数据进行译码，得到DSP译码数据；

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据；

所述基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

3.根据权利要求2所述的方法，其特征在于，所述时间测量装置还包括：

非线性修正模块，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正；

所述基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

4.根据权利要求3所述的方法，其特征在于，所述DSP译码器，具体用于对多个所述DSP进行分组；

其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列；

所述基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

分别基于每组DSP中各个DSP的非线性修正后的DSP计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果；

将每组DSP的测量结果分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第一相加结果；

基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

5.根据权利要求3所述的方法，其特征在于，所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据；

所述基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔，包括：

将各个非线性修正后的DSP译码数据分别对应的时间与非线性修正后的进位链译码数据对应的时间进行相加，得到第二相加结果；

基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

6.一种时间测量系统，其特征在于，包括：时间测量装置和上位机；

所述时间测量装置包括：组合延时链和计数单元，所述计数单元用于对时钟周期进行计数，所述组合延时链包括：至少一条进位链及所述进位链上的多个设定位置分别连接的数字信号处理器DSP；每个所述DSP覆盖的时间范围小于一个所述时钟周期，所述进位链覆盖的时间范围不小于一个时钟周期；所述进位链用于测量被测信号小于一个所述时钟周期的时间间隔；每个所述DSP，分别用于测量所述被测信号小于一个所述时钟周期的时间间隔；

所述上位机，用于基于所述进位链的测量结果及每个所述DSP的测量结果，得到所述被测信号小于一个所述时钟周期的时间间隔，及基于所述计数单元的计数结果，得到所述被测信号大于一个所述时钟周期的时间间隔，及将所述被测信号小于一个所述时钟周期的时间间隔与所述被测信号大于一个所述时钟周期的时间间隔相加，得到相加结果，将所述相加结果作为所述被测信号的时间间隔。

7.根据权利要求6所述的系统，其特征在于，所述组合延时链，还包括：

进位链D触发器阵列、进位链译码器、DSP译码器和使能信号产生单元；

所述进位链上的每个延时单元，在接收到在所述进位链上传递的信号的前沿时，将初始计码数据进行翻转；

每个所述DSP在接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值加1，并将加1后第一输入端口的值与第二输入端口的初始值相加，得到计码数据；

每个所述DSP在未接收到在所述进位链上传递的信号的前沿时，将第一输入端口的初始值，与第二输入端口的初始值相加，得到计码数据；所述第一输入端口的初始值为由多个0组成的数字码，所述第二输入端口的初始值为由多个1组成的数字码；

每个所述DSP中均包含D触发器组，所述D触发器组中的每个D触发器分别用于在接收到时钟信号的上升沿时，将所述计码数据的某一位锁存，并将锁存的数据输出给所述DSP译码器；

所述进位链D触发器阵列中每个进位链D触发器在接收到时钟信号的上升沿时，将对应的延时单元的计码数据锁存，并输出给所述进位链译码器；

所述使能信号产生单元在接收到时钟信号的上升沿时，若与所述使能信号产生单元中的外接D触发器相连的监测元件，与所述使能信号产生单元中的外接D触发器输出的信号相反，则输出高电平至所述DSP译码器、所述进位链译码器及所述计数单元；所述监测元件为多个所述DSP中所述D触发器组中的某一个D触发器；

所述计数单元，用于在接收到所述使能信号产生单元输出的高电平时，输出计数结果；

所述DSP译码器，用于在接收到所述使能信号产生单元输出的高电平时，对多个DSP的计码数据进行译码，得到DSP译码数据；

所述进位链译码器，用于在接收到所述使能信号产生单元输出的高电平时，对所述进位链上每个延时单元的计码数据组成的数据进行译码，得到进位链译码数据；

所述上位机，具体用于基于所述进位链译码数据及每个所述DSP的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

8.根据权利要求7所述的系统，其特征在于，所述时间测量装置还包括：

非线性修正模块，用于分别对所述进位链译码数据及每个所述DSP的DSP译码数据进行非线性修正；

所述上位机，具体用于基于非线性修正后的进位链译码数据及每个所述DSP的非线性修正后的DSP译码数据，得到所述被测信号小于一个所述时钟周期的时间间隔。

9.根据权利要求7或8所述的系统，其特征在于，所述DSP译码器，具体用于对多个所述DSP进行分组；

其中，每组DSP所覆盖的时间范围不小于一个所述时钟周期，且每组DSP中每个DSP之间所覆盖的时间范围的重叠及空隙满足设定要求，每组DSP中各个DSP按照其在所述进位链上的位置排列；

所述上位机，具体用于：

分别基于每组DSP中各个DSP的计码数据组合后的数据及每组DSP中各个DSP在所述进位链上的位置，测量所述被测信号小于一个所述时钟周期的时间间隔，得到每组DSP的测量结果；

将每组DSP的测量结果对应的时间与所述进位链译码数据对应的时间进行相加，得到第一相加结果；

基于所述第一相加结果，进行平均运算，得到第一平均结果，将所述第一平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

10.根据权利要求7或8所述的系统，其特征在于，所述DSP译码器，具体用于：从多个DSP的计码数据中选取出有效的计码数据，并分别对各个有效的计码数据进行译码，得到DSP译码数据；

所述上位机，具体用于：

将各个所述DSP译码数据分别对应的时间与所述进位链译码数据对应的时间进行相加，得到第二相加结果；

基于所述第二相加结果，进行平均运算，得到第二平均结果，将所述第二平均结果作为所述被测信号小于一个所述时钟周期的时间间隔。

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