CN111108560A - 用于将零写入到存储器阵列的系统和方法 - Google Patents

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Abstract

一种存储器装置可包含存储器阵列，其还可包含多个存储器单元。所述存储器装置还可包含一或多个计数器，其设计成产生内部存储器地址，来依序访问所述存储器单元，且促进将逻辑零写入到所有的所述存储器单元。

Description

用于将零写入到存储器阵列的系统和方法
背景技术
本文中所描述的实施例大体上涉及存储器装置的领域。更具体地，当前实施例包含用于利用地址计数器来将零写入到存储器阵列的一或多个系统、装置和方法。
相关技术的说明
此章节意图向读者介绍可能涉及本发明的各种方面的技术的各种方面，这些方面在下文中有所描述和/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
存储器装置中的各种操作模式可能需要访问存储器装置上的大部分或全部存储器阵列。举例来说，在例如测试的某些例子中，可将存储器装置设置成一种模式，使得可个别地访问存储器阵列的每一存储器单元。在某些操作模式下对每一存储器单元的访问可为迭代过程，使得依序访问存储器阵列中的存储器单元中的每一者。为了促进此种功能性，可能需要提供用于允许以循序方式访问每一存储器单元的快速且高效的方法及结构。此外，应提供此种循序访问，而不必使用额外的硬件组件，这可能会增加存储器装置的成本且增加存储器装置的大小。因此，本文中所描述的实施例可针对于上文所陈述的一或多个问题。
附图说明
图1是说明根据本公开的实施例的计算机系统的框图；
图2是说明根据本公开的实施例的存储器装置的框图；
图3是根据本公开的实施例的图2的存储器装置的一部分的示意图；
图4是根据本公开的实施例的图2的存储器装置的一部分的框图；
图5是说明根据本公开的实施例的快速零操作模式的流程图；
图6是说明根据本公开的实施例的快速零操作模式的时序图；
图7是说明根据本公开的另一实施例的快速零操作模式的流程图；以及
图8是说明根据本公开的另一实施例的快速零操作模式的时序图。
具体实施方式
下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、构造和制造中的常规任务。
如下文详细描述，可能希望在存储器阵列中读取/写入特定的一组或一模式的逻辑(例如1和0)。在这样做时，存储器装置可使用促进依序访问存储器阵列中的所有存储器单元或大存储器单元块的操作模式。举例来说，在第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)中，某些操作模式(例如快速零模式；错误、检查和擦除(ECS)模式等)规定依序访问存储器阵列的每一单元。如将了解，依序访问的特征可在于任何合理序列(例如[0、1、2、3…]，[1、3、5、7…]等)。
在一个实施例中，在使用或不使用输入/输出接口来进行每次写入的情况下，可利用快速零模式来将逻辑零快速写入到所有或部分的存储器阵列。为了依序访问每一存储器单元，可由存储器装置接收一或多个命令。存储器装置中的控制器可用于产生内部存储器地址，使得可个别地访问每一单元。一或多个计数器可用于通过内部地址排序，以访问阵列中的每一存储器单元。
现在参考图1，示出计算机系统10的简化框图，其可实现存储器装置的此类依序访问。计算机系统10包含控制器12和存储器装置14。控制器12可包含处理电路，例如一或多个处理器16(例如，一或多个微处理器)，所述处理电路可执行软件程序以通过一或多个双向通信总线18将各种信号提供到存储器装置14，以促进待写入到存储器装置14或从存储器装置14读取的数据的发射和接收。此外，处理器16可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器，和/或一或多个专用集成电路(ASIC)，或其某一组合。举例来说，处理器16可包含一或多个精简指令集(RISC)处理器。
处理器16可耦合到一或多个存储器20，所述存储器可存储信息，例如，控制逻辑和/或软件、查找表、配置数据等。在一些实施例中，处理器16和/或存储器20可在控制器12外部。存储器20可包含有形的非暂时性机器可读媒体，例如易失性存储器(例如，随机存取存储器(RAM))和/或非易失性存储器(例如，只读存储器(ROM)、闪存存储器、硬盘驱动器或任何其它合适的光学、磁性或固态存储媒体或其组合)。存储器20可存储多种信息且可用于各种目的。举例来说，存储器20可存储机器可读和/或处理器可执行指令(例如固件或软件)供处理器16执行，例如用于将各种信号和命令提供给存储器装置14以促进待写入到存储器装置14或从存储器装置14读取的数据的发射和接收。
存储器装置14包含个别存储器单元的存储器阵列22。如下文进一步描述，存储器阵列22可包含一或多个存储器存储体，所述存储器存储体可通过多种方式分组或分区以提供对存储器阵列22的单元的访问，如下文所描述。控制器12可通过一或多个命令和输入/输出(I/O)接口24与存储器装置14通信。一般来说，命令和输入/输出接口24通过例如控制器12的外部装置提供对存储器装置14的各个组件的访问。
存储器装置14可包含命令解码器26。命令解码器26可从命令和输入/输出(I/O)接口24接收命令信号，并且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器26可对命令进行解码，例如，读取命令、写入命令、模式寄存器设定命令、激活命令等，并且提供对存储器阵列22的指定区的访问。如上文所描述，例如快速零模式的某些操作模式可促进依序访问存储器阵列22的个别单元。为了促进此功能性，命令解码器26包含命令控制器28，所述命令控制器包含一或多个个别控制器以在接收到特定模式命令(例如，快速零命令)时控制地址排序。此外，为了产生待依序访问的内部地址，还可提供一或多个计数器30。因为额外计数器30可增加存储器装置14的成本和/或大小，所以可能有利的是，在快速零模式的一些实施例中，与其它操作模式共享相同的计数器30，以最小化用以产生访问存储器阵列22的地址定序的额外硬件。应注意，尽管将命令控制器28和计数器30说明为命令解码器26的一部分，但是替代地，这些元件可提供在存储器装置14上的其它地方。
图2的框图是说明存储器装置14的某些额外特征和相关功能性的功能框图。根据一个实施例，存储器装置14可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、更多的带宽，以及更多的存储容量。
存储器装置14可包含在逻辑上和在功能上分组成多个存储器存储体32的存储器阵列22。举例来说，存储器存储体32可为DDR5 SDRAM存储器存储体。存储器存储体32可提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。每一DIMM可包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体32。存储器装置14表示具有多个存储器存储体32的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体32可进一步经布置以形成存储体组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器存储体32，布置成8个存储体组，每一排组群包含2个存储器存储体。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器存储体32，布置成8个存储体组，每一存储体组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置14上的存储器存储体32的各种其它配置、组织和大小。
如先前描述，存储器装置14可包含命令接口34和输入/输出(I/O)接口36。命令接口34经配置以提供来自例如处理器16或控制器12的外部装置的多个信号(例如，信号38)。处理器16或控制器12可经由一或多个双向数据总线(例如，数据总线18)将各种信号38提供到存储器装置14和从存储器装置14提供各种信号38，以促进待写入到存储器装置14或从存储器装置14读取的数据的发射和接收。
如将了解，命令接口34可包含多个电路，例如时钟输入电路40和命令地址输入电路42，例如以确保对信号38的恰当处置。命令接口34可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变和互补时钟信号Clk_c的上升。命令(例如读取命令、写入命令等)通常在时钟信号的正边缘上进入，且数据是在正和负时钟边缘两者上发射或接收。
时钟输入电路40接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)，且产生内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟产生器44，例如延迟锁定回路(DLL)电路。内部时钟产生器44基于所接收到的内部时钟信号CLK产生相位受控内部时钟信号LCLK。将相位受控内部时钟信号LCLK供应到例如I/O接口36，并且相位受控内部时钟信号LCLK用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可被提供到存储器装置14内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器26。命令解码器26可从命令总线50接收命令信号，并且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器26可经由总线48将命令信号提供到内部时钟产生器44，以协调相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用于例如对通过I/O接口36的数据进行计时。
此外，命令解码器26可对命令进行解码，例如读取命令、写入命令、激活命令、模式寄存器设定命令(例如，快速零命令、ECS命令等)，并且经由总线路径52提供对与所述命令对应的特定存储器存储体32的访问。如将了解，存储器装置14可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体32的访问。在一个实施例中，每一存储器存储体32包含存储体控制块54，所述存储体控制块提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器存储体32的命令的执行。
如先前关于图1所描述，命令解码器26可包含一或多个命令控制器28，以促进某些功能，例如快速零模式的实施。另外，命令解码器26可包含一或多个计数器30，其可在命令控制器28的控制下利用，来产生用于每一存储器存储体32内的个别存储位置的单元的依序访问的内部地址。
存储器装置14基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接口34。命令接口34可包含命令地址输入电路42，其经配置以通过例如命令解码器26接收和发射命令，以提供对存储器存储体32的访问。另外，命令接口34可接收芯片选择信号(CS_n)。CS_n信号使存储器装置14能够处理传入CA<13:0>总线上的命令。对存储器装置14内的特定存储体32的访问通过命令编码在CA<13:0>总线上。
另外，命令接口34可经配置以接收多个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号，以促进存储器装置14内的适当阻抗匹配。举例来说，复位命令(RESET_n)在加电期间可用于使命令接口34、状态寄存器、状态机等复位。命令接口34还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置14的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>的状态反转。也可以提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得其可调换以用于实现信号到存储器装置14的某一投送。还可提供用于促进存储器装置14的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置14置于测试模式以进行连接性测试。
命令接口34也可用于针对可检测的某些错误，将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置14发射。也可产生其它警告信号。另外，用于从存储器装置14发射警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
通过经由I/O接口36发射和接收数据信号56，可利用上文所论述的命令和定时信号，将数据发送到存储器装置14和从存储器装置14发送数据。更具体地说，可经由包含多个双向数据总线的数据路径52，将数据发送到存储器存储体32或从存储器存储体32检索数据。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可划分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可分成例如对应于数据信号的上部字节和下部字节的上部I/O信号和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置14内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称作DQS信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置14(例如，用于读取命令)来驱动DQS信号。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号被用作时钟信号，以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可分成上部数据选通信号和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)，其对应于例如发送到存储器装置14和从存储器装置14发送的数据的上部字节和下部字节。
还可通过I/O接口36将阻抗(ZQ)校准信号提供到存储器装置14。可将ZQ校准信号提供到参考引脚，并且ZQ校准信号用于通过在工艺、电压和温度(PVT)值的改变中调整存储器装置14的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚，以用于调整电阻而将输入阻抗校准到已知值。如将了解，精密电阻器一般耦合在存储器装置14上的ZQ引脚与存储器装置14外部的GND/VSS之间。此电阻器充当用于调整内部ODT以及IO引脚的驱动强度的参考。
另外，可通过I/O接口36将环回信号(LOOPBACK)提供到存储器装置14。环回信号可在测试或调试阶段期间，用于将存储器装置14设置成一种模式，其中信号通过同一引脚环回通过存储器装置14。举例来说，环回信号可用于设置存储器装置14以测试存储器装置14的数据输出(DQ)。环回可包含数据引脚和选通两者或可能仅包含数据引脚。这一般预期用于监视在I/O接口36处由存储器装置14捕获的数据。
如将了解，例如电力供应器电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置14的温度)等各种其它组件也可并入到存储器系统10中。因此，应理解，仅提供图2的框图以突出显示存储器装置14的某些功能特征以辅助后续详细描述。
在一些实施例中，可将存储器存储体32分成一或多个区段60，如图3所示。每一区段60可包含多个字线62(也被称为行)和位线64(也被称为数字线)的网格。字线62和位线64的相交接着可产生个别存储器单元66，以存储单个数据位。尽管逻辑数据(例如1和0)存储在由字线62和位线64界定的每一存储器单元66中，以存取存储器单元，但每一字线62和位线64可被指派一地址。区段60内的地址可包含行地址和列地址。虽然一个行地址可包含仅一个行/字线62，但一个列地址可包含多个列68，其又还可包含多个位线64。举例来说，列68可包含八个位线64，且单个列地址可访问十六个列68。由此，128个存储器单元66(1×(8×16))可由同一行和列地址识别。这可被称为16n预取，因为单个列地址可调用十六个列68。在一些实施例中，每一列68可具有更多或更少的位线64。举例来说，在一个实施例中，每一列包含一个位线64。在此情况下，列68和位线64可为同一个。此外，在一些实施例中，单个列地址可访问仅一个列。因此，每一行和列地址可与单个存储器单元66相关联。尽管图3中描绘仅具有十个字线62和两个列68，但如将了解，区段60可具有任何数目的行62和列68，取决于整个系统的应用和设计。
在每一位线64上，可使用感测放大器70来确定存储器单元66的逻辑状态。举例来说，当位线64激活时，连同对应字线62，存储器单元66的逻辑状态可由感测放大器70读取。感测放大器70接着可将所读取值与参考值进行比较，放大两者之间的差，并输出存储器单元66的所述所确定的值。由此，感测放大器70可从电力供应器汲取电力，以放大和保持所述所读取值。另外，如所说明，用于每一位线64的感测放大器70可物理上位于区段60的交替侧上。然而，在其它实施例中，感测放大器70可位于区段60的同一侧上或其它地方，取决于存储器装置14的应用和设计。
当实施快速零模式时，可将逻辑0写入到存储器阵列22的每个存储器单元66。为了促进此功能性，命令解码器26可包含命令控制器28，以接收快速零命令78，如图4中所说明。命令控制器28可包含一或多个个别控制器80和82，以在接收到特定模式命令(例如快速零命令)时，控制地址定序。在所示出的实施例中，命令控制器28包含快速零模式控制器80和次级其它模式控制器82。快速零模式控制器80可单独实施，或结合多个其它模式控制器来实施。另一模式控制器82可提供对可在存储器装置14中使用的一或多个额外操作模式的控制，这取决于应用。
举例来说，作为装置加电和初始化序列的一部分，可由外部控制器12中的处理器16中的一者来断言快速零命令78。另外或替代地，可使用快速零模式作为误差校正码(ECC)实施方案的一部分。如将了解，当希望将0写入到存储器阵列22时，可在任何适当的时间发送快速零命令78。另外，虽然利用快速零操作模式来将逻辑0写入到多个存储器位置，但还可使用类似的模式寄存器命令来将其它已知值写入到存储器位置中的每一者(例如所有逻辑1，或指定且已知的模式)。
此外，使用快速零模式来将逻辑0写入到所有或一部分的存储器阵列22可显著比经由I/O接口36的标准写入快。举例来说，对存储器单元66的标准访问可包含读取和/或写入步骤两者。然而，当使用快速零模式时，可跳过读取步骤，从而缩短过程时间且优化系统资源(例如时间)。一般来说，可将0写入为逐单元来自I/O接口36上的传入数据的常规数据。因此，在整个存储器阵列22上写入0可能相对耗时，尤其对于大容量存储器装置14。然而，快速零模式可允许0或另一数据模式在内部重复，从而使用计数器30来快速访问且写入到每一单元，且因此，不利用I/O接口36和/或数据路径52上的传入数据来进行每一写入。由此，在快速零模式期间，可将I/O接口36和/或数据路径52从写入过程省略，或者使其使用最小化。
在快速零模式期间，内部存储器地址可由计数器30循序地递增，以访问多个存储器单元66。根据一个实施例，计数器30可包含存储体组计数器84、存储体地址计数器86、区段地址计数器88、行地址计数器90和列地址计数器92。
在所示出的实施例中，依序提供五个计数器30，以促进存储器单元66的各种分组来进行循序访问。具体来说，提供存储体组计数器84，以在依序访问存储器阵列22期间从一个存储体组切换到另一存储体组。在一个实施例中，存储器阵列22可包含四个存储体组，并且存储体组计数器84是2位计数器。还提供存储体组计数器86以在依序访问存储器阵列22期间从一个存储体切换到另一存储体。在一个实施例中，存储器阵列22可包含每一个存储体组两个或四个存储器存储体32，且存储体地址计数器86是1位或2位计数器。在一个实施例中，还可实施区段地址计数器88，以提供存储器存储体32的区段60之间的切换。在一个实施例中，每一存储器存储体可包含八个区段，且区段地址计数器是3位计数器。还可提供行地址计数器90，以在存储器阵列22的依序访问期间，从一个字线62切换到另一字线。在一个实施例中，存储器阵列22可包含65,536个字线，且行地址计数器90是16位计数器。最后，在所说明的实施例中，还可提供列地址计数器92，以在存储器阵列22的依序访问期间，从一组列68切换到另一组列。在一个实施例中，存储器阵列22可包128个列地址，且列地址计数器92是7位计数器。在存储器装置14的某些实施例中，可能并没有利用所说明的计数器30中的全部计数器。举例来说，某些存储器装置14可仅使用一个存储体组。在此装置中，可不利用存储体组计数器84或可省略，或可将其从存储器装置14完全省略。此外，在存储器装置14的某些实施例中，如果利用存储器单元66的其它分组，那么可使用额外的计数器30。
现在转而参看图5，利用列循环方法示出说明快速零模式的实例实施方案的流程图100。快速零模式控制器80可首先接收快速零命令78(过程框102)。在接收到快速零命令78后，快速零模式控制器80可将激活命令发出到存储器阵列22的字线62(过程框104)。另外，可同时激活多个(例如四个)字线62，以进一步减少总过程时间。在激活至少一个字线62之后，连同至少一个位线64，可将0写入到存储器单元66(过程框106)。可根据列地址同时激活多个位线64。在将0写入到已激活字线62的存储器单元66之后，可例如通过进行到后续列地址来更新位线64(过程框108)。可利用快速零模式控制器80和列地址计数器92来依序步通已激活字线62的位线64。另外，可同时激活多个位线64、列68和/或列地址，以进一步减少总过程时间。在依序通过位线64之后，可使已激活字线62预充电，来使其去活(过程框110)。行地址计数器90接着可将过程更新到后续字线62，直到达到区段60的结尾为止(过程框112)。
在区段60的结尾，区段地址计数器88可更新到后续区段60，直到达到存储体32的结尾为止(过程框114)。在存储体32的结尾，存储体地址计数器86可更新到后续存储体32，直到存储体组的结尾为止(过程框116)。在存储体组的结尾，存储体组计数器84可更新到后续存储体组，直到存储器阵列22的结尾为止(过程框118)。一旦已达到存储器阵列22的结尾，或所有的所要存储器单元66已写入，就接着可退出快速零模式(过程框120)。
尽管以特定次序描绘了流程图100，但在某些实施例中，步骤可被重新排序、更改、删除和/或同时出现。另外，在一些实施例中，可同时激活并写入到多个字线62、位线64、列68、区段60、存储器存储体32和/或存储体组。举例来说，可同时写入到所有存储器存储体32的第一区段60的第一字线62。在一些实施例中，可激活且并行写入到每一存储器存储体32，且因此存储体组计数器84和存储体地址计数器86均不需要递增。
图6说明利用如图5中所描述的列循环方法的时序图130的一个实施例。一旦已断言快速零命令78，就可激活一或多个字线62，如由脉冲132说明。当字线62激活时，列68可循环，如由脉冲134指示，直到达到字线62的结尾(即，脉博132的结尾)。接着可在下一字线62激活之前，使第一字线62预充电或去活，如由脉冲136指示。可继续这个过程直到达到区段60的结尾为止。
在由图7中的流程图140说明的替代实施例中，可利用行复制方法来将0依序写入到存储器单元66。行复制可包含激活一或多个字线62，同时激活多个位线64，以及在不预充电的情况下激活后续字线62，直到区段60的结尾为止。所述方法可开始经由快速零命令78来激活快速零模式(过程框142)。接着可在写入寄存器中设定逻辑0，以写入到存储器单元66(过程框144)。另外，可激活一或多个字线62(过程框146)。代替循环通过每一列68(例如一次一个地)，一次可激活多个列68(例如所有)，从而将逻辑0同时写入到字线62的多个存储器单元66(过程框148)。当正写入0时，每一位线64的感测放大器70也可被驱动到0。随着其它字线62激活(过程框150)，其各自可使0同时写入到其存储器单元66。由于缺乏预充电，因此感测放大器70和/或每一位线64的先前写入的存储器单元66可通过将电流供应到存储器单元或从存储器单元吸收电流，来辅助用逻辑0来写入新激活的字线62。在一些实施例中，在新字线62的激活之间，可使用少量暂停，以防止超控感测放大器70。随着更多字线62被激活，它们可一次一个地或以群组形式(例如一次4个字线62)激活。当达到区段60的结尾时，可使区段60预充电，以去活字线62和位线64(过程框152)。
在区段60的结尾，区段地址计数器88可更新到后续区段60，直到达到存储体32的结尾为止(过程框154)。在存储体32的结尾，存储体地址计数器86可更新到后续存储体32，直到存储体组的结尾为止(过程框156)。在存储体组的结尾，存储体组计数器84可更新到后续存储体组，直到存储器阵列22的结尾为止(过程框158)。一旦已达到存储器阵列22的结尾，或所有的所要存储器单元66已写入，就接着可退出快速零模式(过程框160)。
尽管以特定次序描绘了流程图140，但在某些实施例中，步骤可被重新排序、更改、删除和/或同时出现。另外，在一些实施例中，可同时或一次一个地激活多个字线62、位线64、列68、区段60、存储器存储体32和/或存储体组。举例来说，可同时写入到所有存储器存储体32的第一区段60的第一字线62。在一些实施例中，可激活且并行写入到每一存储器存储体32，且因此存储体组计数器84和存储体地址计数器86均不需要递增。
图8说明利用如图7中所描述的行复制方法的时序图162的一个实施例。一旦已断言快速零命令78，就可在写入寄存器中设定逻辑0，且可连同多个(例如所有)位线64，激活一或多个字线WL0。当第一组一或多个字线WL0激活时，可通过依序激活一或多个列68(如所描绘)或一次激活多个(例如所有)列(取决于实施方案)，来激活多个位线64。因为多个位线64是一次激活的，且逻辑0已经在写入寄存器中设定，因此在多个位线64的感测放大器70被完全驱动到0之前，可出现延迟172。一旦0已被驱动到感测放大器70，就接着可激活一或多个其它字线WL1。因为字线WL0和位线64未经预充电，且因此仍在作用中，因此接着可将作用中字线WL0复制到其它字线WL1，而不循环通过列68或再次重新激活列68。可激活另外的字线WL2，直到达到区段60的结尾为止。在行复制方法期间，感测放大器70和/或先前写入的存储器单元66可辅助将新激活的字线WL1和WL2及其相关联的存储器单元66驱动到逻辑0。因为列68在第一组一或多个字线WL0期间激活且未经预充电，所以将区段60的其余部分写入到逻辑0可不涉及多次循环通过列68和/或重新激活列68。由此，行复制方法可导致增加的写入速度，且因此快速零模式的较快操作。取决于实施方案，同时激活多个列68和/或字线62可增加电流汲取。如同列循环方法，可将逻辑0写入到存储器阵列22，而不从I/O接口36输入。
如上文所描述，例如快速零模式的某些操作模式可促进依序访问存储器阵列22的个别存储器单元66。可以可更改或组合的多种方式来使用依序访问。为了促进此功能性，可提供命令控制器28，包含一或多个个别控制器，以在接收到特定模式条目命令(例如快速零命令78)时，控制地址定序。为了产生待依序访问的内部地址，还可提供一或多个计数器30。
尽管当前技术可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例展示并已在本文中详细描述。然而，应理解，当前技术的内容无意限于所公开的特定形式。相反地，替代地，本发明实施例希望涵盖属于如由所附权利要求书所界定的当前技术的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且主张的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附于本说明书的任何权利要求含有指定为“用于[执行]…[功能]的装置”或“用于[执行]…[功能]的步骤”的一或多个元件，则希望此类元件依据35U.S.C.112(f)来解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35U.S.C.112(f)解读这类要素。

Claims (23)

1.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元；以及
一或多个计数器，其经配置以循环通过内部存储器地址，以依序访问所述多个存储器单元，且促进将逻辑零写入到所有的所述多个存储器单元。
2.根据权利要求1所述的存储器装置，其中所述存储器装置包括命令控制器，其经配置以接收一或多个命令来起始逻辑零的所述写入且控制所述一或多个计数器。
3.根据权利要求2所述的存储器装置，其中所述一或多个命令包括快速零命令以进入快速零模式。
4.根据权利要求3所述的存储器装置，其中所述快速零命令是错误校正码ECC过程的一部分。
5.根据权利要求1所述的存储器装置，其中当激活所述存储器阵列的至少一个字线时，多个位线经配置以按顺序激活和去活，直到所述至少一个字线的结尾为止，以促进将逻辑零写入到所述多个存储器单元。
6.根据权利要求5所述的存储器装置，其中所述至少一个字线包括四个字线，其中所述四个字线经配置以同时激活。
7.根据权利要求1所述的存储器装置，其中所述一或多个计数器包括列地址计数器和行地址计数器。
8.根据权利要求1所述的存储器装置，其中所述一或多个计数器包括区段地址计数器。
9.根据权利要求1所述的存储器装置，其中所述一或多个计数器包括存储体地址计数器。
10.根据权利要求1所述的存储器装置，其中所述一或多个计数器包括存储体组计数器。
11.根据权利要求1所述的存储器装置，其中依序访问所述多个存储器单元跳过所述多个存储器单元的读取。
12.根据权利要求1所述的存储器装置，其中所述存储器装置将逻辑零写入到所述存储器阵列，而不从输入/输出接口接收所述逻辑零。
13.根据权利要求1所述的存储器装置，其中所述存储器装置包括第五代双数据速率同步动态随机存取存储器DDR5 SDRAM。
14.一种系统，其包括：
控制器；以及
存储器装置，其以通信方式耦合到所述控制器，其中所述存储器装置包括：
存储器阵列，其包括：
多个字线；以及
多个位线，其中所述多个字线中的一者与所述多个位线中的一者的交点包括存储器单元；以及
命令控制器，其经配置以从所述控制器接收快速零命令，且促进将数据模式写入到所述存储器阵列的至少一个完整字线，而不从输入/输出接口接收所述数据模式。
15.根据权利要求14所述的系统，其中所述数据模式为所有的逻辑零。
16.根据权利要求14所述的系统，其中所述存储器装置包括一或多个计数器，其经配置以产生内部存储器地址来依序访问所述多个字线、所述多个位线或其组合，以将所述数据模式写入到所述存储器阵列。
17.根据权利要求16所述的系统，其中同时访问并写入到所述多个字线中的四个。
18.根据权利要求16所述的系统，其中当所述多个字线中的至少一者被访问时，所述一或多个计数器依序循环通过所述多个位线，以促进写入所述数据模式。
19.一种方法，其包括：
响应于用于进入快速零模式的命令的断言，访问所述存储器装置的字线；
实施多个计数器中的至少一者，以经由个别地循环通过多个位线来促进所述字线的多个存储器单元的依序访问；以及
将逻辑零写入到所述存储器装置的所述字线的所述多个存储器单元。
20.根据权利要求19所述的方法，其包括实施所述多个计数器中的至少一者以促进多个字线的依序访问，其中所述字线是所述多个字线中的第一字线。
21.根据权利要求20所述的方法，其中同时访问并写入所述多个字线中的多者。
22.根据权利要求20所述的方法，其中实施所述多个计数器中的所述至少一者包括实施行地址计数器和列地址计数器。
23.根据权利要求20所述的方法，其中所述多个计数器中的每一者由所述存储器装置上的命令控制器控制。
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